KR20110063252A

KR20110063252A - 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자

Info

Publication number: KR20110063252A
Application number: KR1020100029352A
Authority: KR
Inventors: 정지심; 이창승; 이재철; 이상윤; 권장연; 이광희; 손경석
Original assignee: 삼성전자주식회사
Priority date: 2009-12-02
Filing date: 2010-03-31
Publication date: 2011-06-10
Anticipated expiration: 2030-03-31
Also published as: US8866136B2; US20110127518A1; EP2330629B1; KR101623961B1; EP2330629A1

Abstract

트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자에 관해 개시되어 있다. 개시된 트랜지스터는 채널층, 소오스, 드레인 및 게이트를 덮는 것으로 높이 방향으로 성분이 달라지는 보호층(passivation layer)을 포함할 수 있다. 상기 보호층은 순차로 적층된 실리콘 산화물층, 실리콘 질산화물층 및 실리콘 질화물층을 포함하는 다층 구조를 가질 수 있다. 또는 상기 보호층은 순차로 적층된 고온 산화물층 및 질화물층을 포함하는 다층 구조를 가질 수 있다. 상기 채널층은 산화물반도체를 포함할 수 있다.

Description

트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자{Transistor, method of manufacturing the same and electronic device comprising transistor}

트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자에 관한 것이다.

트랜지스터는 전자 기기 분야에서 스위칭소자(switching device)나 구동소자(driving device)로 널리 사용되고 있다. 특히, 박막 트랜지스터(Thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조할 수 있기 때문에, 액정표시장치 또는 유기발광표시장치 등과 같은 평판표시장치 분야에서 유용하게 사용된다.

트랜지스터의 동작 특성을 향상시키기 위해, 캐리어 이동도(carrier mobility)가 높은 산화물층을 채널층으로 적용하는 방법이 시도되고 있다. 이러한 방법은 주로 평판표시장치용 박막 트랜지스터에 적용된다.

그러나 산화물층을 채널층으로 갖는 트랜지스터(산화물 트랜지스터)의 경우, 산화물 채널층이 광 및 수분 등 외부 환경에 민감하기 때문에, 트랜지스터의 특성이 쉽게 변화되는 문제가 있다.

외부 환경에 의한 특성 변화가 억제된 트랜지스터를 제공한다.

상기 트랜지스터의 제조방법을 제공한다.

상기 트랜지스터를 포함하는 전자소자를 제공한다.

본 발명의 일 측면(aspect)에 따르면, 산화물을 포함하는 채널층; 상기 채널층의 양단에 각각 접촉된 소오스 및 드레인; 상기 채널층에 대응하는 게이트; 및 상기 채널층, 소오스, 드레인 및 게이트를 덮는 것으로, 차례로 적층된 실리콘 산화물층, 실리콘 질산화물층 및 실리콘 질화물층을 포함하는 보호층;을 구비하는 트랜지스터가 제공된다.

상기 채널층은 ZnO 계열 산화물을 포함할 수 있다.

상기 ZnO 계열 산화물은 In 을 더 포함할 수 있다.

상기 ZnO 계열 산화물은 Hf, Y, Ta, Zr, Ti, Cu, Ni, Ga, Al, Sn 및 Mg 중 적어도 하나를 더 포함할 수 있다.

상기 ZnO 계열 산화물은, 예컨대, HfInZnO 일 수 있다.

상기 실리콘 질산화물층은 100∼400nm 정도의 두께를 가질 수 있다.

상기 게이트는 상기 채널층 아래에 구비될 수 있다. 이 경우, 상기 채널층 상에 식각정지층이 더 구비될 수 있고, 상기 소오스 및 드레인은 상기 식각정지층의 일단 및 타단을 덮도록 구비될 수 있다.

상기 게이트는 상기 채널층 위에 구비될 수 있다.

본 발명의 다른 측면에 따르면, 전술한 트랜지스터를 포함하는 평판표시장치가 제공된다.

상기 평판표시장치는 액정표시장치 또는 유기발광표시장치일 수 있다.

상기 트랜지스터는 스위칭소자 또는 구동소자로 사용될 수 있다.

본 발명의 다른 측면에 따르면, 산화물을 포함하는 채널층과 그에 대응하는 소오스, 드레인 및 게이트를 포함하는 트랜지스터를 마련하는 단계; 및 상기 트랜지스터를 덮는 보호층을 형성하는 단계;를 포함하고, 상기 보호층을 형성하는 단계는 상기 트랜지스터 상에 실리콘 산화물층을 형성하는 단계; 상기 실리콘 산화물층 상에 실리콘 질산화물층을 형성하는 단계; 및 상기 실리콘 질산화물층 상에 실리콘 질화물층을 형성하는 단계;를 포함하는 트랜지스터의 제조방법이 제공된다.

상기 실리콘 산화물층, 실리콘 질산화물층 및 실리콘 질화물층 중 적어도 하나는 PECVD(plasma-enhanced chemical vapor deposition) 방법으로 형성할 수 있다.

상기 실리콘 질산화물층 형성시 N 의 소오스가스인 NH₃ 를 포함하는 제1반응가스를 사용할 수 있고, 상기 실리콘 질화물층 형성시 N 의 소오스가스로 NH₃ 를 포함하는 제2반응가스를 사용할 수 있으며, 상기 제1반응가스의 NH₃ 유량은 제2반응가스의 NH₃ 유량보다 적을 수 있다. ,

상기 실리콘 질산화물층은 상기 실리콘 질화물층보다 낮은 압력에서 형성할 수 있다.

상기 실리콘 질산화물층은 상기 실리콘 질화물층보다 낮은 소오스 파워를 사용하여 형성할 수 있다.

상기 실리콘 질산화물층은 100∼400nm 의 두께로 형성할 수 있다.

상기 채널층은 ZnO 계열 산화물을 포함할 수 있다.

상기 ZnO 계열 산화물은 In 을 더 포함할 수 있다.

상기 트랜지스터는 바텀(bottom) 게이트 구조 또는 탑(top) 게이트 구조로 형성할 수 있다.

본 발명의 다른 측면에 따르면, 산화물을 포함하는 채널층; 상기 채널층의 양단에 각각 접촉된 소오스 및 드레인; 상기 채널층에 대응하는 게이트; 및 상기 채널층, 소오스, 드레인 및 게이트를 덮는 것으로, 차례로 적층된 고온 산화물층(high temperature oxide layer)(HTO층) 및 질화물층을 포함하는 보호층;을 구비하는 트랜지스터가 제공된다.

상기 고온 산화물층은 실리콘 산화물층일 수 있다.

상기 고온 산화물층은 약 250℃ 이상의 온도에서 형성된 층일 수 있다.

상기 고온 산화물층은 250∼450℃ 정도의 온도에서 형성된 층일 수 있다.

상기 질화물층은 실리콘 질화물층일 수 있다.

상기 채널층은 ZnO 계열 산화물을 포함할 수 있다.

상기 ZnO 계열 산화물은 In 을 더 포함할 수 있다.

상기 게이트는 상기 채널층 위에 구비될 수 있다.

본 발명의 다른 측면에 따르면, 산화물을 포함하는 채널층과 그에 대응하는 소오스, 드레인 및 게이트를 포함하는 트랜지스터를 마련하는 단계; 및 상기 트랜지스터를 덮는 보호층을 형성하는 단계;를 포함하고, 상기 보호층을 형성하는 단계는 상기 트랜지스터 상에 고온 산화물층(HTO층)을 형성하는 단계; 및 상기 고온 산화물층 상에 질화물층을 형성하는 단계;를 포함하는 트랜지스터의 제조방법이 제공된다.

상기 고온 산화물층은 실리콘 산화물로 형성할 수 있다.

상기 고온 산화물층은 약 250℃ 이상의 온도에서 형성할 수 있다.

상기 고온 산화물층은 250∼450℃ 정도의 온도에서 형성할 수 있다.

상기 질화물층은 실리콘 질화물로 형성할 수 있다.

상기 고온 산화물층 및 상기 질화물층 중 적어도 하나는 PECVD 방법으로 형성할 수 있다.

상기 채널층은 ZnO 계열 산화물을 포함하도록 형성할 수 있다.

광/수분 등 외부 환경에 의한 특성 변화가 억제된 트랜지스터를 구현할 수 있다. 이러한 트랜지스터를 평판표시장치에 적용하면, 평판표시장치의 신뢰성을 향상시킬 수 있다.

도 1 내지 도 3은 본 발명의 실시예들에 따른 트랜지스터의 단면도이다.
도 4는 본 발명의 실시예 및 비교예에 따른 트랜지스터의 광조사 및 전압 스트레스에 의한 특성 변화("ΔV_1nA")를 로그(log) 스케일로 보여주는 그래프이다.
도 5는 본 발명의 실시예 및 비교예에 따른 트랜지스터의 광조사 및 전압 스트레스에 의한 특성 변화("ΔV_1nA")를 보여주는 그래프이다.
도 6a 내지 도 6c는 본 발명의 실시예에 따른 트랜지스터의 제조방법을 보여주는 그래프이다.
도 7a 내지 도 7c는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여주는 그래프이다.
도 8 내지 도 10은 본 발명의 다른 실시예들에 따른 트랜지스터의 단면도이다.
도 11은 본 발명의 실시예 및 비교예에 따른 트랜지스터의 광조사 및 전압 스트레스에 의한 특성 변화("ΔV_1nA")를 보여주는 그래프이다.
도 12a 및 도 12b는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여주는 그래프이다.
도 13a 및 도 13b는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여주는 그래프이다.
* 도면의 주요 부분에 대한 부호설명 *
C1, C2, C10, C20 : 채널층 D1, D2, D10, D20 : 드레인전극
G1, G2, G10, G20 : 게이트 GI1, GI2, GI10, GI20 : 게이트절연층
P1, P2, P10, P20 : 보호층 S1, S2, S10, S20 : 소오스전극
SUB1, SUB2, SUB10, SUB20 : 기판 10, 10' : 실리콘 산화물층
20, 20' : 실리콘 질산화물층 30, 30' : 실리콘 질화물층
100, 100' : 고온 산화물층 300, 300' : 질화물층

이하, 본 발명의 실시예에 따른 트랜지스터, 트랜지스터의 제조방법 및 트랜지스터를 포함하는 전자소자를 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.

도 1은 본 발명의 실시예에 따른 트랜지스터를 보여준다. 본 실시예의 트랜지스터는 게이트(G1)가 채널층(C1) 아래에 구비되는 바텀(bottom) 게이트 구조의 박막 트랜지스터이다.

도 1을 참조하면, 기판(SUB1) 상에 게이트(G1)가 형성될 수 있다. 기판(SUB1)은 유리 기판일 수 있지만, 그 밖의 다른 기판, 예컨대, 플라스틱 기판이나 실리콘 기판 등 통상의 반도체소자 공정에서 사용되는 다양한 기판 중 어느 하나일 수 있다. 게이트(G1)는 일반적인 전극 물질(금속 또는 금속산화물 등)로 형성될 수 있다. 기판(SUB1) 상에 게이트(G1)를 덮는 게이트절연층(GI1)이 형성될 수 있다. 게이트절연층(GI1)은 실리콘 산화물층이나 실리콘 질화물층일 수 있으나, 그 밖의 다른 물질층, 예컨대, 실리콘 질화물층보다 유전상수가 큰 고유전물질층일 수도 있다. 게이트절연층(GI1)은 실리콘 산화물층, 실리콘 질화물층 및 고유전물질층 중 적어도 두 층 이상이 적층된 구조를 가질 수도 있다. 예를 들어, 게이트절연층(GI1)은 게이트(G1) 측으로부터 순차로 적층된 실리콘 질화물층과 실리콘 산화물층을 포함할 수 있다.

게이트절연층(GI1) 상에 채널층(C1)이 구비될 수 있다. 채널층(C1)은 게이트(G1) 위쪽에 위치할 수 있다. 채널층(C1)의 X축 방향 폭은 게이트(G1)의 X축 방향 폭보다 다소 클 수 있다. 채널층(C1)은 산화물반도체, 예컨대, ZnO 계열의 산화물반도체를 포함할 수 있다. 채널층(C1)이 ZnO 계열의 산화물반도체를 포함하는 경우, 예컨대, In 을 더 포함할 수 있다. 즉, 채널층(C1)은 InZnO 계열의 산화물반도체를 포함할 수 있다. 또한 채널층(C1)은 Hf, Y, Ta, Zr, Ti, Cu 및 Ni 와 같은 전이금속, Ga 및 Al 과 같은 3족 원소, Sn 과 같은 4족 원소, Mg 와 같은 2족 원소, 또는 그 밖의 다른 원소를 더 포함할 수 있다. 구체적인 예로, 본 실시예에서 채널층(C1)은 HfInZnO 또는 GaInZnO 등을 포함할 수 있다. 그러나 채널층(C1) 물질은 상기한 바에 한정되지 않고, 다양하게 변화될 수 있다. 채널층(C1)은 단층 또는 복층 구조를 가질 수 있다.

게이트절연층(GI1) 상에 채널층(C1)의 양단에 각각 접촉되는 소오스전극(S1) 및 드레인전극(D1)이 구비될 수 있다. 소오스전극(S1) 및 드레인전극(D1)은 단일 금속층 또는 다중 금속층일 수 있다. 소오스전극(S1) 및 및 드레인전극(D1)은 게이트(G1)과 동일한 물질층일 수 있으나, 다른 물질층일 수도 있다. 소오스전극(S1) 및 드레인전극(D1)으로 커버되지 않은 채널층(C1)의 표면부는 산소를 포함하는 플라즈마로 처리된 영역일 수 있다. 상기 플라즈마 처리에 의해 채널층(C1)의 전기전도도(electrical conductivity)가 조절될 수 있다.

게이트절연층(GI1) 상에 채널층(C1), 소오스전극(S1) 및 드레인전극(D1)을 덮는 보호층(passivation layer)(P1)이 형성될 수 있다. 보호층(P1)은 순차로 적층된 실리콘 산화물층(silicon oxide layer)(10), 실리콘 질산화물층(silicon oxynitride layer)(20) 및 실리콘 질화물층(silicon nitride layer)(30)을 포함하는 다층 구조를 가질 수 있다. 여기서, 실리콘 산화물층(10)은 100∼250℃ 정도의 저온에서 형성된 층이거나, 250∼450℃ 정도의 고온에서 형성된 층일 수 있다. 실리콘 산화물층(10)을 고온에서 형성하면 저온에서 형성한 경우보다 높은 밀도를 가질 수 있다. 실리콘 질산화물층(20) 및 실리콘 질화물층(30)은 100∼250℃ 정도의 온도에서 형성할 수 있으나, 경우에 따라서는, 250℃ 이상의 온도에서 형성할 수도 있다. 이러한 보호층(P1)에 의해 외부 환경에 의한 채널층(C1)의 특성 변화가 억제 또는 최소화될 수 있고, 결과적으로 트랜지스터의 신뢰성이 개선될 수 있다. 이에 대해서는 추후에 보다 상세히 설명한다.

게이트(G1), 채널층(C1), 게이트절연층(GI1), 소오스전극(S1) 및 드레인전극(D1) 및 보호층(P1)의 두께는 각각 50∼300nm, 40∼100nm, 50∼400nm, 10∼200nm, 10∼200nm 및 250∼1200nm 정도일 수 있다. 보호층(P1)에서 실리콘 산화물층(10), 실리콘 질산화물층(20) 및 실리콘 질화물층(30)의 두께는 각각 50∼400nm, 100∼400nm 및 100∼400nm 정도일 수 있다. 그러나 이 두께 범위는, 경우에 따라, 달라질 수 있다.

본 발명의 다른 실시예에 따르면, 도 1의 트랜지스터는 채널층(C1) 상에 식각정지층(etch stop layer)을 더 구비할 수 있다. 그 예가 도 2에 도시되어 있다.

도 2를 참조하면, 채널층(C1) 상에 식각정지층(ES1)이 더 구비될 수 있다. 식각정지층(ES1)의 X축 방향 폭은 채널층(C1)보다 작을 수 있다. 채널층(C1)의 양단은 식각정지층(ES1)으로 커버되지 않을 수 있다. 소오스전극(S1)은 식각정지층(ES1)과 채널층(C1)의 일단을 덮을 수 있고, 드레인전극(D1)은 식각정지층(ES1)과 채널층(C1)의 타단을 덮을 수 있다. 식각정지층(ES1)은 소오스전극(S1) 및 드레인전극(D1)을 형성하기 위한 식각 공정에서, 상기 식각에 의해 채널층(C1)이 손상되는 것을 방지하는 역할을 할 수 있다. 식각정지층(ES1)은, 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 유기절연물 등을 포함할 수 있다. 식각정지층(ES1)의 사용 여부는 채널층(C1)의 물질과 소오스전극(S1) 및 드레인전극(D1)의 물질에 따라 결정될 수 있다. 식각정지층(ES1)을 구비하는 것을 제외하면, 도 2의 구조는 도 1과 동일할 수 있다.

도 3은 본 발명의 다른 실시예에 따른 트랜지스터를 보여준다. 본 실시예에 따른 트랜지스터는 게이트(G2)가 채널층(C2) 위에 형성되는 탑(top) 게이트 구조의 박막 트랜지스터이다.

도 3을 참조하면, 기판(SUB2) 상에 채널층(C2)이 구비될 수 있다. 기판(SUB2) 상에 채널층(C2)의 양단에 각각 접촉되는 소오스전극(S2) 및 드레인전극(D2)이 구비될 수 있다. 소오스전극(S2) 및 드레인전극(D2)으로 커버되지 않은 채널층(C2)의 표면부는 산소를 포함하는 플라즈마로 처리된 영역일 수 있다. 채널층(C2), 소오스전극(S2) 및 드레인전극(D2)을 덮는 게이트절연층(GI2)이 구비될 수 있다. 게이트절연층(GI2) 상에 게이트(G2)가 구비될 수 있다. 게이트(G2)는 채널층(C2) 위쪽에 위치할 수 있다. 도 3의 기판(SUB2), 채널층(C2), 소오스전극(S2), 드레인전극(D2), 게이트절연층(GI2) 및 게이트(G2) 각각의 물질 및 두께는 도 1의 기판(SUB1), 채널층(C1), 소오스전극(S1), 드레인전극(D1), 게이트절연층(GI1) 및 게이트(G1) 각각의 그것들과 동일하거나 유사할 수 있다. 채널층(C2) 및 게이트절연층(GI2)은 각각 도 1의 채널층(C1) 및 게이트절연층(GI1)과 동일한 적층 구조 또는 그의 역구조(reverse structure)(즉, 위·아래가 뒤집힌 구조)를 가질 수 있다.

게이트절연층(GI2) 상에 게이트(G2)를 덮는 보호층(P2)이 구비될 수 있다. 보호층(P2)은 순차 적층된 실리콘 산화물층(10'), 실리콘 질산화물층(20') 및 실리콘 질화물층(30')을 포함할 수 있다. 실리콘 산화물층(10'), 실리콘 질산화물층(20') 및 실리콘 질화물층(30') 각각은 도 1의 실리콘 산화물층(10), 실리콘 질산화물층(20) 및 실리콘 질화물층(30)에 대응될 수 있다.

도 4는 본 발명의 실시예 및 비교예에 따른 트랜지스터의 광조사 및 전압 스트레스에 의한 특성 변화("ΔV_1nA")를 로그(log) 스케일로 보여주는 그래프이다. 상기 비교예에 따른 트랜지스터는 실리콘 산화물층(SiO_x)과 실리콘 질산화물층(SiO_xN_y)이 순차 적층된 이중층을 보호층으로 사용한다. 그 밖의 구성은 도 2의 트랜지스터와 동일하다. 한편, 두 가지 실시예(이하, 제1 및 제2실시예)에 따른 트랜지스터는 삼중층 구조의 보호층을 사용한다. 이들의 구조는 도 2의 트랜지스터와 동일하다. 단, 상기 제1실시예의 보호층에서 "실리콘 산화물층"(도 2의 10)은 150℃ 정도의 저온에서 형성된 층이고, 상기 제2실시예의 보호층에서 "실리콘 산화물층"(도 2의 10)은 350℃ 정도의 고온에서 형성된 층이다. 상기 제1 및 제2실시예에서, "실리콘 질산화물층"(도 2의 20)과 "실리콘 질화물층"(도 2의 30)은 모두 150℃ 정도의 저온에서 형성된 층이다. 이하에서는, 상기 제1실시예에 따른 트랜지스터의 보호층을 "저온 삼중층"이라 하고, 상기 제2실시예에 따른 트랜지스터의 보호층을 "고온 삼중층"이라 한다. 상기 비교예와 제1 및 제2실시예에 따른 트랜지스터는 모두 HfInZnO층을 채널층으로 사용한다.

공기(air) 분위기에서 상기 비교예와 제1 및 제2실시예에 따른 트랜지스터에 20000 nit 정도의 광을 조사하고, 동시에 게이트, 드레인전극 및 소오스전극에 각각 -20V, 10V 및 OV 의 전압을 인가하면서, 시간 경과에 따른 각 트랜지스터의 특성 변화("ΔV_1nA")를 측정하였다. "ΔV_1nA" 는 광조사 전후의 'V_1nA'의 차이, 즉, [V_1nA(후)-V_1nA(전)]이다. 여기서, "V_1nA"는 소오스/드레인전극간 1nA 의 전류가 흐르게 하는 게이트전압을 나타낸다. "V_1nA" 측정시 드레인전극 및 소오스전극에 각각 10V 및 OV 의 전압을 인가하였다. "V_1nA" 의 변화량이 클수록 광에 의한 트랜지스터의 특성 변화가 크다는 것이다.

도 4를 참조하면, 상기 비교예에 따른 트랜지스터의 경우, "ΔV_1nA"가 가장 크고, "ΔV_1nA" 이 시간에 따라 증가하되, "Log(Time)"이 약 4.0 인 시점부터 "ΔV_1nA" 의 변화가 가속화되는 것을 알 수 있다. 이는 상기 비교예에 따른 트랜지스터는 전압 스트레스 하에서 광에 의한 특성 변화가 크고, 시간이 지날수록 그 정도가 더 증가한다는 것을 의미한다. 상기 비교예에 따른 보호층(SiO_x/SiO_xN_y 이중충)이 수분과 같은 외부 환경으로부터 트랜지스터를 잘 보호하지 못하기 때문에, 트랜지스터의 특성이 쉽게 변화되는 것이라 여겨진다. 상기 제1실시예에 따른 트랜지스터의 경우, 상기 비교예에 따른 트랜지스터보다 "ΔV_1nA"가 상대적으로 작은 것을 알 수 있다. 또한 "ΔV_1nA"가 시간이 지남에 따라 증가하다가 포화(saturation)되는 것을 알 수 있다. 이는 상기 "저온 삼중층"을 보호층으로 적용하면, 트랜지스터의 특성 변화를 억제할 수 있음을 보여준다. 상기 "저온 삼중층"이 수분 침투를 효과적으로 차단하여, 채널층의 특성 변화를 억제하는 것이라 추정된다. 상기 제2실시예에 따른 트랜지스터의 경우, 환경 영향이 더욱 차단되어, 시간에 따른 "ΔV_1nA"의 변화가 거의 없음을 알 수 있다. 이는 상기 "고온 삼중층"을 보호층으로 적용하면, 트랜지스터의 광전 신뢰성이 크게 개선됨을 의미한다.

도 5는 본 발명의 실시예 및 비교예에 따른 트랜지스터의 광조사 및 전압 스트레스에 의한 특성 변화("ΔV_1nA")를 보여주는 그래프이다. 여기서, 상기 실시예에 따른 트랜지스터는 도 4의 제2실시예에 따른 트랜지스터(즉, 상기 "고온 삼중층"을 보호층으로 적용한 구조)와 동일하고, 상기 비교예에 따른 트랜지스터는 도 4의 비교예에 따른 트랜지스터(SiO_x/SiO_xN_y 이중충을 보호층으로 적용한 구조)와 동일하였다. 광조사 및 전압 스트레스의 조건도 도 4의 그것과 동일하였다. 상기 실시예에 따른 트랜지스터에 대해서는 공기(air) 분위기 및 질소(N₂) 분위기에서, 상기 비교예에 따른 트랜지스터에 대해서는 공기 분위기에서 측정을 실시하였다.

도 5를 참조하면, 상기 비교예에 따른 트랜지스터, 즉, 실리콘 산화물층(SiO_x)과 실리콘 질산화물층(SiO_xN_y)이 순차 적층된 이중층을 보호층으로 적용한 트랜지스터의 경우, 시간이 지남에 따라 "ΔV_1nA" 가 큰 폭으로 변화(감소)되는 것을 알 수 있다. 이는 상기 비교예에 따른 트랜지스터의 광전 신뢰성이 좋지 않다는 것을 의미한다. 반면, 상기 실시예에 따른 트랜지스터, 즉, 상기 "고온 삼중층"을 보호층으로 적용한 트랜지스터의 경우, "ΔV_1nA" 의 변화가 상대적으로 매우 적고, 소정 시간이 지난 후부터는 거의 일정하게 유지되는 것을 알 수 있다. 상기 실시예에 따른 트랜지스터에 대해 공기 분위기 및 질소 분위기에서 측정한 결과는 거의 유사한 수준으로 나타났다. 상기 질소 분위기는 비활성 가스 분위기이며, 습도가 0%인 분위기이다. 따라서, 공기 분위기 및 질소 분위기에서 측정한 결과가 거의 유사한 수준으로 나타났다는 것은, 상기 실시예에서 보호층으로 사용한 "고온 삼중층"이 공기 중에 있는 수분 등의 외부 환경에 의한 영향을 거의 완벽하게 차단할 수 있음을 의미한다.

이와 같이, 본 발명의 실시예에서는 채널층 측으로부터 순차로 구비된 실리콘 산화물층, 실리콘 질산화물층 및 실리콘 질화물층을 포함하는 보호층을 사용함으로써, 트랜지스터(특히, 산화물 트랜지스터)에 대한 외부 환경의 영향을 최소화하고, 상기 트랜지스터의 신뢰성을 크게 개선할 수 있다.

보호층 형성시 실리콘 산화물층(저온 증착층) 상에 실리콘 질화물층을 직접 증착하는 것을 고려할 수 있으나, 이 경우, 트랜지스터의 기본적인 스위칭 특성에 문제가 발생할 수 있다. 이는 상기 실리콘 질화물층 증착시 상기 실리콘 산화물층(저온 증착층)을 통해 플라즈마 및 수소(hydrogen) 등이 채널층으로 쉽게 침투하여, 상기 채널층의 특성이 열화될 수 있기 때문이다. 실리콘 산화물층(저온 증착층)은 일반적으로 다공성을 갖기 때문에, 플라즈마나 수소의 침투 등을 차단하기 어려울 수 있다. 이에 본 실시예에서는 실리콘 산화물층, 실리콘 질산화물층, 실리콘 질화물층이 순차 적층된 삼중층 구조의 보호층을 사용한다. 이 경우, 상기 실리콘 질산화물층이 버퍼층(또는 차단층)과 같이 작용하여, 실리콘 질화물층 형성시 플라즈마 및 수소 등의 침투를 방지 또는 억제할 수 있다. 상기 실리콘 질산화물층의 버퍼층(또는 차단층)으로서 역할을 고려할 때, 그 두께가 적어도 100nm 정도인 것이 유리할 수 있다. 그러나, 경우에 따라, 상기 실리콘 질산화물층의 최소 두께는 달라질 수 있다. 또한, 실리콘 산화물층이 고온 증착층인 경우에는, 실리콘 질산화물층이 구비되지 않을 수도 있다. 이에 대해서는 추후에 다른 실시예(도 8 내지 도 10)에서 보다 상세히 설명한다.

이하에서는, 본 발명의 실시예에 따른 트랜지스터의 제조방법을 설명한다.

도 6a 내지 도 6c는 본 발명의 실시예에 따른 트랜지스터의 제조방법을 보여준다. 본 실시예는 바텀(bottom) 게이트 구조의 박막 트랜지스터의 제조방법이다. 도 1과 도 6a 내지 도 6c에서 동일한 참조번호는 동일한 구성요소를 나타낸다.

도 6a를 참조하면, 기판(SUB1) 상에 게이트(G1)를 형성하고, 게이트(G1)를 덮는 게이트절연층(GI1)을 형성할 수 있다. 기판(SUB1)은 유리 기판일 수 있지만, 그 밖의 다른 기판, 예컨대, 플라스틱 기판이나 실리콘 기판 등 통상의 반도체소자 공정에서 사용되는 다양한 기판 중 어느 하나일 수 있다. 게이트(G1)는 일반적인 전극 물질(금속 또는 금속산화물 등)로 형성될 수 있다. 게이트절연층(GI1)은 실리콘 산화물 또는 실리콘 질화물로 형성하거나, 그 밖의 다른 물질, 예컨대, 실리콘 질화물보다 유전상수가 큰 고유전물질로 형성할 수 있다. 게이트절연층(GI1)은 실리콘 산화물층, 실리콘 질화물층 및 고유전물질층 중 적어도 두 층 이상이 적층된 구조로 형성할 수도 있다. 이 경우, 게이트절연층(GI1)은 게이트(G1) 측으로부터 순차로 적층된 실리콘 질화물층과 실리콘 산화물층을 포함할 수 있다.

도 6b를 참조하면, 게이트절연층(GI1) 상에 채널층(C1)을 형성할 수 있다. 채널층(C1)은 스퍼터링(sputtering) 법 또는 증발(evaporation) 법과 같은 물리 기상 증착(physical vapor deposition)(이하, PVD) 방법으로 형성할 수 있지만, 그 밖의 다른 방법으로 형성할 수도 있다. 채널층(C1)은 산화물반도체, 예컨대, ZnO 계열의 산화물반도체로 형성할 수 있다. 상기 ZnO 계열의 산화물반도체는 In 을 더 포함할 수 있다. 즉, 채널층(C1)은 InZnO 계열의 산화물반도체로 형성할 수 있다. 상기 ZnO 계열의 산화물반도체 또는 InZnO 계열의 산화물반도체는 Hf, Y, Ta, Zr, Ti, Cu 및 Ni 와 같은 전이금속, Ga 및 Al 과 같은 3족 원소, Sn 과 같은 4족 원소, Mg 와 같은 2족 원소, 또는 그 밖의 다른 원소를 더 포함할 수 있다. 구체적인 예로, 본 실시예에서 채널층(C1)은 HfInZnO 또는 GaInZnO 등으로 형성할 수 있다. 채널층(C1)은 단층 또는 복층 구조로 형성할 수 있다.

다음, 게이트절연층(GI1) 상에 채널층(C1)의 양단에 각각 접촉하고 채널층(C1)의 상부면 일부를 노출시키는 소오스전극(S1) 및 드레인전극(D1)을 형성할 수 있다. 소오스전극(S1) 및 드레인전극(D1)은 단일 금속층 또는 다중 금속층으로 형성할 수 있다.

도 6c를 참조하면, 게이트절연층(GI1) 상에 채널층(C1)의 상기 노출된 부분과, 소오스전극(S1) 및 드레인전극(D1)을 덮는 보호층(P1)을 형성할 수 있다. 보호층(P1)은 아래로부터 순차로 구비된 실리콘 산화물층(10), 실리콘 질산화물층(20) 및 실리콘 질화물층(30)을 포함하는 다층 구조로 형성할 수 있다. 여기서, 실리콘 산화물층(10)은 100∼250℃ 정도의 저온에서 형성하거나, 250∼450℃ 정도의 고온에서 형성할 수 있다. 고온에서 형성하면 저온에서 형성한 경우보다 실리콘 산화물층(10)의 밀도가 높아질 수 있다. 실리콘 질산화물층(20) 및 실리콘 질화물층(30)은 100∼250℃ 정도의 온도에서 형성할 수 있으나, 경우에 따라서는, 250℃ 이상의 온도에서 형성할 수도 있다.

보다 구체적으로 설명하면, 실리콘 산화물층(10)은 PECVD(plasma-enhanced chemical vapor deposition) 방법으로 형성할 수 있다. 이때, 증착 챔버의 압력은 1∼4 torr 정도일 수 있고, 온도는 100∼450℃ 정도일 수 있으며, 소오스 파워는 100∼400W 정도일 수 있다. 또한, 실리콘 산화물층(10) 형성시 반응가스로, 예컨대, SiH₄ 및 N₂O 를 포함하는 혼합가스를 사용할 수 있다. 여기서, SiH₄ 는 Si의 소오스가스이고, N₂O 는 O의 소오스가스이다. 이 경우, SiH₄ 및 N₂O 는 각각 5∼40 sccm 및 100∼5000 sccm 정도로 흘려줄 수 있다.

실리콘 질산화물층(20)도 PECVD 방법으로 형성할 수 있다. 이때, 증착 챔버의 압력은 1∼4 torr 정도일 수 있고, 온도는 100∼450℃ 정도일 수 있으며, 소오스 파워는 100∼400W 정도일 수 있다. 실리콘 질산화물층(20)의 반응가스는, 예컨대, SiH₄, N₂O 및 NH₃ 를 포함할 수 있다. 여기서, SiH₄, N₂O 및 NH₃ 는 각각 Si, O 및 N 의 소오스가스이다. 상기 SiH₄, N₂O 및 NH₃ 는 각각 5∼40 sccm, 100∼5000 sccm 및 10∼1000 sccm 정도로 흘려줄 수 있다. 상기 실리콘 질산화물층(20)의 반응가스는 캐리어가스로, 예컨대, N₂ 및 He 를 더 포함할 수 있다. 이 경우, N₂ 및 He 는 각각 100∼2000 sccm 및 100∼2000 sccm 정도로 흘려줄 수 있다.

실리콘 질화물층(30) 또한 PECVD 방법으로 형성할 수 있다. 이때, 증착 챔버의 압력은 1∼4 torr 정도일 수 있고, 온도는 100∼450℃ 정도일 수 있으며, 소오스 파워는 100∼400W 정도일 수 있다. 실리콘 질화물층(30)의 반응가스는, 예컨대, SiH₄ 및 NH₃ 를 포함할 수 있다. 여기서, SiH₄ 및 NH₃ 는 각각 Si 및 N 의 소오스가스이다. 상기 SiH₄ 및 NH₃ 는 각각 5∼40 sccm 및 10∼1000 sccm 정도로 흘려줄 수 있다. 상기 실리콘 질화물층(30)의 반응가스는 캐리어가스로, 예컨대, N₂ 및 He 를 더 포함할 수 있다. 이 경우, N₂ 및 He 는 각각 100∼2000 sccm 및 100∼2000 sccm 정도로 흘려줄 수 있다. 또한, 상기 실리콘 질화물층(30)의 반응가스는 N₂O 를 더 포함할 수도 있다. N₂O 는 O의 소오스가스이지만, N의 소오스가스인 NH₃의 유량이 실리콘 질산화물층(20) 형성시보다 상대적으로 클 때, N₂O 는 막(즉, 실리콘 질화물층(30)) 형성에 큰 영향을 끼치지 않을 수 있다. N₂O 는 0∼5000 sccm 정도로 흘려줄 수 있다.

실리콘 질산화물층(20) 형성시 사용하는 반응가스의 NH₃ 유량은 실리콘 질화물층(30) 형성시 사용하는 반응가스의 NH₃ 유량보다 적다. 또한, 실리콘 질산화물층(20)은 실리콘 질화물층(30)보다 낮은 압력에서 형성할 수 있다. 부가해서, 실리콘 질산화물층(20)은 실리콘 질화물층(30)보다 낮은 소오스 파워를 사용하여 형성할 수 있으나, 그렇지 않을 수도 있다. 이렇게 적은 NH₃ 유량 및 낮은 증착 압력 등의 조건으로 실리콘 질산화물층(20)을 형성할 때, 실리콘 질산화물층(20) 형성시 반응가스의 수소나 플라즈마 등이 실리콘 산화물층(10)을 통해 채널층(C1)으로 침투하지 않아, 채널층(C1)의 특성 열화가 방지될 수 있다. 또한, 실리콘 질산화물층(20)은 버퍼층(또는 차단층)으로 작용하여, 실리콘 질화물층(30) 형성시 사용하는 반응가스의 수소나 플라즈마 등이 침투하는 것을 효과적으로 방지(또는 억제)할 수 있다. 이러한 실리콘 질산화물층(20)의 버퍼층(또는 차단층)으로의 역할을 고려하면, 실리콘 질산화물층(20)의 두께는 적어도 100nm 정도 이상인 것이 유리할 수 있다.

상기 보호층(P1) 증착 전에, 채널층(C1)의 상기 노출된 부분을 산소를 포함하는 플라즈마로 처리할 수도 있다. 이러한 플라즈마 처리에 의해 상기 채널층(C1)의 노출부에 산소가 공급될 수 있고, 그 결과, 채널층(C1)의 전기전도도가 조절될 수 있다. 이와 같은 방법으로 형성된 트랜지스터는 소정 온도에서 어닐링(annealing) 할 수 있다. 상기 어닐링은 공기(air) 분위기에서 수행하거나, N₂ 및 O₂ 분위기에서 수행할 수 있다. 상기 어닐링은 200∼400℃ 정도의 온도에서, 약 1시간 내지 100시간 동안 수행할 수 있다.

도 6c에서 소오스전극(S1) 및 드레인전극(D1)을 형성하기 전에, 채널층(C1) 상면에 식각정지층을 형성할 수도 있다. 이 경우, 도 2의 구조가 얻어질 수 있다.

도 7a 내지 도 7c는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여준다. 본 실시예는 탑(top) 게이트 구조의 박막 트랜지스터의 제조방법이다. 도 3과 도 7a 내지 도 7c에서 동일한 참조번호는 동일한 구성요소를 나타낸다.

도 7a를 참조하면, 기판(SUB2) 상에 채널층(C2)을 형성할 수 있다. 채널층(C2)은 도 6b의 채널층(C1)과 동일한 물질로, 그와 동일한 구조 또는 역구조(reverse structure)로 형성할 수 있다. 다음, 기판(SUB2) 상에 채널층(C2)의 양단에 각각 접촉된 소오스전극(S2) 및 드레인전극(D2)을 형성할 수 있다. 필요에 따라, 소오스전극(S2) 및 드레인전극(D2)으로 커버되지 않은 채널층(C2)의 노출부를 산소를 포함하는 플라즈마로 처리할 수 있다.

도 7b를 참조하면, 기판(SUB1) 상에 채널층(C2)의 상기 노출된 부분과 소오스전극(S2) 및 드레인전극(D2)을 덮는 게이트절연층(GI2)을 형성할 수 있다. 게이트절연층(GI2)은 도 6a의 게이트절연층(GI1)과 동일한 물질로, 그와 동일한 구조 또는 역구조(reverse structure)로 형성할 수 있다. 다음, 게이트절연층(GI2) 상에 게이트(G2)를 형성할 수 있다. 게이트(G2)는 채널층(C2) 위에 위치하도록 형성할 수 있다.

도 7c를 참조하면, 게이트절연층(GI2) 상에 게이트(G2)를 덮도록 보호층(P2)을 형성할 수 있다. 보호층(P2)은 도 6c의 보호층(P1)과 동일한 물질 및 동일한 적층 구조로 형성할 수 있다. 참조번호 10', 20' 및 30' 는 각각 실리콘 산화물층, 실리콘 질산화물층 및 실리콘 질화물층을 나타낸다. 실리콘 산화물층(10'), 실리콘 질산화물층(20') 및 실리콘 질화물층(30')은 각각 도 6c의 실리콘 산화물층(10), 실리콘 질산화물층(20) 및 실리콘 질화물층(30)과 동일한 방법으로 형성할 수 있다. 이와 같은 방법으로 형성된 트랜지스터는 소정 온도에서 어닐링할 수 있다. 상기 어닐링 조건은 도 6c를 참조하여 설명한 바와 동일할 수 있다.

도 8은 본 발명의 다른 실시예에 따른 트랜지스터를 보여준다. 본 실시예의 트랜지스터는 도 1에서 보호층(P1)의 구조가 변형된 것이다. 도 8에서 기판(SUB10), 게이트(G10), 게이트절연층(GI10), 채널층(C10), 소오스전극(S10) 및 드레인전극(D10)의 물질, 구조, 위치 관계 등은 도 1의 기판(SUB1), 게이트(G1), 게이트절연층(GI1), 채널층(C1), 소오스전극(S1) 및 드레인전극(D1)의 그것과 동일하거나 유사할 수 있다. 도 8은 도 1과 보호층 구조에서 차이가 있다. 이하에서는, 도 8의 보호층(P10)에 대해 설명한다.

도 8의 보호층(P10)은 고온에서 형성된 실리콘 산화물층(이하, 고온 실리콘 산화물층)(100) 상에 실리콘 질화물층(300)이 형성된 다층 구조를 가질 수 있다. 고온 실리콘 산화물층(100)은 250∼450℃ 정도 혹은 그 이상의 고온에서 형성된 층일 수 있다. 이러한 고온 실리콘 산화물층(100)은 저온에서 형성한 실리콘 산화물층(이하, 저온 실리콘 산화물층)보다 높은 밀도를 가질 수 있다. 또한 고온 실리콘 산화물층(100)의 경우, 상기 저온 실리콘 산화물층보다 하부막(도 8에서 채널층(C10))과 그 계면에서 강한 결합(strong bonds)을 형성할 수 있다. 이와 관련하여, 고온 실리콘 산화물층(100)과 하부막 사이의 계면 특성은 상기 저온 실리콘 산화물층과 하부막 사이의 계면 특성보다 우수할 수 있다. 한편, 실리콘 질화물층(300)은 도 1의 실리콘 산화물층(30)과 유사하게, 저온 혹은 고온에서 형성된 층일 수 있다. 보호층(P10)에서 고온 실리콘 산화물층(100) 및 실리콘 질화물층(300)의 두께는 각각 50∼400nm 및 100∼400nm 정도일 수 있지만, 경우에 따라, 이 두께 범위는 달라질 수 있다. 이러한 보호층(P10)에 의해 외부 환경에 의한 채널층(C10)의 특성 변화가 억제 또는 최소화될 수 있고, 결과적으로 트랜지스터의 신뢰성이 개선될 수 있다.

도 8의 트랜지스터는 채널층(C10) 상에 식각정지층(etch stop layer)을 더 구비할 수 있다. 그 예가 도 9에 도시되어 있다. 도 9에서 식각정지층(ES10)은 도 2의 식각정지층(ES1)과 동일(혹은, 유사)하므로, 이에 대한 자세한 설명은 반복하지 않는다. 식각정지층(ES10)을 구비하는 것을 제외하면, 도 9의 구조는 도 8과 동일할 수 있다.

도 10은 본 발명의 다른 실시예에 따른 트랜지스터를 보여준다. 본 실시예에 따른 트랜지스터는 게이트(G20)가 채널층(C20) 위에 형성되는 탑(top) 게이트 구조의 박막 트랜지스터로서, 도 3의 구조와 유사하다. 단, 보호층(P20)은 도 8의 보호층(10)과 유사한 구조를 갖는다. 즉, 도 10의 기판(SUB20), 채널층(C20), 소오스전극(S20), 드레인전극(D20), 게이트절연층(GI20) 및 게이트(G20) 각각의 물질, 구조, 위치 관계 등은 도 3의 기판(SUB2), 채널층(C2), 소오스전극(S2), 드레인전극(D2), 게이트절연층(GI2) 및 게이트(G2)의 그것들과 동일하거나 유사할 수 있고, 도 10의 보호층(P20)은 도 8의 보호층(10)과 유사한 구조를 가질 수 있다. 도 10의 보호층(P20)을 구성하는 고온 실리콘 산화물층(100') 및 실리콘 질화물층(300')은 각각 도 8의 고온 실리콘 산화물층(100) 및 실리콘 질화물층(300)에 대응될 수 있다.

도 8 내지 도 10에서와 같이, 고온 실리콘 산화물층(100, 100') 상에 실리콘 질화물층(300, 300')을 형성하는 경우, 고온 실리콘 산화물층(100, 100')은 비교적 높은 밀도를 갖기 때문에, 실리콘 질화물층(300, 300') 증착시 고온 실리콘 산화물층(100, 100')을 통해 플라즈마나 수소(hydrogen) 등이 채널층(C10, C20)으로 쉽게 침투할 수 없다. 따라서 고온 실리콘 산화물층(100, 100') 상에 실리콘 질화물층(300, 300')을 직접 증착할 수 있고, 트랜지스터의 신뢰성 향상에 유리할 수 있다. 또한, 앞서 언급한 바와 같이, 고온 실리콘 산화물층(100)의 경우, 저온 실리콘 산화물층보다 하부막과 그 계면에서 강한 결합(strong bonds)을 형성할 수 있기 때문에, 이와 관련해서도, 트랜지스터의 신뢰성 향상에 유리한 점이 있다고 추정된다.

도 11은 본 발명의 실시예 및 비교예에 따른 트랜지스터의 광조사 및 전압 스트레스에 의한 특성 변화("ΔV_1nA")를 보여주는 그래프이다. 여기서, 상기 실시예에 따른 트랜지스터의 구조는 도 9의 트랜지스터와 동일하다. 이때, 보호층(P10)에서 고온 실리콘 산화물층(100)은 350℃ 정도의 고온에서 형성되었고, 실리콘 질화물층(300)은 150℃ 정도의 저온에서 형성되었다. 한편, 제1비교예에 따른 트랜지스터는 저온 실리콘 산화물층(증착 온도: 150℃)과 실리콘 질화물층(증착 온도: 150℃)이 순차 적층된 이중층을 보호층으로 사용한다. 그 밖의 구성은 도 9의 트랜지스터와 동일하다. 제2비교예에 따른 트랜지스터는 저온 실리콘 산화물(증착 온도: 150℃)로 구성된 단층 구조의 보호층을 사용한다. 그 밖의 구성은 도 9의 트랜지스터와 동일하다. 상기 실시예와 제1 및 제2비교예에 따른 트랜지스터는 모두 GaInZnO층을 채널층으로 사용하였다. 광조사 및 전압 스트레스의 조건은 도 4의 그것과 동일하였다. 즉, 공기(air) 분위기에서 상기 실시예와 제1 및 제2비교예에 따른 트랜지스터에 20000 nit 정도의 광을 조사하고, 동시에 게이트, 드레인전극 및 소오스전극에 각각 -20V, 10V 및 OV 의 전압을 인가하면서, 시간 경과에 따른 각 트랜지스터의 특성 변화("ΔV_1nA")를 측정하였다.

도 11을 참조하면, 상기 제2비교예에 따른 트랜지스터, 즉, 저온 실리콘 산화물(low temp SiO_x)로 형성된 단층 구조의 보호층을 사용한 트랜지스터의 경우, 시간이 지남에 따라 "ΔV_1nA" 가 큰 폭으로 변화(감소)되는 것을 알 수 있다. 특히, 약 3시간 이후부터, "ΔV_1nA" 의 변화(감소)가 가속화되는 것을 알 수 있다. 이는 상기 제2비교예에 따른 트랜지스터는 전압 스트레스 하에서 광에 의한 특성 변화가 크고, 시간이 지날수록 그 정도가 더 증가한다는 것을 의미한다. 상기 제1비교예에 따른 트랜지스터, 즉, 저온 실리콘 산화물층(low temp SiO_x)과 실리콘 질화물층(Si_xN_y)이 순차 적층된 이중층을 보호층으로 적용한 트랜지스터의 경우, 상기 제2비교예에 따른 트랜지스터보다는 "ΔV_1nA" 의 변화가 상대적으로 작은 것을 알 수 있다. 하지만, 초기 3시간까지의 변화는 상기 제2비교예에 따른 트랜지스터와 유사하고, 그 이후에도 "ΔV_1nA" 가 감소하는 경향이 나타났다. 약 12시간이 지난 후, "ΔV_1nA" 는 -3.5V 정도였다. 이는 상기 제1비교예에 따른 트랜지스터의 경우, 광조사 및 전압 스트레스 인가 후, 약 12시간이 경과하면, 문턱전압이 약 3.5V 정도 음(-)의 방향으로 이동한다는 것을 의미한다. 반면, 상기 실시예에 따른 트랜지스터의 경우, 상기 비교예들에 따른 트랜지스터보다 "ΔV_1nA" 의 변화가 상대적으로 매우 적고, 소정 시간이 지난 후부터는 거의 일정하게 유지되는 것을 알 수 있다. 이는 본 발명의 실시예에 따른 보호층(고온 SiO_x/Si_xN_y)을 적용하면, 트랜지스터의 광전 신뢰성이 크게 개선됨을 보여준다.

이와 같이, 채널층 측으로부터 순차로 구비된 고온 실리콘 산화물층 및 실리콘 질화물층을 포함하는 보호층을 사용함으로써, 트랜지스터(특히, 산화물 트랜지스터)에 대한 외부 환경의 영향을 최소화하고, 상기 트랜지스터의 신뢰성을 크게 개선할 수 있다.

이하에서는, 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 설명한다.

도 12a 및 도 12b는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여준다. 본 실시예는 도 8의 박막 트랜지스터를 제조하는 방법이다.

도 12a를 참조하면, 기판(SUB10) 상에 게이트(G10)를 형성하고, 게이트(G10)를 덮는 게이트절연층(GI10)을 형성할 수 있다. 게이트절연층(GI10) 상에 채널층(C10)을 형성할 수 있다. 게이트절연층(GI10) 상에 채널층(C10)의 양단에 각각 접촉하고 채널층(C10)의 상부면 일부를 노출시키는 소오스전극(S10) 및 드레인전극(D10)을 형성할 수 있다. 여기서, 기판(SUB10), 게이트(G10), 게이트절연층(GI10), 채널층(C10), 소오스전극(S10) 및 드레인전극(D10)의 물질, 형성 방법 등은 도 6a 및 도 6b의 기판(SUB1), 게이트(G1), 게이트절연층(GI1), 채널층(C1), 소오스전극(S1) 및 드레인전극(D1)의 그것과 동일하거나 유사할 수 있다.

도 12b를 참조하면, 게이트절연층(GI10) 상에 채널층(C10)의 상기 노출된 부분과, 소오스전극(S10) 및 드레인전극(D10)을 덮는 보호층(P10)을 형성할 수 있다. 보호층(P10)은 아래로부터 순차로 구비된 고온 실리콘 산화물층(100) 및 실리콘 질화물층(300)을 포함하는 다층 구조로 형성할 수 있다. 여기서, 고온 실리콘 산화물층(100)은 250∼450℃ 정도 혹은 그 이상의 온도에서 형성할 수 있다. 고온에서 형성한 실리콘 산화물층(100)은 저온에서 형성한 경우보다 높은 밀도를 가질 수 있다. 또한, 저온 실리콘 산화물층과 비교하여 고온 실리콘 산화물층(100)은 하부막(본 실시예에서 채널층(C10))과 그 계면에서 보다 강한 결합(strong bonds)을 형성할 수 있다. 한편, 실리콘 질화물층(300)은 100∼250℃ 정도의 온도에서 형성할 수 있으나, 경우에 따라서는, 250℃ 이상의 온도에서 형성할 수도 있다. 고온 실리콘 산화물층(100)은 50∼400nm 정도의 두께로, 실리콘 질화물층(300)은 100∼400nm 정도의 두께로 형성할 수 있지만, 이들의 두께 범위는 달라질 수 있다.

보다 구체적으로 설명하면, 고온 실리콘 산화물층(100)은 PECVD 방법으로 형성할 수 있다. 이때, 증착 챔버의 압력은 1∼4 torr 정도일 수 있고, 온도는 250∼450℃ 정도일 수 있으며, 소오스 파워는 100∼400W 정도일 수 있다. 또한, 고온 실리콘 산화물층(100) 형성시 반응가스로, 예컨대, SiH₄ 및 N₂O 를 포함하는 혼합가스를 사용할 수 있다. 여기서, SiH₄ 는 Si의 소오스가스이고, N₂O 는 O의 소오스가스이다. 이 경우, SiH₄ 및 N₂O 는 각각 5∼40 sccm 및 100∼5000 sccm 정도로 흘려줄 수 있다. 실리콘 질화물층(300)도 PECVD 방법으로 형성할 수 있다. 이때, 증착 챔버의 압력은 1∼4 torr 정도일 수 있고, 온도는 100∼450℃ 정도일 수 있으며, 소오스 파워는 100∼400W 정도일 수 있다. 실리콘 질화물층(300)의 반응가스는, 예컨대, SiH₄ 및 NH₃ 를 포함할 수 있다. 여기서, SiH₄ 및 NH₃ 는 각각 Si 및 N 의 소오스가스이다. 상기 SiH₄ 및 NH₃ 는 각각 5∼40 sccm 및 10∼1000 sccm 정도로 흘려줄 수 있다. 상기 실리콘 질화물층(300)의 반응가스는 캐리어가스로, 예컨대, N₂ 및 He 를 더 포함할 수 있다. 이 경우, N₂ 및 He 는 각각 100∼2000 sccm 및 100∼2000 sccm 정도로 흘려줄 수 있다. 또한, 상기 실리콘 질화물층(300)의 반응가스는 N₂O 를 더 포함할 수도 있다. N₂O 는 0∼5000 sccm 정도로 흘려줄 수 있다.

상기 보호층(P10)을 증착하기 전에, 채널층(C10)의 상기 노출된 부분을 산소를 포함하는 플라즈마로 처리할 수도 있다. 이러한 플라즈마 처리에 의해 상기 채널층(C10)의 노출부에 산소가 공급될 수 있고, 그 결과, 채널층(C10)의 전기전도도가 조절될 수 있다. 이와 같은 방법으로 형성된 트랜지스터는 소정 온도에서 어닐링(annealing) 할 수 있다. 상기 어닐링은 공기(air) 분위기에서 수행하거나, N₂ 및 O₂ 분위기에서 수행할 수 있다. 상기 어닐링은, 예컨대, 200∼400℃ 정도의 온도에서, 약 1시간 내지 100시간 동안 수행할 수 있다.

도 12b에서 소오스전극(S10) 및 드레인전극(D10)을 형성하기 전에, 채널층(C10) 상면에 식각정지층을 형성할 수도 있다. 이 경우, 도 9의 구조가 얻어질 수 있다.

도 13a 및 도 13b는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여준다. 본 실시예는 도 10의 박막 트랜지스터를 제조하는 방법이다.

도 13a를 참조하면, 기판(SUB20) 상에 채널층(C20)을 형성하고, 채널층(C20)의 양단에 각각 접촉된 소오스전극(S20) 및 드레인전극(D20)을 형성할 수 있다. 필요에 따라, 소오스전극(S20) 및 드레인전극(D20)으로 커버되지 않은 채널층(C20)의 노출부를 산소를 포함하는 플라즈마로 처리할 수 있다. 기판(SUB10) 상에 채널층(C20)의 상기 노출된 부분과 소오스전극(S20) 및 드레인전극(D20)을 덮는 게이트절연층(GI20)을 형성할 수 있다. 게이트절연층(GI20) 상에 게이트(G20)를 형성할 수 있다. 게이트(G20)는 채널층(C20) 위에 위치하도록 형성할 수 있다. 기판(SUB20), 채널층(C20), 소오스전극(S20), 드레인전극(D20), 게이트절연층(GI20) 및 게이트(G20) 각각의 물질, 형성 방법 등은 도 7a 및 도 7b의 기판(SUB2), 채널층(C2), 소오스전극(S2), 드레인전극(D2), 게이트절연층(GI2) 및 게이트(G2)의 그것들과 동일하거나 유사할 수 있다.

도 13b를 참조하면, 게이트절연층(GI20) 상에 게이트(G20)를 덮도록 보호층(P20)을 형성할 수 있다. 보호층(P20)을 구성하는 고온 실리콘 산화물층(100') 및 실리콘 질화물층(300')은 각각 도 12b의 고온 실리콘 산화물층(100) 및 실리콘 질화물층(300)과 동일한 방법으로 형성할 수 있다. 이와 같은 방법으로 형성된 트랜지스터는 소정 온도에서 어닐링할 수 있다. 상기 어닐링 조건은 도 12b를 참조하여 설명한 바와 동일할 수 있다.

도 8 내지 도 10, 그리고, 도 12a 내지 도 13b에서는 "고온 실리콘 산화물층" 및 "실리콘 질화물층"을 사용하였지만, 이 층들의 물질이 반드시 실리콘 계열일 필요는 없다. 다시 말해, 일반적인 고온 산화물층(high temperature oxide layer)(HTO층) 중 실리콘 산화물층이 아닌 다른 산화물층을 "고온 실리콘 산화물층" 대신 사용할 수도 있다. 또한, "실리콘 질화물층" 대신에 다른 질화물층을 사용할 수도 있다.

본 발명의 실시예에 따른 트랜지스터는 액정표시장치 및 유기발광표시장치 등과 같은 평판표시장치에 스위칭소자 또는 구동소자로 적용될 수 있다. 앞서 설명한 바와 같이, 본 발명의 실시예에 따른 트랜지스터는 광에 의한 특성 변화가 적기 때문에, 이를 평판표시장치에 적용하면, 평판표시장치의 신뢰성을 향상시킬 수 있다. 액정표시장치 및 유기발광표시장치 등의 구조는 잘 알려진바, 이들에 대한 자세한 설명은 생략한다. 본 발명의 실시예에 따른 트랜지스터는 평판표시장치뿐 아니라, 메모리소자 및 논리소자 등 다른 전자소자 분야에 다양한 용도로 적용될 수 있다.

상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1 내지 도 3 및 도 8 내지 도 10의 트랜지스터의 구성요소 및 구조는 각각 다양화 및 변형될 수 있음을 알 수 있을 것이다. 구체적인 예로, 도 1 내지 도 3 및 도 8 내지 도 10의 트랜지스터에서 소오스전극(S1, S2, S10, S20) 및 드레인전극(D1, D2, D10, D20)은 채널층(C1, C2, C10, C20)의 상면 양단에 접촉되어 있지만, 소오스전극(S1, S2, S10, S20) 및 드레인전극(D1, D2, D10, D20)은 채널층(C1, C2, C10, C20)의 하면 양단에 접촉되도록 구비될 수 있다. 즉, 소오스전극 및 드레인전극을 먼저 형성한 후, 두 전극에 접촉하는 채널층을 형성할 수 있다. 또한 본 발명의 실시예에 따른 트랜지스터는 더블 게이트 구조를 가질 수 있고, 보호층(P1, P2, P10, P20)은 부가적인 물질층, 예컨대, 유기절연층을 더 포함할 수 있다. 그리고 도 6a 내지 도 6c, 도 7a 내지 도 7c, 도 12a 내지 도 12b 및 도 13a 내지 도 13b의 제조방법도 다양하게 변화될 수 있다. 아울러, 당업자라면 본 발명의 사상(idea)은 산화물 박막 트랜지스터가 아닌 그 밖의 다른 트랜지스터에 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.

Claims

산화물을 포함하는 채널층;
상기 채널층의 양단에 각각 접촉된 소오스 및 드레인;
상기 채널층에 대응하는 게이트; 및
상기 채널층, 소오스, 드레인 및 게이트를 덮는 것으로, 차례로 적층된 실리콘 산화물층, 실리콘 질산화물층 및 실리콘 질화물층을 포함하는 보호층;을 구비하는 트랜지스터.
제 1 항에 있어서,
상기 채널층은 ZnO 계열 산화물을 포함하는 트랜지스터.
제 2 항에 있어서,
상기 ZnO 계열 산화물은 In 을 더 포함하는 트랜지스터.
제 2 항 또는 제 3 항에 있어서,
상기 ZnO 계열 산화물은 Hf, Y, Ta, Zr, Ti, Cu, Ni, Ga, Al, Sn 및 Mg 중 적어도 하나를 더 포함하는 트랜지스터.
제 4 항에 있어서,
상기 ZnO 계열 산화물은 HfInZnO 인 트랜지스터.
제 1 항에 있어서,
상기 실리콘 질산화물층은 100∼400nm 의 두께를 갖는 트랜지스터.
제 1 항에 있어서,
상기 게이트는 상기 채널층 아래에 구비된 트랜지스터.
제 7 항에 있어서,
상기 채널층 상에 식각정지층이 더 구비되고,
상기 소오스 및 드레인은 상기 식각정지층의 일단 및 타단을 덮도록 구비된 트랜지스터.
제 1 항에 있어서,
상기 게이트는 상기 채널층 위에 구비된 트랜지스터.
청구항 1에 기재된 트랜지스터를 포함하는 평판표시장치.
산화물을 포함하는 채널층과 그에 대응하는 소오스, 드레인 및 게이트를 포함하는 트랜지스터를 마련하는 단계; 및
상기 트랜지스터를 덮는 보호층을 형성하는 단계;를 포함하고,
상기 보호층을 형성하는 단계는,
상기 트랜지스터 상에 실리콘 산화물층을 형성하는 단계;
상기 실리콘 산화물층 상에 실리콘 질산화물층을 형성하는 단계; 및
상기 실리콘 질산화물층 상에 실리콘 질화물층을 형성하는 단계;를 포함하는 트랜지스터의 제조방법.
제 11 항에 있어서,
상기 실리콘 산화물층, 실리콘 질산화물층 및 실리콘 질화물층 중 적어도 하나는 PECVD(plasma-enhanced chemical vapor deposition) 방법으로 형성하는 트랜지스터의 제조방법.
제 11 항 또는 제 12 항에 있어서,
상기 실리콘 질산화물층 형성시 N 의 소오스가스인 NH₃ 를 포함하는 제1반응가스를 사용하고,
상기 실리콘 질화물층 형성시 N 의 소오스가스로 NH₃ 를 포함하는 제2반응가스를 사용하며,
상기 제1반응가스의 NH₃ 유량은 제2반응가스의 NH₃ 유량보다 적은 트랜지스터의 제조방법.
제 11 항 또는 제 12 항에 있어서,
상기 실리콘 질산화물층은 상기 실리콘 질화물층보다 낮은 압력에서 형성하는 트랜지스터의 제조방법.
제 11 항 또는 제 12 항에 있어서,
상기 실리콘 질산화물층은 상기 실리콘 질화물층보다 낮은 소오스 파워를 사용하여 형성하는 트랜지스터의 제조방법.
제 11 항에 있어서,
상기 실리콘 질산화물층은 100∼400nm 의 두께로 형성하는 트랜지스터의 제조방법.
제 11 항에 있어서,
상기 채널층은 ZnO 계열 산화물을 포함하는 트랜지스터의 제조방법.
제 17 항에 있어서,
상기 ZnO 계열 산화물은 In 을 더 포함하는 트랜지스터의 제조방법.
제 17 항 또는 제 18 항에 있어서,
상기 ZnO 계열 산화물은 Hf, Y, Ta, Zr, Ti, Cu, Ni, Ga, Al, Sn 및 Mg 중 적어도 하나를 더 포함하는 트랜지스터의 제조방법.
제 11 항에 있어서,
상기 트랜지스터는 바텀(bottom) 게이트 구조 또는 탑(top) 게이트 구조로 형성하는 트랜지스터의 제조방법.
산화물을 포함하는 채널층;
상기 채널층의 양단에 각각 접촉된 소오스 및 드레인;
상기 채널층에 대응하는 게이트; 및
상기 채널층, 소오스, 드레인 및 게이트를 덮는 것으로, 차례로 적층된 고온 산화물층(high temperature oxide layer)(HTO층) 및 질화물층을 포함하는 보호층;을 구비하는 트랜지스터.
제 21 항에 있어서,
상기 고온 산화물층은 실리콘 산화물층인 트랜지스터.
제 21 항 또는 제 22 항에 있어서,
상기 고온 산화물층은 250℃ 이상의 온도에서 형성된 층인 트랜지스터.
제 23 항에 있어서,
상기 고온 산화물층은 250∼450℃의 온도에서 형성된 층인 트랜지스터.
제 21 항 또는 제 22 항에 있어서,
상기 질화물층은 실리콘 질화물층인 트랜지스터.
제 21 항에 있어서,
상기 채널층은 ZnO 계열 산화물을 포함하는 트랜지스터.
청구항 21에 기재된 트랜지스터를 포함하는 평판표시장치.
산화물을 포함하는 채널층과 그에 대응하는 소오스, 드레인 및 게이트를 포함하는 트랜지스터를 마련하는 단계; 및
상기 트랜지스터를 덮는 보호층을 형성하는 단계;를 포함하고,
상기 보호층을 형성하는 단계는,
상기 트랜지스터 상에 고온 산화물층(HTO층)을 형성하는 단계; 및
상기 고온 산화물층 상에 질화물층을 형성하는 단계;를 포함하는 트랜지스터의 제조방법.
제 28 항에 있어서,
상기 고온 산화물층은 실리콘 산화물로 형성하는 트랜지스터의 제조방법.
제 28 항 또는 제 29 항에 있어서,
상기 고온 산화물층은 250℃ 이상의 온도에서 형성하는 트랜지스터의 제조방법.
제 30 항에 있어서,
상기 고온 산화물층은 250∼450℃의 온도에서 형성하는 트랜지스터의 제조방법.
제 28 항 또는 제 29 항에 있어서,
상기 질화물층은 실리콘 질화물로 형성하는 트랜지스터의 제조방법.
제 28 항에 있어서,
상기 고온 산화물층 및 상기 질화물층 중 적어도 하나는 PECVD 방법으로 형성하는 트랜지스터의 제조방법.
제 28 항에 있어서,
상기 채널층은 ZnO 계열 산화물을 포함하는 트랜지스터의 제조방법.