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KR20100095268A - 반도체 패키지 및 그 제조 방법 - Google Patents

반도체 패키지 및 그 제조 방법 Download PDF

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KR20100095268A
KR20100095268A KR1020090014454A KR20090014454A KR20100095268A KR 20100095268 A KR20100095268 A KR 20100095268A KR 1020090014454 A KR1020090014454 A KR 1020090014454A KR 20090014454 A KR20090014454 A KR 20090014454A KR 20100095268 A KR20100095268 A KR 20100095268A
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KR
South Korea
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solder ball
solder
package
connection terminal
forming
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Application number
KR1020090014454A
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호동기
김보성
Original Assignee
삼성전자주식회사
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Publication date
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Abstract

본 발명은 반도체 패키지를 제공한다. 본 발명의 실시예에 따른 반도체 패키지는 제1 패키지 및 제2 패키지, 제1 패키지 및 제2 패키지 사이에 개재되고, 상하로 배치된 제1 솔더볼 및 제2 솔더볼을 포함하는 연결단자, 그리고 제1 솔더볼 및 제2 솔더볼 중 적어도 하나의 표면을 코팅하는 솔더 보호막을 포함한다.
반도체 패키지, 패키지 온 패키지, POP, 솔더볼,

Description

반도체 패키지 및 그 제조 방법{semiconductor package and method for manufacturing the same}
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는 적층형 반도체 패키지 및 그 제조 방법에 관한 것이다.
일반적인 적층형 패키지(Stack Package)는 복수의 패키지들이 적층된 구조를 가진다. 예컨대, 패키지 온 패키지(Package on Package:POP)와 같은 적층형 패키지는 솔더볼을 개재하여 적층된 패키지들을 구비한다. 상기 솔더볼은 상기 패키지들에 각각 구비된 반도체 집적회로 칩(IC)을 전기적으로 연결시키는 연결단자로 사용된다. 이에 더하여, 상기 솔더볼은 상기 패키지들 사이의 간격을 유지시키는 지지물로 사용된다.
최근 반도체 패키지의 집적도를 향상시키기 위해 보다 많은 수의 반도체 집적회로 칩들을 적층시키는 것이 요구된다. 상기 반도체 집적회로 칩들은 상기 패키지들 사이의 공간에 배치될 수 있다. 이에 따라, 보다 많은 수의 상기 반도체 집적회로 칩들을 적층시키기 위해서는 상기 패키지들 사이의 간격을 증가시켜야한다. 이를 위해, 상기 솔더볼의 크기(예컨대, 직경)를 증가시켜 상기 패키지들 간의 간 격을 증가시킬 수 있다. 그러나, 상기 솔더볼의 크기를 증가할수록 상기 솔더볼의 피치 또한 증가되므로, 파인 볼 피치(fine ball pitch)의 구현이 어렵다.
본 발명이 해결하고자 하는 과제는 파인 볼 피치의 반도체 패키지 및 그 제조 방법을 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 집적도를 향상시킨 반도체 패키지 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 실시예들에 따른 반도체 패키지는 제1 패키지 및 제2 패키지, 상기 제1 패키지 및 상기 제2 패키지 사이에 개재되고 적층된 제1 솔더볼 및 제2 솔더볼을 갖는 연결단자, 그리고 상기 제1 솔더볼 및 상기 제2 솔더볼 중 적어도 하나의 표면을 코팅하는 솔더 보호막을 포함한다.
본 발명의 실시예에 따르면, 상기 솔더 보호막은 상기 연결단자에 비해 높은 녹는점의 금속물질을 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 연결단자 간의 전기적인 쇼트를 방지하는 쇼트 방지부를 더 포함하되, 상기 쇼트 방지부는 상기 제1 솔더볼 및 상기 제2 솔더볼의 결합부분을 둘러싸는 링 형상을 가질 수 있다.
본 발명의 실시예에 따르면, 상기 솔더 보호막은 구리(Cu), 니켈(Ni), 금(Au) 티타늄(Ti), 텅스텐(W), 니켈(Ni), 크롬(Cr), 그리고 바나듐(V) 중 적어도 하나의 금속 물질을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 패키지 제조 방법은 제1 솔더볼이 배치된 제1 패키지를 준비하는 것, 제2 솔더볼이 배치된 제2 패키지를 준비하는 것, 상기 제1 솔더볼을 평탄화하여 상기 제1 솔더볼에 편평면을 형성하는 것, 상기 제1 솔더볼의 표면을 코팅하고 상기 편평면을 덮는 접합면을 갖는 솔더 보호막을 형성하는 것; 상기 제1 솔더볼의 편평면 상에 상기 제2 솔더볼이 위치하도록 상기 제1 패키지 및 상기 제2 패키지를 배치시키는 것, 그리고 상기 제1 솔더볼 및 상기 제2 솔더볼을 결합하여 연결단자를 형성하는 것을 포함한다.
본 발명의 실시예에 따르면, 상기 솔더 보호막을 형성하는 것은 상기 연결단자에 비해 높은 녹는점을 갖는 금속물질을 형성하는 것을 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 연결단자를 형성하는 것은 상기 연결단자의 녹는점에 비해 높고 상기 솔더 보호막의 녹는점에 비해 낮은 온도로 상기 제1 및 제2 솔더볼들을 리플로우하는 것을 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 제1 솔더볼 상에 상기 접합면의 직경보다 큰 직경을 갖는 절연막을 형성하는 것, 그리고 상기 접합면이 노출되도록 상기 절연막을 제거하여 상기 접합면의 가장자리를 따라 배치되는 링 형상의 쇼트 방지부를 형성하는 것을 더 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 절연막을 형성하는 것은 포토솔더 레지스트(Photo Solder Resist:PSR) 및 수지 접착제(resin adhesive) 중 적어도 어느 하나를 포함하는 막을 형성하는 것을 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 연결단자를 형성하는 것은 상기 쇼트 방지부에 의해 상기 제2 솔더볼의 용융부분이 상기 접합면에 한정되어 상기 제1 솔더볼에 접합되도록 하는 것을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 패키지 및 그 제조 방법은 패키지들 사이에서 상하로 배치되고 브릿지 현상을 방지할 수 있는 솔더볼들을 구비한다. 이에 따라, 본 발명에 따른 반도체 패키지는 패키지들 사이의 간격을 증가시키고, 파인 볼 피치를 구현할 수 있다.
이하, 본 발명의 실시예에 따른 반도체 패키지 및 그 제조 방법을 첨부한 도면을 참조하여 상세히 설명한다. 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
각각의 도면들에 있어서, 기판, 층 및 영역들의 두께는 본 발명의 기술적 특징을 명확히 나타내기 위해 과장된 것이다. 또한, "어느 대상물은 다른 대상물 상에 위치된다"라고 언급되는 경우에 상기 어느 대상물은 상기 다른 대상물의 표면에 접촉되어 배치되는 경우와 상기 다른 대상물과 이격되어 배치되는 경우를 모두 포함할 수 있다. 또한, 상기 어느 대상물이 상기 다른 대상물과 이격되어 배치되는 경우에는 상기 어느 대상물과 상기 다른 대상물 사이에는 또 다른 대상물이 더 배 치될 수 있다. 그리고, 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 보여주는 도면이다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 패키지(100)는 복수의 패키지들이 적층된 구조를 갖는 패키지 온 패키지(Package On Package:POP)일 수 있다. 일 예로서, 상기 반도체 패키지(100)는 연결단자(130)를 개재하여 적층된 제1 패키지(110) 및 제2 패키지(120)를 포함할 수 있다. 상기 제1 및 제2 패키지들(110, 120)은 각각 반도체 칩이 실장된 독립적인 패키지일 수 있다.
상기 제1 패키지(110)는 제1 기판(112), 전기소자(116) 및 외부 접속단자(118)를 포함할 수 있다. 상기 제1 기판(112)은 인쇄회로기판(Printed Circuit Board:PCB)을 포함할 수 있다. 상기 제1 기판(112)은 제1 접속패드(114)가 위치된 상부면(112a) 및 상기 상부면(112a)의 반대편인 하부면(112b)을 포함할 수 있다. 상기 전기소자(116)는 상기 상부면(112a)의 중앙 영역(10)에 배치될 수 있다. 상기 전기소자(116)는 적어도 하나의 반도체 집적회로 칩(IC)을 포함할 수 있다. 일 예로서, 상기 전기소자(116)는 적층된 복수의 반도체 집적회로 칩들(116a) 및 상기 반도체 집적회로 칩들(116a)을 덮는 칩보호막(116b)을 포함할 수 있다. 상기 칩보호막(116b)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound:EMC)일 수 있다. 상기 외부 접속단자(118)는 상기 하부면(112b) 상에 배치될 수 있다. 상기 외부 접속단자(118)는 솔더볼을 포함할 수 있다. 상기 외부 접속단자(118)는 상기 제1 기 판(112)을 외부 장치(미도시)에 전기적으로 연결시키기 위한 것일 수 있다.
상기 제2 패키지(120)는 상기 제1 기판(112)과 대체로 평행하게 배치되는 제2 기판(122)을 포함할 수 있다. 상기 제2 기판(122)은 인쇄회로기판을 포함할 수 있다. 이에 더하여, 상기 제2 기판(122)은 상기 인쇄회로기판에 실장된 전기소자(미도시)를 더 포함할 수 있다. 상기 제2 기판(122)은 제2 접속패드(124)가 위치되고, 상기 상부면(112a)과 마주보는 일면(122a)을 포함할 수 있다.
상기 연결단자(130)는 상기 제1 및 제2 기판들(112, 122)의 가장자리 영역(20)에 배치될 수 있다. 상기 연결단자(130)는 상하로 배치된 솔더볼들을 가질 수 있다. 일 예로서, 상기 연결단자(130)는 적층된 제1 솔더볼(132) 및 제2 솔더볼(134)을 포함할 수 있다. 상기 제1 솔더볼(132)은 상기 상부면(112a) 상에서 상기 제1 접속패드(114)에 접합되고, 상기 제2 솔더볼(134)은 상기 일면(122a) 상에서 상기 제2 접속패드(124)에 접합될 수 있다. 상기 제1 솔더볼(132)은 편평한 면(flat surface, 이하 편평면)을 가질 수 있다. 일 예로서, 상기 제1 솔더볼(132)의 상부에는 편평면(133)이 형성될 수 있다. 상기 편평면(133)은 상기 제1 기판(110)의 상부면(112a)에 대해 대체로 평행한 면일 수 있다. 상기 편평면(133)은 대체로 구(sphere) 형상의 제1 솔더볼(132)을 평탄화하여 형성된 것일 수 있다. 이러한 상기 편평면(133)은 상기 제1 솔더볼(132) 상에 상기 제2 솔더볼(134)을 효과적으로 접합시키기 위한 것일 수 있다. 상기와 같은 연결단자(130)는 상기 제1 패키지(110) 및 상기 제2 패키지(120)를 전기적으로 연결할 수 있다. 이에 더하여, 상기 연결단자(130)는 상기 제1 패키지(110) 및 상기 제2 패키지(120) 간의 간격을 유지하는 지지물일 수 있다.
한편, 상기 제1 및 제2 솔더볼들(132, 134)의 크기는 상기 외부 접속단자(118)의 크기에 비해 같거나 작을 수 있다. 예컨대, 상기 제1 및 제2 솔더볼들(132, 134)의 직경(D1)은 상기 외부 접속단자(118)의 직경(D2)에 비해 같거나 작을 수 있다. 상기 제1 및 제2 솔더볼들(132, 134)의 직경(D1)이 커질수록, 상기 연결단자(130)의 피치(pitch)가 증가할 수 있다. 이에 반해, 상기 제1 및 제2 솔더볼들(132, 134)의 직경(D1)이 작아질수록, 상기 연결단자(130)의 높이(H)가 감소되어 상기 제1 및 제2 패키지들(110, 120) 사이의 간격이 감소할 수 있다. 따라서, 상기 제1 및 제2 솔더볼들(132, 134)의 직경(D1)은 상기 연결단자들(130)의 피치를 최소화하고, 또한 상기 제1 및 제2 패키지들(110, 120) 사이의 간격을 최대화할 수 있도록 조절될 수 있다.
상기 반도체 패키지(100)는 솔더 보호막(140) 및 쇼트 방지부(152)를 더 포함할 수 있다. 상기 솔더 보호막(140)은 상기 제1 솔더볼(132) 및 상기 제2 솔더볼(134) 중 적어도 어느 하나의 표면을 덮을 수 있다. 일 예로서, 상기 솔더 보호막(140)은 상기 제1 솔더볼(132)의 표면을 균일한 두께로 덮을 수 있다. 이에 따라, 상기 솔더 보호막(140)은 상기 제1 솔더볼(132)의 표면을 균일한 두께로 코팅(coating)할 수 있다. 이때, 상기 제1 솔더볼(132)에는 편평면(133)이 제공되므로, 상기 솔더 보호막(140)은 상기 편평면(133)을 편평하게 덮는 접합면(142)을 가질 수 있다. 상기 접합면(142)은 상기 제1 솔더볼(132)과 집적 접촉되는 부분일 수 있다. 한편, 상기 솔더 보호막(140)은 상기 연결단자들(130)에 비해 높은 녹는점을 갖는 물질로 형성될 수 있다. 이에 더하여, 상기 솔더 보호막(140)은 상기 연결단자(130)에 비해 높은 강도(strength)를 갖는 물질로 형성될 수 있다. 일 예로서, 상기 연결단자(130)가 주석(Sn), 납(Pb) 및 은(Ag) 중 적어도 하나를 포함하는 금속 물질로 형성된 경우, 상기 솔더 보호막(140)은 구리(Cu), 니켈(Ni), 금(Au) 티타늄(Ti), 텅스텐(W), 니켈(Ni), 크롬(Cr), 그리고 바나듐(V) 중 적어도 하나를 포함하는 금속 물질로 형성될 수 있다. 상기와 같은 솔더 보호막(140)은 실질적으로 상기 제2 솔더볼(134)과 직접 결합되어 상기 제1 솔더볼(132)과 상기 제2 솔더볼(134)을 전기적으로 연결시킬 수 있다.
상기 쇼트 방지부(152)는 상기 연결단자들(130) 사이에 배치될 수 있다. 일 예로서, 상기 쇼트 방지부(152)는 상기 연결단자들(130) 각각을 감싸도록 배치될 수 있다. 또한, 상기 쇼트 방지부(152)는 상기 제1 솔더볼(132) 및 상기 제2 솔더볼(134)의 결합부분을 둘러싸는 링(ring) 형상을 가질 수 있다. 이때, 어느 하나의 상기 연결단자(130)를 덮는 상기 쇼트 방지부(152)는 이에 인접한 다른 연결단자를 덮는 쇼트 방지부와 이격될 수 있다. 이에 따라, 상기 연결단자들(130) 각각을 덮는 쇼트 방지부(152)는 서로 이격될 수 있다. 한편, 상기 쇼트 방지부(152)는 절연물질로 형성될 수 있다. 예컨대, 상기 쇼트 방지부(152)는 포토솔더 레지스트(Photo Solder Resist:PSR) 및 수지계열의 접착물질 중 적어도 어느 하나를 포함하는 물질로 이루어질 수 있다. 상기와 같은 쇼트 방지부(152)는 상기 연결단자(130) 간의 전기적인 쇼트를 방지할 수 있다.
상술한 본 발명의 실시예에 따른 반도체 패키지(100)는 제1 및 제2 솔더볼 들(132, 134)을 상하로 적층시켜 이루어진 연결단자(130)를 개재하여 결합된 제1 및 제2 패키지들(110, 120)을 포함할 수 있다. 상기와 같은 구조의 반도체 패키지(100)는 상기 연결단자(130)의 피치를 감소시켜 파인 볼 피치(fine ball pitch)를 구현하고, 상기 제1 패키지(110)와 상기 제2 패키지(120) 간의 간격을 증가시킬 수 있다. 이에 따라, 상기 반도체 패키지(100)는 상기 제1 패키지(110) 및 상기 제2 패키지(120) 사이의 공간에 배치되는 반도체 집적회로 칩들(116a)의 개수를 증가시킬 수 있으므로, 집적도가 향상될 수 있다.
계속해서, 상술한 본 발명의 실시예에 따른 반도체 패키지의 제조 과정을 상세히 설명한다. 여기서, 앞서 설명한 본 발명의 실시예에 따른 반도체 패키지(100)에 대해 중복되는 내용은 생략하거나 간소화할 수 있다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 패키지 제조 과정의 일 예를 설명하기 위한 도면들이다. 그리고, 도 3a는 쇼트 방지부 형성 방법의 일 예를 설명하기 위한 도면이고, 도 3b는 쇼트 방지부 형성 방법의 다른 예를 설명하기 위한 도면이다.
도 2a를 참조하면, 제1 패키지(110)를 준비할 수 있다. 상기 제1 패키지(110)를 준비하는 것은 상부면(112a) 및 상기 상부면(112a)의 반대편인 하부면(112b)을 갖는 제1 기판(112)을 준비하는 것을 포함할 수 있다. 상기 제1 기판(112)을 준비하는 것은 상기 상부면(112a) 상에 전기소자(116)를 형성하는 것 및 상기 하부면(112b) 상에 외부 접속단자(118)를 형성하는 것을 포함할 수 있다. 상기 전기소자(116)를 형성하는 것은 반도체 집적회로 칩들(116a)을 적층시키는 것 및 상기 반도체 집적회로 칩들(116a)을 덮는 칩보호막(116b)을 형성하는 것을 포함할 수 있다. 또한, 상기 제1 기판(112)을 준비하는 것은 상기 상부면(112a)에 제1 접속패드(114)를 형성하는 것 및 상기 제1 접속패드(114) 상에 제1 솔더볼(132)을 접합하는 것을 더 포함할 수 있다. 이때, 상기 제1 솔더볼(132)의 직경(D1)은 상기 외부 접속단자(118)의 직경(D2)에 비해 같거나 작을 수 있다. 한편, 상기 제1 패키지(110)를 준비하는 것은 상기 제1 솔더볼(132)에 편평면(133)을 형성하는 것을 더 포함할 수 있다. 상기 편평면(133)을 형성하는 것은 상기 제1 솔더볼(132)의 상부를 평탄화하는 것을 포함할 수 있다. 일 예로서, 상기 편평면(133)을 형성하는 것은 상기 제1 솔더볼(132)를 압인 가공(coining)하는 것을 포함할 수 있다. 이 경우, 상기 제1 솔더볼(132)을 열처리하는 것이 더 부가될 수 있다. 다른 예로서, 상기 편평면(133)을 형성하는 것은 상기 제1 솔더볼(132)의 상부를 연마(polishing or grinding)하는 것을 포함할 수 있다.
도 2b를 참조하면, 제2 패키지(120)를 준비할 수 있다. 상기 제2 패키지(120)를 준비하는 것은 제2 접속패드(124)가 형성된 일면(122a)을 갖는 제2 기판(122)을 준비하는 것 및 상기 제2 접속패드(124) 상에 제2 솔더볼(134)을 접합하는 것을 포함할 수 있다. 이때, 상기 제2 솔더볼(134)의 직경(D1)은 외부 접속단자(도2a의 118)의 직경(D2)에 비해 같거나 작을 수 있다. 이때, 상기 제2 솔더볼(134)의 직경(D1)은 제1 솔더볼(도2a의132)의 직경(D1)과 대체로 동일할 수 있다. 한편, 상기 제2 패키지(120)를 준비하는 것은 상기 제2 기판(122)에 반도체 집적회로 칩과 같은 전기소자(미도시)를 형성하는 것을 더 포함할 수 있다.
도 2c를 참조하면, 솔더 보호막(140)을 형성할 수 있다. 상기 솔더 보호막(140)을 형성하는 것은 제1 솔더볼(132) 및 제2 솔더볼(도2b의 134) 중 적어도 어느 하나를 덮는 도전막을 형성하는 것을 포함할 수 있다. 일 예로서, 상기 솔더 보호막(140)을 형성하는 것은 제1 솔더볼(132)의 표면을 균일한 두께로 덮는 금속막을 형성하는 것을 포함할 수 있다. 이에 따라, 상기 제1 솔더볼(132)의 표면을 균일한 두께로 코팅하는 상기 솔더 보호막(140)이 형성될 수 있다. 이때, 상기 솔더 보호막(140)에는 편평면(133)을 편평하게 덮는 접합면(142)이 형성될 수 있다.
한편, 상기 솔더 보호막(140)은 상기 제1 솔더볼(132)에 비해 높은 녹는점을 갖는 금속물질로 형성될 수 있다. 이에 더하여, 상기 솔더 보호막(140)은 상기 제1 솔더볼(132)에 비해 높은 강도(strength)를 갖는 금속물질로 형성될 수 있다. 일 예로서, 상기 솔더 보호막(140)은 구리(Cu), 니켈(Ni) 및 금(Au), 티타늄(Ti), 텅스텐(W), 니켈(Ni), 크롬(Cr), 그리고 바나듐(V) 중 적어도 어느 하나를 포함하는 금속물질로 형성될 수 있다. 상기 솔더 보호막(140)을 형성하는 것은 도금 공정을 수행하여 이루어질 수 있다. 예컨대, 상기 솔더 보호막(140)을 형성하는 것은 무전해 도금 및 전해 도금 중 어느 하나를 사용하여, 상기 제1 솔더볼(132)의 표면에 선택적으로 금속막을 코팅하는 것을 포함할 수 있다.
도 2d를 참조하면, 제1 솔더볼(132) 상에 절연막(150)을 형성할 수 있다. 일 예로서, 도 3a에 도시된 바와 같이, 상기 절연막(150)을 형성하는 것은 절연물질(182)이 채워진 용기(180)를 준비하는 것, 제1 솔더볼(132)이 상기 용기(180)를 향하도록 제1 패키지(110)를 위치시키는 것, 그리고 상기 절연물질(182)의 수면에 상기 솔더 보호막(140)의 일부(예컨대, 접합면(142))를 접촉시키는 것을 포함할 수 있다. 다른 예로서, 도 3b에 도시된 바와 같이, 상기 절연막(150)을 형성하는 것은 도포기(190)를 사용하여, 제1 패키지(110)의 제1 솔더볼(132) 상에 절연물질(182)을 공급하는 것을 포함할 수 있다. 이 경우 상기 솔더 보호막(140)의 접합면(142)을 제외한 영역에 형성된 절연물질을 제거하는 공정이 더 부가될 수 있다. 여기서, 상기 절연막(150)은 상기 접합면(142)의 직경에 비해 큰 직경을 갖도록 형성될 수 있다. 상기 절연물질(182)은 포토솔더 레지스트(Photo Solder Resist:PSR) 및 수지계열의 접착물질 중 적어도 어느 하나를 포함할 수 있다. 상술한 절연막(150) 형성 방법들을 통해, 상기 솔더 보호막(140)의 접합면(142) 상에는 상기 접합면(142)에 대체로 평행한 상기 절연막(150)이 형성될 수 있다.
도 2e를 참조하면, 쇼트 방지부(152)를 형성할 수 있다. 일 예로서, 상기 쇼트 방지부(152)를 형성하는 것은 솔더 보호막(140)의 접합면(142)이 노출되도록 상기 절연막(150)의 일부를 제거하여 구현할 수 있다. 일 예로서, 상기 절연막(150)의 일부를 제거하는 것은 상기 절연막(150)에 노광 공정을 수행하는 것을 포함할 수 있다. 상기 노광 공정을 수행하는 것은 상기 접합면(142)이 노출되도록 상기 절연막(150)의 중앙 영역에 선택적으로 광을 조사하는 것을 포함할 수 있다. 상기 절연막(150)이 포토솔더 레지스트인 경우, 상기 절연막(150)의 중앙 영역은 상기 노광 공정에 의해 선택적으로 제거될 수 있다. 다른 예로서, 상기 절연막(150)의 일부를 제거하는 것은 상기 접합면(142)이 노출되도록 상기 절연막(150)의 중앙 영역을 레이저로 제거하는 것을 포함할 수 있다. 또 다른 예로서, 상기 절연막(150)의 일부를 제거하는 것은 상기 접합면(142)이 노출될 때까지 상기 절연막(150)을 그라인딩(grinding)하는 것을 포함할 수 있다. 상술한 방법들을 통해, 상기 솔더 보호막(140)의 접합면(142) 가장자리에는 상기 쇼트 방지부(152)가 형성될 수 있다. 예컨대, 앞서 설명한 절연막(150)은 상기 접합면(142)의 직경에 비해 큰 직경을 갖도록 형성되므로, 상기 절연막(150)의 중앙 영역을 제거하면 상기 절연막(150)은 상기 접합면(132)의 가장자리에 선택적으로 형성될 수 있다. 이에 따라, 상기와 같은 쇼트 방지부(152)는 상기 접합면(132)의 가장자리에 배치되어 링(ring) 형상을 가질 수 있다.
도 2f를 참조하면, 제1 패키지(110)와 제2 패키지(120)를 결합할 수 있다. 상기 제1 패키지(110) 및 상기 제2 패키지(120)를 결합하는 것은 제1 솔더볼(132)의 평탄면(133) 상에 제2 솔더볼(134)이 위치되도록 상기 제1 패키지(110) 및 상기 제2 패키지(120)를 배치시키는 것, 그리고 상기 제1 및 제2 솔더볼들(132, 134)을 열처리하는 것을 포함할 수 있다. 상기 열처리하는 것은 상기 제1 및 제2 솔더볼들(132, 134)의 녹는점에 비해 높고 상기 솔더 보호막(140)의 녹는점에 비해 낮은 온도로 상기 제1 및 제2 솔더볼들(132, 134)을 리플로우하는 것을 포함할 수 있다. 이 경우 상기 제1 및 제2 솔더볼들(132, 134)을 리플로우하는 과정에서 상기 제1 솔더볼(132)은 상기 솔더 보호막(140)에 의해 보호되어 그 형상이 유지될 수 있다. 이에 따라, 상기 제1 및 제2 패키지들(110, 120) 사이에는 상하로 배치된 상기 제1 및 제2 솔더볼들(132, 134)을 갖는 연결단자(130)가 형성될 수 있다. 상기 솔더 보호막(140)은 금속물질로 이루어지므로, 상기 제1 및 제2 솔더볼들(132, 134)은 상 기 솔더 보호막(140)에 의해 서로 전기적으로 연결될 수 있다.
한편, 상기 제1 및 제2 솔더볼들(132, 134)을 열처리하는 과정에서, 상기 쇼트 방지부(152)는 상기 제2 솔더볼(134)의 용융부분이 상기 연결단자(130)에 인접한 다른 연결단자로 확장되는 것을 방지할 수 있다. 예컨대, 상기 열처리하는 과정에서, 상기 제2 솔더볼(134)의 용융 부분과 상기 접합면(142) 간의 표면 장력은 상기 용융 부분과 상기 쇼트 방지부(152) 간의 표면 장력에 비해 크게 작용할 수 있다. 이에 따라, 상기 제2 솔더볼(134)은 상기 접합면(142)에 한정되어 접합될 수 있다. 또한, 상기 쇼트 방지부(152)의 상부는 상기 솔더 보호막(140)의 접합면(142)에 비해 높게 배치될 수 있다. 이러한 상기 쇼트 방지부(152)는 상기 열처리하는 과정에서, 상기 제2 솔더볼(134)의 용융 부분이 상기 접합면(142)을 벗어나는 것을 방지하는 턱으로 사용될 수 있다. 이에 따라, 상기 쇼트 방지부(152)는 상기 제2 솔더볼(134)이 상기 접합면(142)에 한정되어 접합되도록, 상기 제2 솔더볼(134)의 용융 부분을 가이드할 수 있다.
상술한 본 발명의 실시예에 따른 반도체 패키지 제조 방법은 연결단자(130)를 개재하여 결합된 제1 및 제2 패키지들(110, 120)을 포함하는 반도체 패키지(100)를 제조할 수 있다. 상기 연결단자(130)는 상하로 배치된 제1 및 제2 솔더볼들(132, 134)을 가지므로, 상기 제1 및 제2 패키지들(110, 120) 간의 간격을 증가시킬 수 있다. 이에 따라, 보다 많은 수의 반도체 집적회로 칩들(116b)을 상기 제1 및 제2 패키지들(110, 120) 사이의 공간에 배치시킬 수 있어 상기 반도체 패키지(100)의 직접도를 향상시킬 수 있다.
본 발명의 실시예에 따른 반도체 패키지 제조 방법은 상기 제1 및 제2 솔더볼들(132, 134)을 결합시킬 때, 상기 제1 솔더볼(132)의 형상을 유지시키는 솔더 보호막(140)을 형성하는 것을 포함할 수 있다. 이에 따라, 본 발명은 상기 제1 및 제2 솔더볼들(132, 134)을 접합시키는 과정에서, 상기 제1 및 제2 솔더볼(132, 134)이 인접하는 연결단자(130)로 확장되는 것을 방지할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 패키지 제조 방법은 쇼트 방지부(152)를 형성하는 것을 포함할 수 있다. 상기 쇼트 방지부(152)는 상기 제1 및 제2 솔더볼들(132, 134)을 접합시킬 때, 상기 제2 솔더볼(134)이 상기 솔더 보호막(140)의 접합면(142)에 한정되어 접합되도록 상기 제2 솔더볼(134)을 안내할 수 있다. 이에 따라, 본 발명은 연결단자들(130) 간의 브릿지 현상을 방지할 수 있다.
이하, 앞서 설명한 본 발명의 실시예에 따른 반도체 패키지의 변형예를 상세히 설명한다. 여기서, 앞서 설명한 본 발명의 실시예에 따른 반도체 패키지(100)에 대해 중복되는 내용은 생략되거나 간소화될 수 있다.
도 4는 본 발명의 실시예에 따른 반도체 패키지의 변형예를 보여주는 도면이다. 도 4를 참조하면, 본 발명의 변형예에 따른 반도체 패키지(102)는 복수의 패키지들이 적층된 구조를 갖는 패키지 온 패키지(Package On Package:POP)일 수 있다. 일 예로서, 상기 반도체 패키지(102)는 연결단자(130)를 개재하여 서로 결합된 제1 패키지(110) 및 제2 패키지(120)를 포함할 수 있다.
상기 제1 패키지(110) 및 상기 제2 패키지(120)는 앞서 도 1을 참조하여 설 명한 제1 패키지(110) 및 제2 패키지(120)와 대체로 동일할 수 있다. 상기 연결단자(130)는 두 개의 솔더볼들이 적층된 구조를 가질 수 있다. 일 예로서, 상기 연결단자(130)는 상하로 배치되는 제1 솔더볼(132) 및 제2 솔더볼(134)을 포함할 수 있다. 상기 제1 솔더볼(132)은 제1 기판(112)의 상부면(112a) 상에서 상기 제1 접속패드(114)에 접합되고, 상기 제2 솔더볼(134)은 제2 기판(122)의 일면(122a) 상에서 상기 제2 접속패드(124)에 접합될 수 있다. 상기 상부면(112a)의 중앙 영역(10)에는 전기소자(116)가 배치되고, 상기 상부면(112a)의 가장자리 영역(20)에는 상기 연결단자(130)가 배치될 수 있다. 상기 전기소자(116)는 적층된 반도체 집적회로 칩들(116a) 및 이들을 덮는 칩보호막(116b)을 포함할 수 있다. 그리고, 상기 제1 기판(112)의 하부면(112b) 상에는 외부 접속단자(118)가 배치될 수 있다. 상기 제1 솔더볼(132)의 상부에는 편평면(133)이 제공될 수 있다. 상기 제1 및 제2 솔더볼들(132, 134)의 크기는 상기 외부 접속단자(118)의 크기에 비해 같거나 작을 수 있다. 예컨대, 상기 제1 및 제2 솔더볼들(132, 134)의 직경(D1)은 상기 외부 접속단자(118)의 직경(D2)에 비해 같거나 작을 수 있다.
한편, 상기 반도체 패키지(102)는 상기 제1 패키지(110) 및 상기 제2 패키지(120) 사이에 개재되며, 상기 연결단자(130)를 덮는 솔더 보호막(161)을 더 포함할 수 있다. 일 예로서, 상기 솔더 보호막(161)은 상기 제1 솔더볼(132)을 덮도록 상기 제1 기판(112)의 상부면(112a) 상에 형성될 수 있다. 이때, 상기 솔더 보호막(161)은 전기소자(116)의 일부 또는 전부를 덮을 수 있다. 상기 솔더 보호막(161)에는 개구부(162)가 형성될 수 있다. 상기 개구부(162)는 상기 제1 솔더 볼(132)의 편평면(133)을 노출시키는 홀일 수 있다. 상기 제1 솔더볼(132)과 상기 제2 솔더볼(134)은 상기 개구부(162)를 통해 서로 직접 결합될 수 있다. 상기 솔더 보호막(161)은 절연물질로 이루어질 수 있다. 일 예로서, 상기 솔더 보호막(161)은 포토솔더 레지스트 및 수지 접착제 중 적어도 하나를 포함할 수 있다. 다른 예로서, 상기 솔더 보호막(161)은 에폭시 몰딩 컴파운드를 포함할 수 있다.
계속해서, 본 발명의 변형된 실시예에 따른 반도체 패키지의 제조 과정을 상세히 설명한다. 여기서 앞서 설명한 본 발명의 변형된 실시예에 따른 반도체 패키지에 대한 중복되는 내용은 생략되거나 간소화될 수 있다.
도 5a 내지 도 5d는 본 발명의 변형예에 따른 반도체 패키지의 제조 과정을 설명하기 위한 도면들이다.
도 5a를 참조하면, 제1 패키지(110)를 준비할 수 있다. 상기 제1 패키지(110)를 준비하는 것은 앞서 도 2a를 참조하여 설명한 제1 패키지(110)를 준비하는 것을 포함하며, 이에 대한 상세한 설명은 생략한다. 한편, 상기 제1 패키지(110)을 준비하는 것은 상기 상부면(112a) 상에 절연막(160)을 형성하는 것을 더 포함할 수 있다. 상기 절연막(160)은 제1 기판(112)의 상부면(112a) 상에서 제1 솔더볼(132)을 덮도록 형성될 수 있다. 상기 절연막(160)은 포토솔더 레지스트 및 수지 접착제, 그리고 에폭시 몰딩 컴파운드 중 어느 하나로 형성될 수 있다.
도 5b를 참조하면, 솔더 보호막(161)을 형성할 수 있다. 일 예로서, 제1 솔더볼(132)의 편평면(133)이 노출되도록 절연막(도5a의 160)을 제거할 수 있다. 한편, 상기 절연막(160)을 제거하는 것은 다양한 방법들이 사용될 수 있다. 일 예로 서, 상기 절연막(160)을 제거하는 것은 상기 절연막(160)에 대해 상기 편평면(133)을 식각 정지막으로 하는 평탄화 공정을 수행하는 것을 포함할 수 있다. 다른 예로서, 상기 절연막(160)을 제거하는 것은 상기 편평면(133)이 노출되도록 상기 편평면(133) 상의 절연막(160)을 선택적으로 제거하는 것을 포함할 수 있다. 예컨대, 상기 편평면(133) 상의 절연막(160)에 레이저를 조사하여 제거할 수 있다. 상술한 방법들을 통해, 상기 솔더 보호막(161)에는 상기 편평면(133)을 노출시키는 개구부(162)가 형성될 수 있다.
도 5c를 참조하면, 제2 패키지(120)를 준비할 수 있다. 상기 제2 패키지(120)를 준비하는 것은 제2 접속패드(124)가 형성된 일면(122a)을 갖는 제2 기판(122)을 준비하는 것을 포함할 수 있다. 상기 제2 기판(122)을 준비하는 것은 상기 제2 접속패드(124) 상에 제2 솔더볼(134)을 접합하는 것을 더 포함할 수 있다. 상기 제2 기판(122)을 준비하는 것은 상기 제2 기판(122)에 반도체 집적회로 칩(IC)과 같은 전기소자(미도시)를 형성하는 것을 더 포함할 수 있다.
도 5d를 참조하면, 제1 패키지(110)와 제2 패키지(120)를 결합할 수 있다. 상기 제1 패키지(110) 및 상기 제2 패키지(120)를 결합하는 것은 제1 솔더볼(132)의 편평면(133) 상에 제2 솔더볼(134)이 위치되도록 상기 제1 패키지(110) 및 상기 제2 패키지(120)를 배치시키는 것, 그리고 상기 제1 및 제2 솔더볼들(132, 134)을 열처리하는 것을 포함할 수 있다. 상기 열처리하는 과정에서 상기 제1 솔더볼(132)은 상기 솔더 보호막(161)에 의해 그 형상이 유지될 수 있다. 또한, 상기 솔더 보호막(161)은 앞서 설명한 쇼트 방지부(도1의 152)의 기능을 수행할 수 있다. 예컨 대, 상기 솔더 보호막(161)은 상기 제1 및 제2 솔더볼들(132, 134)을 열처리하는 과정에서, 상기 제2 솔더볼(134)의 용융 부분이 인접하는 연결단자로 확장되는 것을 방지할 수 있다.
도 6은 본 발명의 기술이 적용된 반도체 장치를 포함하는 패키지 모듈을 보여주는 도면이다. 도 6을 참조하면, 상술한 반도체 패키지는 다양한 종류의 반도체 장치들 및 이를 구비하는 패키지 모듈(200)에 적용될 수 있다. 일 예로서, 상기 패키지 모듈(200)은 반도체 장치(220) 및 QFP(Quad Flat Package) 패키지된 반도체 장치(230)와 같은 형태로 제공될 수 있다. 본 발명에 따라 제조된 반도체 패키지들(도1의100 및 도4의102)은 별도의 다양한 형태의 반도체 장치들(220, 230)에 적용될 수 있다. 상기 반도체 장치들(220, 230)을 별도의 반도체 기판(210)에 설치하여, 상기 패키지 모듈(200)이 형성될 수 있다. 이때, 상기 반도체 기판(210)은 인쇄회로기판을 포함할 수 있다. 앞서 설명한 바와 같이, 본 발명의 실시예들에 따른 반도체 패키지(100, 102)는 솔더볼들이 상하로 배치된 연결단자(도1 및 도4의 130)를 개재하여 패키지들을 결합시킨 구조를 가질 수 있다. 이에 따라, 본 발명은 상기 패키지들 사이에 보다 많은 수의 반도체 집적회로 칩들을 구비할 수 있으므로, 상기 패키지 모듈(200)은 높은 집적도를 가질 수 있다.
도 7은 본 발명의 기술이 적용된 반도체 장치를 포함하는 전자 장치를 보여주는 블럭도이다. 도 7을 참조하면, 상술한 반도체 패키지 기술은 전자 시스템(300)에 적용될 수 있다. 일 예로서, 상기 전자 시스템(300)은 버스(350, bus)를 통해 서로 결합된 제어기(310), 입출력 장치(320) 및 기억 장치(330)를 포함할 수 있다. 상기 버스(350)는 데이터들이 이동하는 통로일 수 있다. 상기 제어기(310) 및 기억 장치(330)는 본 발명의 실시예에 따른 반도체 패키지(도1의100 및 도4의102)를 포함할 수 있다. 상기 입출력 장치(320)는 키패드, 키보드 및 표시 장치(display device) 중 적어도 하나를 포함할 수 있다. 상기 기억 장치(330)는 데이터를 저장하는 장치일 수 있다. 상기 전자 시스템(300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(340)를 더 포함할 수 있다. 상기 전자 시스템(300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터, 무선 통신 장치 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 앞서 설명한 바와 같이, 본 발명의 실시예들에 따른 반도체 패키지(100, 102)는 솔더볼들이 상하로 배치된 연결단자(도1 및 도4의 130)를 개재하여 패키지들을 결합시킨 구조를 가질 수 있다. 이에 따라, 상기 패키지들 사이에 보다 많은 수의 반도체 집적회로 칩들을 구비할 수 있으므로, 상기 상기 전자 시스템(300)은 높은 집적도를 가질 수 있다.
도 8은 본 발명의 기술이 적용된 반도체 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다. 도 8을 참조하면, 상술한 본 발명의 기술이 적용된 반도체 장치는 메모리 카드(400)의 형태로 제공될 수 있다. 일 예로서, 상기 메모리 카드(400)는 본 발명의 실시예에 따른 반도체 패키지(도1의100 및 도4의102)를 포함하는 기억 장치(410) 및 메모리 제어기(420)를 포함할 수 있다. 상기 기억 장치(410)는 비휘발성 기억 소자를 포함할 수 있다. 상기 메모리 제어기(420)는 호스 트(host)(430)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 상기 기억 장치(410)를 제어할 수 있다. 앞서 설명한 바와 같이, 본 발명의 실시예들에 따른 반도체 패키지(100, 102)는 솔더볼들이 상하로 배치된 연결단자(도1 및 도4의 130)를 개재하여 패키지들을 결합시킨 구조를 가질 수 있다. 이에 따라, 상기 패키지들 사이에 보다 많은 수의 반도체 집적회로 칩들을 구비할 수 있으므로, 상기 메모리 카드(400)는 높은 집적도를 가질 수 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 보여주는 도면이다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 패키지 제조 과정의 일 예를 설명하기 위한 도면들이다.
도 3a는 쇼트 방지부의 형성 방법의 일 예를 설명하기 위한 도면이다.
도 3b는 쇼트 방지부의 형성 방법의 다른 예를 설명하기 위한 도면이다.
도 4는 본 발명의 실시예에 따른 반도체 패키지의 다른 예를 보여주는 순서도이다.
도 5a 내지 도 5d는 본 발명의 실시예에 따른 반도체 패키지에 따른 반도체 패키지 제조 과정의 변형예를 설명하기 위한 도면들이다.
도 6은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 패키지 모듈을 보여주는 도면이다.
도 7은 본 발명의 기술이 적용된 반도체 소자를 포함하는 전자 장치를 보여주는 블럭도이다.
도 8은 본 발명의 기술이 적용된 반도체 소자를 포함하는 메모리 시스템을 보여주는 블럭도이다.
*도면의 주요 부분에 대한 부호 설명*
100 : 반도체 패키지
110 : 제1 패키지
112 : 제1 기판
114 : 제1 접속패드
116 : 전기소자
118 : 외부 접속단자
120 : 제2 패키지
122 : 제2 기판
124 : 제2 접속패드
130 : 연결단자
132 : 제1 솔더볼
134 : 제2 솔더볼
140 : 솔더 보호막
152 : 쇼트 방지부
180 : 용기
190 : 도포기

Claims (10)

  1. 제1 패키지 및 제2 패키지;
    상기 제1 패키지 및 상기 제2 패키지 사이에 개재되고, 적층된 제1 솔더볼 및 제2 솔더볼을 갖는 연결단자; 및
    상기 제1 솔더볼 및 상기 제2 솔더볼 중 적어도 하나의 표면을 코팅하는 솔더 보호막을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 솔더 보호막은 상기 연결단자에 비해 높은 녹는점의 금속물질을 포함하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 솔더 보호막은 구리(Cu), 니켈(Ni), 금(Au) 티타늄(Ti), 텅스텐(W), 니켈(Ni), 크롬(Cr), 그리고 바나듐(V) 중 적어도 하나의 금속 물질을 포함하는 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 제1 솔더볼 및 상기 제2 솔더볼의 결합부분을 둘러싸는 링 형상의 쇼트 방지부를 더 포함하는 반도체 패키지.
  5. 제1 솔더볼이 배치된 제1 패키지를 준비하는 것;
    제2 솔더볼이 배치된 제2 패키지를 준비하는 것;
    상기 제1 솔더볼을 평탄화하여 상기 제1 솔더볼에 편평면을 형성하는 것;
    상기 제1 솔더볼의 표면을 코팅하는, 그리고 상기 편평면을 덮는 접합면을 갖는 솔더 보호막을 형성하는 것;
    상기 제1 솔더볼의 편평면 상에 상기 제2 솔더볼이 위치하도록 상기 제1 패키지 및 상기 제2 패키지를 배치시키는 것; 및
    상기 제1 솔더볼 및 상기 제2 솔더볼을 결합하여 연결단자를 형성하는 것을 포함하는 반도체 패키지 제조 방법.
  6. 제 5 항에 있어서,
    상기 솔더 보호막을 형성하는 것은 상기 연결단자에 비해 높은 녹는점을 갖는 금속물질을 형성하는 것을 포함하는 반도체 패키지 제조 방법.
  7. 제 5 항에 있어서,
    상기 연결단자를 형성하는 것은 상기 연결단자의 녹는점에 비해 높고 상기 솔더 보호막의 녹는점에 비해 낮은 온도로 상기 제1 및 제2 솔더볼들을 리플로우하는 것을 포함하는 반도체 패키지 제조 방법.
  8. 제 5 항에 있어서,
    상기 제1 솔더볼 상에 상기 접합면의 직경보다 큰 직경을 갖는 절연막을 형성하는 것; 및
    상기 접합면이 노출되도록 상기 절연막을 제거하여, 상기 접합면의 가장자리를 따라 배치되는 링 형상의 쇼트 방지부를 형성하는 것을 더 포함하는 반도체 패키지 제조 방법.
  9. 제 8 항에 있어서,
    상기 절연막을 형성하는 것은 포토솔더 레지스트(Photo Solder Resist:PSR) 및 수지 접착제(resin adhesive) 중 적어도 어느 하나를 포함하는 막을 형성하는 것을 포함하는 반도체 패키지 제조 방법.
  10. 제 8 항에 있어서,
    상기 연결단자를 형성하는 것은 상기 쇼트 방지부에 의해 상기 제2 솔더볼의 용융부분이 상기 접합면에 한정되어 상기 제1 솔더볼에 접합되도록 하는 것을 포함하는 반도체 패키지 제조 방법.
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