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KR100459971B1 - 반도체 장치 및 그 제조 방법, 제조 장치, 회로 기판 및전자기기 - Google Patents

반도체 장치 및 그 제조 방법, 제조 장치, 회로 기판 및전자기기 Download PDF

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KR100459971B1
KR100459971B1 KR10-2001-7006723A KR20017006723A KR100459971B1 KR 100459971 B1 KR100459971 B1 KR 100459971B1 KR 20017006723 A KR20017006723 A KR 20017006723A KR 100459971 B1 KR100459971 B1 KR 100459971B1
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KR
South Korea
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substrate
semiconductor chip
wiring pattern
semiconductor device
electrode
Prior art date
Application number
KR10-2001-7006723A
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English (en)
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KR20010099816A (ko
Inventor
노부아키 하시모토
Original Assignee
세이코 엡슨 가부시키가이샤
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Publication date
Application filed by 세이코 엡슨 가부시키가이샤 filed Critical 세이코 엡슨 가부시키가이샤
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
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    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83851—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester being an anisotropic conductive adhesive
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
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Abstract

반도체 장치는, 복수의 구멍(56)이 형성되고, 배선 패턴(52)이 한쪽의 면에 형성됨과 동시에, 상기 배선 패턴(52)의 일부는 상기 구멍(56) 위를 통과하여 형성된 적어도 1개의 기판(50)과, 복수의 전극(12)을 갖고, 상기 기판(50)의 다른쪽의 면에 적재된 적어도 1개의 제 1 반도체 칩(10)과, 복수의 전극(12)을 갖고, 상기 한쪽의 면에 적재된 적어도 1개의 제 2 반도체 칩(20)과, 상기 구멍(56)내에 배치되고, 상기 제 1 반도체 칩(l0)의 상기 전극(12)과 상기 배선 패턴(52)을 전기적으로 접속하기 위한 도전 부재를 포함한다.

Description

반도체 장치 및 그 제조 방법, 제조 장치, 회로 기판 및 전자기기 {Semiconductor device, method and device for producing the same, circuit board, and electronic equipment}
전자기기의 소형화에 수반하여, 복수의 반도체 칩을 고밀도로 조립한 멀티칩 모듈의 개발이 진행되고 있다. 멀티칩 모듈에 의하면, 기존의 복수의 반도체 칩을 사용할 수 있기 때문에, 신규의 집적 회로를 설계하는 것 보다도 비용의 인하가 가능하게 된다.
예를 들면, 멀티칩 모듈에서는, 기판에 있어서의 배선 패턴의 형성된 면에 복수의 반도체 칩이 탑재되어, 상기 기판이 절첩되어 다층화되어 있다. 특히 소형화·고밀도화를 실현하는 것으로서, 기판의 양면에 복수의 반도체 칩을 탑재하여, 기판이 절첩된 반도체 모듈이 있다. 그러나, 이 경우는 기판의 양면에 배선 패턴이 필요하며, 또한 양면에서의 배선 패턴을 전기적으로 도통시키기 위한 바이어홀(via hole)이 필요하기 때문에, 비용 상승이나 제조 공정의 면에서 떨어지고 있었다.
본 발명은, 반도체 장치 및 그 제조 방법, 제조 장치, 회로 기판 및 전자기기에 관한 것이다.
도 1은 본 발명을 적용한 제 1 실시예에 따른 반도체 장치를 도시하는 도면.
도 2a 내지 도 2c는 본 발명의 제 1 실시예에 있어서의 도전선 본딩 공정을 설명하는 도면.
도 3a 및 도 3b는 본 발명의 제 1 실시예에 있어서의 도전 부재의 형성 방법을 설명하는 도면.
도 4는 본 발명을 적용한 제 1 실시예에 따른 반도체 장치의 제조 방법을 도시하는 도면.
도 5는 본 발명을 적용한 제 2 실시예에 따른 반도체 장치를 도시하는 도면.
도 6은 본 발명을 적용한 제 3 실시예에 따른 반도체 장치를 도시하는 도면.
도 7은 본 발명을 적용한 제 3 실시예의 변형예에 따른 반도체 장치를 도시하는 도면.
도 8은 본 발명을 적용한 제 3 실시예의 변형예에 따른 반도체 장치를 도시하는 도면.
도 9는 본 발명을 적용한 제 3 실시예의 변형예에 따른 반도체 장치를 도시하는 도면.
도 1O은 본 발명을 적용한 제 4 실시예에 따른 반도체 장치를 도시하는 도면.
도 11은 본 발명을 적용한 제 5 실시예에 따른 반도체 장치를 도시하는 도면.
도 12는 본 발명을 적용한 제 5 실시예에 따른 반도체 장치를 도시하는 도면.
도 13은 본 발명을 적용한 제 5 실시예의 변형예에 따른 반도체 장치의 일부를 도시하는 도면.
도 14는 본 발명을 적용한 제 6 실시예에 따른 반도체 장치를 도시하는 도면.
도 15는 본 발명을 적용한 제 6 실시예의 변형예에 따른 반도체 장치를 도시하는 도면.
도 16은 본 발명을 적용한 회로 기판을 도시하는 도면.
도 17은 본 발명에 따른 반도체 장치를 갖는 전자기기를 도시하는 도면.
도 18은 본 발명에 따른 반도체 장치를 갖는 전자기기를 도시하는 도면.
본 발명은, 이러한 문제점을 해결하기 위한 것으로, 그 목적은 생산성을 떨어뜨리지 않고 소형화·고밀도화된 멀티칩 모듈을 실현할 수 있는 반도체 장치 및 그 제조 방법, 제조 장치, 회로 기판 및 전자 기기를 제공하는 것에 있다.
(1) 본 발명에 따른 반도체 장치는 구멍이 형성되고, 배선 패턴이 한쪽의 면에 형성됨과 동시에, 상기 배선 패턴의 일부가 상기 구멍과 겹치도록 형성되어지는 적어도 1개의 기판과,
제 1 전극을 갖고, 상기 기판의 다른쪽의 면에, 상기 제 1 전극이 상기 구멍을 통과하여 상기 배선 패턴과 대향하도록 페이스 다운 본딩된 적어도 1개의 제 1 반도체 칩과,
제 2 전극을 갖고, 상기 한쪽의 면에, 상기 배선 패턴과 상기 제 2 전극이 대향하도록 페이스 다운 본딩된 적어도 1개의 제 2 반도체 칩과,
상기 구멍 내에 배치되고, 상기 제 1 전극과 상기 배선 패턴을 전기적으로 접속하기 위한 도전 부재를 포함한다.
본 발명에 의하면, 복수의 반도체 칩을 한 면에 배선 패턴이 형성된 기판의 양면에 적재할 수 있다. 따라서, 양면에 배선 패턴이 형성된 기판에 비교하여 비용과 실장 공정수를 삭감할 수 있으며, 또한, 반도체 장치의 경량화를 꾀할 수 있다. 따라서 생산성이 우수한 멀티칩 모듈을 개발할 수 있다.
(2) 상기 반도체 장치에 있어서,
상기 제 1 반도체 칩과 상기 제 2 반도체 칩은 평면적인 오버랩부를 가져도 된다.
이로써, 평면적인 실장 면적을 낭비 없이 활용할 수 있다.
(3) 상기 반도체 장치에 있어서,
상기 제 1 및 제 2 반도체 칩의 적어도 한쪽의 상기 전극과, 상기 배선 패턴이 와이어 본딩으로 접속되어도 된다.
이로써, 와이어를 도전 부재로서 본 발명을 적용할 수 있다.
(4) 상기 반도체 장치에 있어서,
상기 제 1 및 제 2 반도체 칩의 적어도 한쪽이 페이스 다운 본딩되어도 된다.
(5) 상기 반도체 장치에 있어서,
상기 제 1 및 제 2 반도체 칩은 페이스 다운 본딩되어 있고,
상기 제 1 반도체 칩의 상기 전극은 상기 구멍을 향하여 배치되어도 된다.
(6) 상기 반도체 장치에 있어서,
상기 기판과 상기 제 1 반도체 칩과의 사이에 수지가 형성되어도 된다. 수지는 응력을 완화하는 기능을 갖는다.
(7) 상기 반도체 장치에 있어서,
상기 기판과 상기 제 2 반도체 칩과의 사이에 수지가 형성되어도 된다. 각각의 반도체 칩에 수지를 형성할 수 있다.
(8) 상기 반도체 장치에 있어서,
상기 수지는 도전 입자가 포함된 이방성 도전 재료이어도 된다.
(9) 상기 반도체 장치에 있어서,
상기 기판은 복수개 설치되고, 어느 한 쌍의 상기 기판 각각의 상기 배선 패턴의 일부끼리가 대향하도록 배치되고, 상기 배선 패턴끼리가 전기적으로 접속되어도 된다.
이것에 의하면, 복수의 기판이 접속되는 것을 사용할 수 있어 보다 많은 반도체 칩을 적재할 수 있다.
(10) 상기 반도체 장치에 있어서,
상기 기판이 굴곡되어도 된다.
이것에 의하면, 기판이 굴곡하여 각각의 반도체 칩이 기판을 개재하여 겹쳐 쌓여지므로, 반도체 장치의 평면의 면적을 작게 할 수 있다.
(11) 상기 반도체 장치에 있어서,
상기 제 1 반도체 칩과 상기 제 2 반도체 칩의 적어도 어느 한쪽은 복수개 설되고,
복수개 설치된 상기 한쪽의 각 반도체 칩이 겹쳐 쌓여져도 된다. 이로써, 반도체 장치의 평면의 면적을 작게 할 수 있다.
(12) 상기 반도체 장치에 있어서,
상기 도전 부재는 적층된 복수의 범프(bump)이어도 된다.
범프를 적층함으로써 도전 부재를 형성할 수 있다.
(13) 상기 반도체 장치에 있어서,
상기 제 1 반도체 칩의 외형은 상기 제 2 반도체 칩의 외형과 같게 하여도 된다.
(14) 상기 반도체 장치에 있어서,
상기 제 2 반도체 칩은 상기 제 1 반도체 칩에 대하여 미러 대칭의 회로 구조를 가져도 된다.
이것에 의하면, 미러 대칭을 갖는 한 쌍의 반도체 칩의 각각을 배선 패턴의 표리에 접속할 수 있다.
(15) 상기 반도체 장치에 있어서,
상기 제 2 전극은 상기 구멍 위에서 상기 배선 패턴과 접속되어도 된다.
즉, 배선 패턴에 있어서의 평면적으로 같은 영역의 표리에 각각의 전극을 배치하여도 된다.
(16) 상기 반도체 장치에 있어서,
상기 제 2 전극은, 상기 구멍 위를 피한 위치에서 상기 배선 패턴과 접속되어도 된다.
이것에 의하면, 예를 들면 전극의 배치가 다른 반도체 칩을 적재할 수 있다.
(17) 상기 반도체 장치에 있어서,
상기 기판의 상기 제 1 및 제 2 반도체 칩이 적재된 영역 이외의 영역에, 상기 제 1 및 제 2 반도체 칩과 전기적으로 접속된 복수의 외부 단자가 형성되어도된다.
(18) 상기 반도체 장치에 있어서,
복수의 외부 단자가 상기 제 1 및 제 2 반도체 칩 중 적어도 한쪽을 적재하는 영역을 피하고, 상기 배선 패턴상에 형성되어도 된다.
(19) 상기 반도체 장치에 있어서,
상기 외부 단자가 상기 한 쌍의 배선 패턴의 일부끼리가 접속된 영역에서의 어느 한쪽의 상기 배선 패턴상에 설치되어도 된다.
이것에 의하면, 복수의 기판이어도 동일 영역에 형성된 외부 단자로부터 전기적으로 접속을 취할 수 있다.
(20) 상기 반도체 장치에 있어서,
상기 기판에는 복수의 관통 구멍이 형성되어 있고,
상기 배선 패턴의 일부는 상기 관통 구멍 위를 통과하고,
상기 외부 단자는 상기 관통 구멍을 통하여, 상기 기판의 상기 제 1 반도체 칩의 측으로부터 돌출하여도 된다.
(21) 본 발명에 따른 회로 기판은 상기 반도체 장치가 적재되어 있다.
(22) 본 발명에 따른 전자기기는 상기 반도체 장치를 갖는다.
(23) 본 발명에 따른 반도체 장치의 제조 방법은 구멍과, 한쪽의 면에 형성되고, 일부가 상기 구멍 위를 통과하는 배선 패턴을 갖는 기판에 있어서의 다른쪽의 면에, 제 1 전극을 갖는 제 1 반도체 칩을 페이스 다운 본딩하는 공정과,
제 2 전극을 갖는 제 2 반도체 칩을 상기 기판에 있어서의 상기 배선 패턴의 형성면에, 상기 배선 패턴과 상기 제 2 전극이 대향하도록 페이스 다운 본딩하는 공정을 포함하며,
상기 제 1 반도체 칩을 페이스 다운 본딩하는 공정에서,
상기 제 1 전극을 상기 구멍을 향하여 배치하고, 상기 구멍의 내측에 설치된 도전 부재를 통하여, 상기 제 1 전극과 상기 배선 패턴을 전기적으로 접속한다.
본 발명에 의하면, 복수의 반도체 칩을, 한 면에 배선 패턴이 형성된 기판의 양면에 적재할 수 있다. 따라서, 양면에 배선 패턴이 형성된 기판에 비교하여 비용과 실장 공정수를 삭감할 수 있으며, 또한, 반도체 장치의 경량화를 꾀할 수 있다. 따라서 생산성이 우수한 멀티칩 모듈을 개발할 수 있다.
(24) 상기 반도체 장치의 제조 방법에 있어서,
상기 도전 부재는 적어도 1개의 범프이고,
상기 범프를 상기 제 1 전극에 미리 설치하는 공정을 더 포함하여도 된다.
(25) 상기 반도체 장치의 제조 방법에 있어서,
상기 기판에 있어서의 상기 제 1 반도체 칩을 적재하는 영역에 수지를 형성하는 공정을 더 포함하여도 된다.
수지는 응력을 완화하는 기능을 갖는다.
(26) 상기 반도체 장치의 제조 방법에 있어서,
상기 기판에 있어서의 상기 제 2 반도체 칩을 적재하는 영역에 수지를 형성하는 공정을 더 포함하여도 된다.
각각의 반도체 칩에 수지를 형성할 수 있다.
(27) 상기 반도체 장치의 제조 방법에 있어서,
상기 기판과 상기 제 1 반도체 칩의 사이와, 상기 기판과 상기 제 2 반도체 칩사이에 각각 상기 수지를 형성하는 공정을 동시에 행하여도 된다.
이것에 의하면, 수지를 기판의 양면에 동시에 형성하여도 된다. 따라서, 예를 들면 배선 패턴에 의해서 구멍의 개구부가 막혀 있지 않은 경우, 즉 기판의 한 면에 수지를 형성하여도 구멍의 개구부에 의해서 수지가 새는 경우에 있어서 효율이 좋게 수지를 형성할 수 있다.
(28) 상기 반도체 장치의 제조 방법에 있어서,
상기 수지를 형성하는 공정 후에, 상기 제 1 및 제 2 반도체 칩을 상기 기판에 적재하여, 각각의 상기 제 1 및 제 2 반도체 칩에 있어서의 상기 기판을 향하는 측의 면과는 반대측의 면을 가압 및 가열하는 공정을 포함하여도 된다.
이것에 의하면, 기판의 양면에 적재한 각각의 반도체 칩을 실장함으로써, 각각의 반도체 칩이 기판을 통하여 대칭으로 적재되기 때문에, 최적의 실장 조건을 얻을 수 있다.
(29) 상기 반도체 장치의 제조 방법에 있어서,
상기 제 2 반도체 칩은, 상기 제 1 반도체 칩에 대하여 미러 대칭의 회로 구조를 가져도 된다.
이것에 의하면, 미러 대칭을 갖는 한 쌍의 반도체 칩의 각각을 배선 패턴의 표리에 접속할 수 있다.
(3O) 상기 반도체 장치의 제조 방법에 있어서,
상기 제 2 전극을, 상기 구멍 위에서 상기 배선 패턴과 접속하여도 된다.
(31) 상기 반도체 장치의 제조 방법에 있어서,
상기 제 2 전극을 상기 구멍 위를 피한 위치에서 상기 배선 패턴과 접속하여도 된다.
(32) 본 발명에 따른 반도체 장치의 제조 장치는, 기판의 양면에 수지를 개재하여 적재된 복수의 반도체 칩의 상기 기판을 향하는 측의 면과는 반대측의 면에서 간격을 두고 배치된 제 1 및 제 2 지그를 포함하며,
상기 제 1 및 제 2 지그는 상기 반도체 칩의 상기 반대측의 면을 가압하는 면과, 상기 반도체 칩에 열을 전달하는 가열 수단을 구비하며, 각각의 반도체 칩을 끼워 각각 동시에 가압 및 가열하고, 상기 기판 상의 수지의 접착력을 발현시켜 상기 반도체 칩을 상기 기판 상에 실장시킨다.
본 발명에 의하면, 기판의 양면에 각각 적재한 반도체 칩을 동시에 가압 및 가열함으로써, 각 반도체 칩을 기판에 실장한다. 또한, 그것과 동시에, 기판 상에 형성된 수지의 접착력을 발현시킬 수 있다. 따라서, 적은 공정으로 반도체 장치를 제조할 수 있다. 또한, 기판의 양면에 각각 적재된 반도체 칩을 각각 동시에 실장하기 때문에, 각 반도체 칩이 대칭으로 실장되어, 최적의 실장 조건 하에서 반도체 장치를 제조할 수 있다.
본 발명의 실시예를 도면을 참조하여 설명한다. 본 발명에 따른 반도체 장치의 패키지 형태는, BGA(Ball Grid Array), CSP(Chip Size/Scale Package) 등의 어느 하나가 적용되어도 된다. 본 발명은 페이스 다운형의 반도체 장치나 그의 모듈 구조에 적용할 수 있다. 페이스 다운형의 반도체 장치로서, 예를 들면, COF(Chip 0n Flex/Film) 구조나 COB(Chip 0n Board) 구조 등이 있다. 이들은, 이하에 기술하는 바와 같이 반도체 칩만의 실장이 아니라, 적절하게, 저항, 콘덴서 등, 예를 들면 SMD(Surface Mount Device) 등의 수동 부품과 조합된 모듈 구조로 되어 있어도 된다.
(제 1 실시예)
도 1은 본 실시예에 따른 반도체 장치를 도시하는 도이고, 도 2a 내지 도 4는 본 실시예에 따른 반도체 장치의 제조 방법을 도시하는 도이다. 반도체 장치(1)는, 제 1 및 제 2 반도체 칩(10, 20)과, 기판(50)을 포함한다.
제 1 반도체 칩(10)은, 1개 또는 복수의 전극(또는 패드)(12)을 갖는다. 전극(12)은, 예를 들면 알루미늄 또는 구리 등으로 제 1 반도체 칩(10)에 얇고 평평하게 형성되어 있는 것이 대부분이고, 제 1 반도체 칩(10)의 면과 한 면으로 되어 있어도 된다. 전극(12)은 그 측면 또는 종단면의 형상은 한정되지 않는다. 또한, 전극(12)의 평면 형상도 특별히 한정되지 않으며, 원형이나 직사각형이어도 된다. 제 1 반도체 칩(10)에는, 전극(12)의 일부를 피하여, 패시베이션 막(도시하지 않음)이 형성되어 있어도 된다. 패시베이션 막은, 예를 들면, SiO2, SiN 또는 폴리이미드 수지 등으로 형성할 수 있다.
제 1 반도체 칩(10)은, 전극(12)상에 형성된 제 1 내지 제 3 범프(14, 16, 18)를 포함한다. 각각의 범프는 전극(12)상에 겹쳐 쌓여져 있고, 각각 전기적 도통이 이루어져 있다. 단지, 본 발명에 있어서는 전극(12)상에 도전 부재가 형성되어 있으면 되고, 도전 부재는 범프에 한정하지 않는다. 또한, 본 실시예에 있어서, 제 1 내지 제 3 범프(14, 16, 18)는 임의의 수의 범프이고, 전극(12)상에 적어도 1개의 범프가 형성되어 있어도 된다.
제 2 반도체 칩(20)의 구성은, 제 1 반도체 칩(10)과 동일하여도 된다. 따라서, 제 2 반도체 칩(20)의 전극(22)상에도 도전 부재가 형성되어 있어도 되고, 도전 부재는 적어도 1개의 범프로도 가능하다. 본 실시예에서는, 전극(22)상에는 범프(24)가 형성되어 있다. 또한, 도 1에 도시하는 예에서는, 제 1 및 제 2 반도체 칩(10, 20)의 외형의 크기는 같다.
기판(50)은, 유기계 또는 무기계 중 어느 하나의 재료로 형성된 것이어도 되고, 이들의 복합 구조로 이루어지는 것이어도 된다. 유기계의 재료로 형성된 기판(50)으로서, 예를 들면 폴리이미드 수지로 이루어지는 2층이나 3층의 플렉시블 기판을 들 수 있다. 플렉시블 기판으로서, TAB 기술에서 사용되는 테이프를 사용하여도 된다. 또한, 무기계의 재료로 형성된 기판(50)으로서, 예를 들면, 세라믹 기판이나 글래스 기판을 들 수 있다. 유기계 및 무기계의 재료의 복합 구조로서, 예를 들면, 글래스 에폭시 기판을 들 수 있다. 기판(50)의 평면 형상은 관계없지만, 제 1 및 제 2 반도체 칩(10, 20)의 닮은 꼴인 것이 바람직하다. 물론, 양면 기판이나. 다층 기판, 빌드업(build-up) 기판 등이라도, 이하에 기술하는 실시예에서 기판 배선의 복잡화에 동반하는 비용 없이, 반도체 칩의 양면 실장에 의한 코스트-다운 효과보다도 적은 경우는 이들의 기판을 이용하여도 된다.
기판(50)에는 배선 패턴(52)이 형성되어 있다. 배선 패턴(52)은, 기판(50)의 한쪽의 면에 형성되어 있다. 배선 패턴(52)은, 구리 호일을 에칭으로 형성하는 것이 대부분이고, 복수층으로 구성되어 있어도 된다. 구리 호일은 미리 기판(50)에 접착제(도시하지 않음)를 개재하여 접착되어 있는 것이 일반적이다. 다른 예에서는, 구리(Cu), 크롬(Cr), 티타늄(Ti), 니켈(Ni), 티타늄 텅스텐(Ti-W) 중의어느 하나를 적층한 후, 에칭에 의해서 배선 패턴(52)을 형성할 수 있다. 애디티브법으로, 기판(50) 상에 배선 패턴(52)을 형성하여도 된다. 포토리소그라피, 스퍼터, 도금 처리에 의해서 배선 패턴(52)을 형성할 수 있다. 또한, 배선 패턴(52)의 일부는, 배선이 이루어지는 부분보다도 면적이 큰, 랜드부(도시하지 않음)로 되어 있어도 된다. 상기 랜드부는 전기적 접속부를 충분히 확보하는 기능을 갖는다. 따라서, 랜드부는 전극(12, 22)의 접속부, 및 이후에 도시하는 외부 단자(90)의 접속부에 형성되어 있어도 된다.
기판(50)에는 복수의 구멍(56)이 형성되어 있다. 구멍(56)의 평면형상은 제 1 반도체 칩(10)의 평면 형상보다도 작게 형성된다. 제 1 반도체 칩(10)의 전극(12)상에 형성된 도전 부재(제 1 내지 제 3 범프(14, 16, 18))는 구멍(56)에 삽입 통과된다. 상기 도전 부재는, 반도체 칩(10)의 전극(12)과 배선 패턴(52)(랜드부)이, 전기적으로 접속되는 높이를 갖고 있으면 되고, 예를 들면 제 1 범프(14)만으로 범프 높이를 높게 형성하여 접속되어도 된다.
구멍(56)은, 기판(50)에 있어서의 제 1 반도체 칩(10)의 탑재 영역 내이고, 각 전극(12)의 배치나 수 등에 따라서 형성된다. 각각의 전극(12)은, 어느 1개의 구멍(56)에 삽입 통과된다. 복수의 구멍(56)은, 전극(12)의 수와 같은 수로 형성되어도 된다. 예를 들면, 반도체 칩(10)의 대향하는 2변을 따라서 형성된 전극(12)에 대응하여, 구멍(56)은 기판(50)에 있어서의 제 1 반도체 칩(10)의 탑재 영역 내의 대향하는 2변을 따라서 복수에 걸쳐서 형성되어 있어도 된다. 1개의 구멍(56)에 1개의 도전 부재가 삽입 통과되어도 된다. 구멍(56)은, 도전 부재가 삽입 통과되는 직경을 갖고 있으면 되고, 형상은 원형이어도 직사각형이어도 관계없다. 구멍(56)은, 기판(5O)을 관통하여 형성되어 있고, 기판(50)의 한쪽의 면에 형성된 배선 패턴(52)에 의해서 구멍(56)의 한쪽의 개구부는 폐쇄되어도 된다. 즉, 상술한 랜드부에 의해서 구멍(56)의 배선 패턴(52)이 형성된 측의 개구부가 폐쇄되어도 된다. 또한, 도전 부재는 배선 패턴(52)(랜드부)과 전기적으로 접속되기 때문에, 기판(50)의 두께보다 높게 형성되는 것이 바람직하디.
본 실시예에 있어서의 구멍의 변형예로서, 구멍(56) 대신에 최소한 1개(1개 또는 복수)의 슬릿을 기판(50)에 형성하여도 된다. 슬릿은, 제 1 반도체 칩(10)의 각각의 전극(12)의 배열에 대응하여 형성된다. 슬릿은, 길고 가늘게 형성되어도 되고, 예를 들면, 제 1 반도체 칩(10)의 대향하는 2변을 따라서 형성된 전극(12)의 배열에 대응하여, 기판(50)에 있어서의 제 1 반도체 칩(10)의 탑재 영역내의 대향하는 2변에 2개의 슬릿이 형성되어 있어도 된다. 슬릿은, 필요에 따른 길이로 분할되어도 된다. 배선 패턴(52)은, 슬릿을 걸쳐서 형성된다. 슬릿이 가늘고 긴 경우는, 배선 패턴(52)은, 슬릿의 폭방향을 걸쳐서 형성된다. 그리고, 슬릿상에, 복수의 랜드부가 배치된다. 1개의 슬릿에, 복수의 도전 부재가 삽입 통과되어도 된다. 슬릿의 크기와 형상은 전극(12)의 배치에 의해 임의로 정하는 것이 가능하다. 슬릿을 설치함으로써, 기판(50)에 미세한 구멍을 천공하지 않고, 필요한 관통 구멍을 용이하게 설치할 수 있다.
제 1 반도체 칩(10)은, 기판(50)에 있어서의 배선 패턴(52)의 형성되어 있지 않은 측의 면에, 전극(12)의 형성면이 기판(50)의 측을 향하여 탑재되어 있다. 상세하게히 기술하면, 전극(12)상에 형성된 도전 부재는, 구멍(56)에 삽입 통과되어, 구멍(56)의 한쪽의 개구부에 형성된 배선 패턴(52)(랜드부)에 전기적으로 접속된다. 즉, 도전 부재는, 구멍(56)으로부터 노출한 배선 패턴(52)(랜드부)에 전기적으로 접속된다.
이것에 의하면, 제 1 및 제 2 반도체 칩(10, 20)을, 한 면에 배선 패턴(52)이 형성된 기판(50)의 양면에 탑재할 수 있다. 따라서, 양면에 배선 패턴이 형성된 기판에 비교하여 비용과 실장 공정수를 삭감할 수 있으며, 또한, 반도체 장치의 경량화를 꾀할 수 있다. 따라서 생산성이 우수한 멀티칩 모듈을 개발할 수 있다.
또한, 본 발명에 있어서 도전 부재는 범프에 한정되지 않는다. 다른 도전 부재의 일례로서는, 도전 페이스트, 도전성 볼 등이 있다. 또한, 도전 부재는, 기판(50)에 있어서의 구멍(56)의 배선 패턴(52)(랜드부)의 측에 형성되어 있어도 되고, 반도체 칩(10)측에 형성된 도전 부재와 양쪽을 도전 부재로 하여도 된다.
본 실시예에 있어서, 제 1 및 제 2 반도체 칩(10, 20)의 외형의 크기는 같다. 따라서, 전극(12)과 전극(22)이 배선 패턴(52)을 끼워 접속되어도 된다. 바꿔 말하면, 전극(12)과 전극(22)은, 배선 패턴(52)(랜드부)의 표리에 각각 접속되어 있는 차이는 있지만, 배선 패턴(52)에 있어서의 평면적인 접속부는 같은 위치에서 할 수 있다. 이로써, 제 1 및 제 2 반도체 칩(10, 20)이 각각 미러 대칭의 회로 구조를 갖는 경우에, 쌍방의 소자에 대하여, 동일의 외부 단자(90)(외부 단자(90)의 대신이 되는 것도 포함한다. 도 1O 참조)로부터 전기적인 접속을 꾀할수 있다. 예를 들면, 제 1 및 제 2 반도체 칩(10, 20)이 메모리일 때에 동일 배열의 외부 단자(90)로부터, 각각의 메모리의 동일 어드레스의 메모리셀에, 정보의 판독 출력 또는 판독 기록을 행할 수 있다. 또한 ,제 1 및 제 2 반도체 칩(10, 20)에 있어서, 칩 셀렉트 단자의 접속에 있어서만 분리하여 놓은 것으로, 동일한 외부 단자 배열을 사용하여, 적어도 2개(복수로 가능하다)의 반도체 칩을 각각으로 제어할 수 있다. 예를 들면, 적어도 2개의 전극(12)과 기판(50)을 개재하여 그들과 쌍을 이루는 적어도 2개의 전극(22)에 있어서, 기판(50)을 개재한 한 쌍의 전극(12)과 전극(22)중 어느 한쪽만이 배선 패턴(52)에 전기적으로 접속됨으로써, 칩 셀렉트 기능을 가져도 된다. 또한, 전극(12) 또는 전극(22)이 배선 패턴(52)에 전기적으로 접속되기 위해서 필요한 구멍(56)을 선택적으로 형성함으로써, 칩 셀렉트 기능을 가져도 된다. 또한, 본 발명은 제 1 및 제 2 반도체 칩(10, 20)은 적어도 하나씩 형성되어 있으면 되고, 복수의 제 1 반도체 칩 및 복수의 제 2 반도체 칩을 탑재하여도 된다.
제 1 반도체 칩(10)과 기판(50)과의 사이에 수지가 형성되어도 된다. 상세하게 말하면, 기판(50)의 배선 패턴(52)의 형성되어 있지 않은 면으로서, 적어도 제 1 반도체 칩(10)의 탑재 영역(구멍(56)을 포함한다)에 수지가 형성된다. 또한, 제 2 반도체 칩(20)과 기판(50)과의 사이에 수지가 형성되어도 된다. 제 2 반도체 칩에 있어서의 수지는, 제 1 반도체 칩(10)에 있어서의 수지와 같은 재료이어도 된다.
본 실시예에서는, 제 1 반도체 칩(10)과 기판(50)과의 사이와, 제 2 반도체 칩(20)과 기판(50)과의 사이의 양쪽에 수지가 형성되어 있다. 수지는 이방성 도전 재료(54)이어도 된다. 이방성 도전 재료(54)는, 접착제(binder)에 도전 입자(filler)가 분산된 것으로, 분산제가 첨가되는 경우도 있다. 이방성 도전 재료(54)의 접착제로서, 열경화성의 접착제가 사용되는 것이 대부분이다. 또한, 이방성 도전 재료(54)로서, 미리 시트형상으로 형성된 이방성 도전막이 사용되는 것이 많지만, 액상의 것을 사용하여도 된다. 이방성 도전 재료(54)는, 도전 부재와 배선 패턴(52)과의 사이에서 압착되어, 도전 입자에 의해서 양자간에서의 전기적 도통을 꾀하게 되어 있다. 또한, 본 발명은 이것에 한정하는 것이 아니고, 제 1 및 제 2 반도체 칩(10, 2O)의 도전 부재와 배선 패턴(52)과의 전기적 접속으로서, 예를 들면 도전 수지 페이스트에 의한 것, Au-Au, Au-Sn, 땜납 등에 의한 금속 접합에 의한 것, 절연 수지의 수축력에 의한 것 등의 형태가 있고, 그 어느 하나의 형태를 사용하여도 된다. 이들 중 어느 하나의 페이스 다운 실장 방식을 사용하는 경우에도, 반도체 칩과 기판과의 사이에는, 열 응력을 저감하여 신뢰성을 향상시키기 위해서 절연 수지가 밀봉되는 것이 대부분이고, 그것에 추가하여 이방성 도전 재료는 접착제 및 전기적 도통을 겸하고 있다.
기판(5O)에서의 배선 패턴(52)의 형성된 면과는 반대측의 면으로서, 적어도 이방성 도전 재료(54)를 설치하는 영역은, 조면으로 되어 있어도 된다. 즉, 기판(5O)의 표면을, 그 평탄성을 잃도록 거칠게 하여도 된다. 기판(50)의 표면은, 샌드블라스트를 사용하여 기계적으로, 또는 플라즈마나 자외선 등을 사용하여 물리적으로, 에칭재 등을 사용하여 화학적으로 거칠게 할 수 있다. 이들에 의해 기판(50)과 이방성 도전 재료(54)의 접착 면적을 증대시키거나, 물리적·화학적인 접착력을 증대시키거나, 양자를 보다 강하게 접착할 수 있다.
기판(50)에는 인식용 구멍(도시하지 않음)과 그 구멍 위에 형성되는 인식 패턴(도시하지 않음)이 설치되어 있어도 된다. 인식용 구멍 및 인식 패턴에 의해서, 도전 부재를 구멍(56)에 용이하고 또한 확실하게 삽입 통과시킬 수 있다. 따라서, 인식용 구멍 및 인식 패턴은, 기판(50)에 있어서의 제 1 반도체 칩(10)의 탑재영역을 피한 영역에 형성되는 것이 바람직하다. 인식용 구멍의 형상과 크기는 한정되지 않고, 인식 패턴을 인식할 수 있으면 되고, 인식 패턴은 인식용 구멍을 걸쳐서 형성되어도 되고, 형상은 한정되지 않는다. 또한, 인식 패턴은, 기판(50)에 있어서의 배선 패턴(52)의 형성면으로서 인식용 구멍의 개구부에 형성된다. 예를 들면, 인식 패턴은 기판(50)의 면상에 설정되는 이차원 좌표 중 X축 방향으로 연장되는 제 1 패턴과, Y축 방향으로 연장되는 제 2 패턴으로 구성되어도 된다. 어떻든간에, 인식 패턴은 기판 평면형상에 있어서 반도체 칩(1O)의 위치를 이차원적으로 파악할 수 있는 구성인 것이 바람직하다. 또한, 기판(50)에 광 투과성이 있는 경우는 반드시 구멍(56)은 형성하지 않아도 되고, 그 경우에는, 인식 패턴은 기판(50)을 통해서 인식되어지게 된다. 랜드부, 외부 단자, 배선 패턴의 일부 또는 전부를 인식 패턴으로 하여도 되고, 구멍 또는 인쇄, 레이저 가공 등으로 형성된 마크 등을 인식 패턴으로서 이용하여도 된다.
본 실시예에 의하면, 제 1 및 제 2 반도체 칩(10, 20)을, 한 면에 배선패턴(52)이 형성된 기판(50)의 양면에, 탑재할 수 있다. 따라서, 양면에 배선 패턴이 형성된 기판에 비교하여 비용과 실장 공정수를 삭감할 수 있으며, 또한, 반도체 장치의 경량화를 꾀할 수 있다. 따라서 생산성이 우수한 멀티 칩 모듈을 개발할 수 있다.
다음에, 본 실시예에 따른 반도체 장치의 제조 방법에 관해서 설명한다.
도 2a 내지 도 3b는 도전 부재의 형성 방법의 일례로서, 반도체 칩의 전극에의 범프의 형성 방법을 도시하는 도이다. 상세하게 말하면, 제 1 범프(14)의 형성 방법을 도시하는 도이다. 도전 부재는, 제 1 반도체 칩(10)의 전극(12)과, 배선 패턴(52)과의 사이에 형성된다. 도전 부재는, 전극(12)상에 미리 형성되어도 되지만, 배선 패턴(52) 상에 형성되어도 관계없다. 본 실시예에 있어서, 제 1 반도체 칩의 전극(12)상에 형성되는 제 1 내지 제 3 범프(14, 16, 18)는 임의의 수의 범프를 나타내고, 적어도 1개의 범프에 적용이 가능하다.
도 2a에 있는 바와 같이, 제 1 반도체 칩(10)에 있어서의 전극(12)이 형성된 면의 측에, 캐필러리(capillary:34)를 배치한다. 캐필러리(34)에는, 와이어 등의 도전선(30)이 삽입 통과되어 있다. 도전선(30)은, 금, 금-주석, 땜납, 구리 또는 알루미늄 등으로 구성되는 것이 많지만, 도전성 재료이면 특별히 한정되지 않는다. 도전선(30)에는, 캐필러리(34)의 외측에 볼(32)이 형성되어 있다. 볼(32)은, 도전선(30)의 선단에, 예를 들면 전기 토치에 의해서 고전압의 방전을 행하여 형성된다.
또한, 본 공정에 있어서, 제 1 범프(14)를 형성하기 위한 도전선(30)과, 제 2 범프(16)를 형성하기(도시하지 않음) 위한 도전선(30)과는 다른 부재이어도 동일 동일부재이어도 된다. 즉, 제 1 내지 제 3 범프(14, 16, 18)는, 각각 도전성을 갖는 부재이면 되고, 필요에 따라서 부재를 선정하여도 관계없다.
그리고, 캐필러리(capillary:34)를 어느 1개의 전극(12)의 상방에 배치하고, 볼(32)을 어느 1개의 전극(12)의 상방에 배치한다. 클램퍼(36)를 개방하여, 캐필러리(34)를 하강시켜, 전극(12)에 볼(32)을 가압한다. 볼(32)을 일정한 압력으로 가압하여 전극(12)에 압착을 행하고 있는 동안에 초음파 진동이나 열 등을 인가한다. 이렇게 해서, 도 1b에 도시하는 바와 같이, 도전선(30)이 전극(12)에 본딩된다.
그리고, 클램퍼(36)를 폐쇄하여 도전선(30)을 보유하고, 도 1c에 도시하는 바와 같이, 캐필러리(34) 및 클램퍼(36)를 동시에 상승시킨다. 이렇게 해서, 도전선(30)은 뜯어내고, 볼(32)을 포함하는 부분이 전극(12)상에 남는다. 범프 형성의 필요가 있는 전극(12)이 복수 있는 경우에는, 이상의 공정을 복수의 전극(12)에 대해서 반복해서 행할 수 있다.
또한, 전극(12)상에 남은 도전선(30)의 일부(볼(32)를 포함한다)는, 압착된 볼(32)상에서 도전선(30)이 뜯어내어진, 또는 루핑에 의한 볼록형상으로 되어 있는 것이 많다.
다음에, 도 3a 및 도 3b에 도시하는 공정을 행한다. 즉, 도 3a에 도시하는 바와 같이, 전극(12) 상에 본딩된 도전선(30)의 일부(볼(32)을 포함한다)가 남겨진 제 1 반도체 칩(10)을 다이(40) 위에 적재하여, 도 3b에 도시하는 바와 같이, 가압 지그(42)에 의해서 도전선(30)의 일부를 압착한다. 또한, 본 실시예에서는, 복수의 전극(12)상에 남겨진 도전선(30)의 일부를 동시에 압착하지만, 1개의 전극(12)마다 도전선(30)의 일부를 압착하여도 된다(플래트닝의 공정). 이 공정에서는, 갱 본딩용의 본더나, 싱글 포인트 본딩용의 본더를 사용할 수 있다.
이렇게 해서, 도 3b에 도시하는 바와 같이, 각 전극(12)상에 제 1 범프(14)가 형성된다. 제 1 범프(14)는 가압 지그(42)에 의해 압착됨으로써 상단면이 평탄하게 되어 있는 것이 바람직하다.
제 2 범프(16)의 형성 방법은 전극(12)상에 미리 제 1 범프(14)가 형성되어 있는 것을 제외하고 도 2a 내지 도 3b와 같다. 제 3 범프는, 전극(12)상에 제 1 및 제 2 범프(14, 16)가 적층되어 형성된 위에 형성된다. 제 2 및 제 3 범프(16, 18)는 제 1 범프(14)에 대하여 수직으로 적층되는 것이 바람직하다.
본 공정은 제 1 반도체 칩(10)에 관해서 기술하였지만, 제 2 반도체 칩(20)의 전극(22) 상에 도전 부재를 형성하여도 되고, 도전 부재로서 범프(24)를 형성하여도 된다. 범프(24)의 형성 방법은, 본 공정과 동일하게 할 수 있다. 도 1에서는 범프(24)는 1개이지만 필요가 있으면 복수의 범프를 적층시키어도 관계없다.
상술한 반도체 칩의 실장방법에 따라서, 제 1 범프(14) 이외의, 예를 들면 제 2 범프(16)는, 제 1 범프(14)와는 다른 재료로 하여도 된다. 예를 들면, 제 1범프(14)를 금, 제 2 범프(16)을 금-주석, 땜납 등의 금보다도 저융점 금속으로 형성하면, 제 2 범프(16) 형성 후의 플래트닝 공정은, 용융 가열에 의한 웨트백 공정등을 채용할 수 있어, 공정의 간략화를 꾀할 수 있다. 또한, 범프 자체를 로우재로 한 반도체 칩의 실장이 행하여지는 것은 말할 것도 없다.
또한, 본 실시예에서서는, 본딩 와이어를 사용한 볼 범프의 예에 관해서 기술하였지만, 범프의 형성 방법으로서는 종래부터 행하여지고 있다, 전해 도금법, 무전해 도금법, 페이스트 인쇄법, 볼 적재법 등이나, 그들을 적당히 조합한 수법을 사용하여도 된다. 또한, 배선 패턴(52)상에 범프가 형성되어도 되고, 이것을 도전 부재로서 사용하는 것도 가능하다.
도 4는, 본 실시예에 따른 반도체 장치의 제조 방법을 도시하는 도이다.
제 1 반도체 칩(10)을 기판(50)에 탑재한다. 자세하게는, 제 1 반도체 칩(10)을, 기판(50)에서의 배선 패턴(52)이 형성된 면과는 반대측의 면에, 페이스 다운 본딩한다. 본 공정에 있어서, 페이스 다운 본딩의 형태는 관계없다. 기판(50)에 인식용 구멍 및 인식 패턴이 형성되어 있을 때는, 인식용 구멍 및 인식 패턴에 의해서, 제 1 반도체 칩(10)의 기판(50)에 있어서의 위치를 인식하여 탑재하여도 된다. 이 때에, 도전 부재(제 1 내지 제 3 범프(14, 16, 18))를, 구멍(56)에 삽입 통과시켜 배선 패턴(52)과 접속한다. 제 1 반도체 칩(10)을, 기판(50) 측을 향해서 가열 가압 및 초음파 진동 등을 인가함으로써, 도전 부재를 배선 패턴(52)에 전기적으로 접속시킬 수 있다.
제 2 반도체 칩(20)을, 기판(50)에 있어서의 배선 패턴(52)이 형성된 면에,페이스 다운 본딩한다. 즉, 제 2 반도체 칩은 배선 패턴(52)에 있어서 제 1 반도체 칩(10)과는 반대측의 면에 탑재된다. 본 공정에서 페이스 다운 본딩의 형태는 관계없다. 제 2 반도체 칩(20)을, 배선 패턴(52)을 개재하여 제 1 반도체 칩(10)과는 대칭인 위치에 탑재하여도 된다. 바꿔 말하면, 전극(22)(범프(24))과, 제 1 반도체 칩(10)의 전극(12)(제 1 내지 제 3 범프(14, 16, 18))을, 배선 패턴(52)을 끼워 접속하여도 된다. 즉, 전극(22)(범프(24))을, 배선 패턴(52)의 일부로서 구멍(56) 위를 통과하는 영역에 접속하여도 된다. 모든 범프가 기판(50)에 있어서 대칭의 위치에 있는 편이 제 1 반도체 칩(10)과 제 2 반도체 칩(20)과의 균형을 얻을 수 있기 때문에 적합하다.
제 1 반도체 칩(10)과 제 2 반도체 칩(20)은 어느 한쪽을 기판(50)에 탑재한 후에 다른 어느 한쪽을 탑재하여도 된다. 이 경우, 반도체 칩의 범프에 확실하게 압력이 전달하여, 접속을 완전히 하기 위해서 제 1 반도체 칩(10)으로부터 탑재하는 쪽이 바람직하다. 또한, 제 1 및 제 2 반도체 칩(10, 20)을 동시에 기판(50)에 탑재하여도 된다. 동시에 탑재함으로써, 기판(50)을 중심으로 제 1 및 제 2 반도체 칩(10, 20)이 대칭성을 갖고 페이스 다운 본딩된다. 이로 인해, 구멍(56)에 설치된 배선 패턴(52)의 일부에, 압력이 양방향으로부터 가해지기 때문에, 배선 패턴(52)에 여분의 스트레스가 가해지지 않고, 또한, 반도체 칩의 탑재 시간도 반감할 수 있다.
기판(50)에 있어서의 제 1 반도체 칩(10)의 탑재 영역(구멍(56)을 포함한다)과, 기판(50)에서의 제 2 반도체 칩(20)의 탑재 영역에 각각 수지를 형성하여도 된다. 각각에 설치하는 수지는 동일 재료이어도 다른 재료이어도 가능하다. 본 공정은 상술한 페이스 다운 본딩 공정의 전후 중 어느 것이나 가능하다. 본 공정을 페이스 다운 본딩 공정 후에 행하는 경우에는, 제 1 및 제 2 반도체 칩(10, 20)과 기판(50)의 간극으로부터 수지를 주입하여 행할 수 있다. 본 실시예에서는 각각의 수지는 모두 이방성 도전 재료(54)이다. 본 실시예에 있어서는, 제 1 및 제 2 반도체 칩(10, 20)을, 이방성 도전 재료(54)에 포함되는 도전 입자를 사용하여 페이스 다운 본딩하기 때문에, 이방성 도전 재료(54)를 미리 기판(50)상에 설치한 후에, 각각의 반도체 칩을 페이스 다운 본딩한다. 그 경우, 반도체 칩과 기판의 전기적인 접속과, 기계적인 접속이 동시에 달성되어, 공정 시간 단축에 유리하다.
수지를 형성하는 공정은, 어느 한쪽의 영역에 형성한 후에, 다른 어느 한쪽에 형성하여도 되고, 쌍방의 영역에 동시에 형성하여도 된다. 동시에 형성한 경우에 있어서, 예를 들면, 기판(50)에 형성된 구멍(56)의 한쪽의 개구부가 배선 패턴(52)에 의해 폐쇄되어 있지 않은 경우에, 결과적으로 기판(50)의 양면에 수지를 형성하게 되기 때문에, 효율적으로 수지를 형성할 수 있다. 기판(50)의 양면에 형성된 수지상에 제 1 및 제 2 반도체 칩(10, 20)을 동시에 탑재하여도 된다.
본 실시예에 따른 반도체 장치의 제조 방법에서는, 도 4에 도시하는 제조 장치가 사용된다. 제조 장치는, 제 1 및 제 2 지그(60, 62)를 포함한다.
접착제, 이방성 도전 재료, 합금 또는 금속 접합 등으로 반도체 칩을 접속하는 경우에는 이하 방법을 채용할 수 있다.
제 1 및 제 2 지그(60, 62)를, 기판(50)에 수지를 개재하여 적재된 제 1 및 제 2 반도체 칩(10, 20)에 있어서의, 기판(50)과는 반대측의 위치에 배치한다. 제 1 및 제 2 지그(60, 62)는, 제 1 및 제 2 반도체 칩(10, 20)의 전극 형성 면과는 반대측의 면을 가압하는 면을 가짐과 동시에, 각 반도체 칩에 열을 전달하는 가열수단을 구비하여도 된다. 제 1 및 제 2 지그(60, 62) 자체가 히터로 되어 있어도 된다. 또한, 지그를 투명하게 하여 지그를 통하여 광 조사를 행하고, 그것에 의하여 가열이나 경화를 시키도록 하여도 된다.
제 1 및 제 2 지그(60, 62)를, 제 1 및 제 2 반도체 칩(10, 20)의 전극 형성면과는 반대측의 면에 접촉시키고, 각 반도체 칩을 가열함과 동시에 기판(50)을 향하여 가압시켜도 된다. 이것에 의해서, 기판(50)과 제 1 및 제 2 반도체 칩(10, 20)과의 사이에 설치한 수지의 접착력을 발현시키면서 동시에, 각 반도체 칩의 전극(12, 22)을 배선 패턴(52)에 전기적으로 접속시킬 수 있다. 또한, 제 1 및 제 2 반도체 칩(10, 20)을 동시에 기판(50)에 탑재시키는 것이 가능하기 때문에, 적은 공정으로 반도체 장치를 제조할 수 있음과 동시에, 각 반도체 칩을 대칭으로 실장할 수 있어 최적의 실장 조건 하에서 반도체 장치를 제조할 수 있다. 또한, 제 1 및 제 2 지그(60, 62)를 사용하여 제 1 및 제 2 반도체 칩(10, 20)을 각각으로 가압 및 가열시켜도 된다. 제 1 및 제 2 지그(60, 62)는 기판(50)에 탑재하는 반도체 칩의 개수에 따라서, 복수개 준비하여도 되고, 1개의 지그를 반복하여 사용하여도 된다.
또한, 제 1 및 제 2 반도체 칩(10, 20)의 전극(12, 22)을 배선 패턴(52)에전기적으로 접속하는 공정으로서, 각 반도체 칩을 가압하고, 또한 초음파 진동을 주어도 된다. 초음파 진동에 의하면 확실하게 전극(12, 22)과 배선 패턴(52)을 전기적으로 접속시킬 수 있다. 또한, 기판(50)상의 수지에 접착력을 발현시키는 공정으로서, 온도, 빛 등의 에너지를 인가하여도 된다. 예를 들면, 수지가 자외선 경화형인 것이면, 자외선을 인가함으로써 수지에 접착력을 발현시킬 수 있다.
(제 2 실시예)
본 실시예에 따른 반도체 장치를 도 5에 도시한다. 반도체 장치(2)는, 제 1 및 제 2 반도체 칩(70, 80)과, 기판(50)을 포함한다.
제 1 및 제 2 반도체 칩(70, 80)은, 각각의 외형의 크기가 다른 것을 제외하고, 상술한 기재의 제 1 및 제 2 반도체 칩(10, 20)과 동일한 구성으로 되어 있다. 제조 방법도 상술한 바와 같은 방법을 사용할 수 있다. 도 5에서는, 제 1 반도체 칩(70)은 제 2 반도체 칩(80)보다 작지만, 제 1 반도체 칩(70)쪽이 커도 된다. 즉, 어느 한쪽의 반도체 칩의 전극을, 다른 어느 한쪽의 반도체 칩의 전극을 피한 배선 패턴(52)의 평면적 위치에 본딩함으로써, 각 반도체 칩의 크기가 달라도 본 발명을 적용할 수 있다.
(제 3 실시예)
본 실시예에 따른 반도체 장치를 도 6에 도시한다. 본 실시예에 따른 반도체 장치는, 제 1 및 제 2 반도체 칩(10, 20)과, 기판(50)과, 복수의 외부 단자(90) 를 포함한다.
복수의 외부 단자(90)는, 배선 패턴(52)에 있어서의 기판(50)을 향하는 면과, 그 반대측의 면과의 어느 한쪽의 면에 설치된다. 기판(50)에는, 복수의 관통 구멍(92)이 형성되어도 된다. 이 경우에 있어서, 배선 패턴(52)의 일부는, 기판(50)에 있어서의 관통 구멍(92)의 위를 통과하여 형성되어 있다. 외부단자(90)가 배선 패턴(52)에 있어서의 기판(50)을 향하는 면에 설치되는 경우에 있어서, 외부단자(90)는 관통구멍(92)을 개재하여 기판(50)에 있어서의 배선 패턴(52)이 형성된 면과는 반대측으로 돌출한다. 즉, 외부 단자(90)는 배선 패턴(52)에 있어서의 관통구멍(92)으로부터 노출하는 영역에 설치되어도 된다.
기판(50)에 있어서의 외부 단자(90)의 돌출하는 측의 면에 탑재된 반도체 칩(도 6에 있어서는 제 1 반도체 칩(10))의 탑재 영역을 피하여, 외부 단자(90)는 설치된다. 예를 들면, 제 1 및 제 2 반도체 칩(10, 20)이 기판(50)의 중앙에 탑재된 경우에, 그 외측에 배선 패턴(52)의 일부를 인출하여 외부 단자(90)를 설치하여도 된다. 이로써, 제 1 및 제 2 반도체 칩(10, 20)의 외형의 크기가 다른 경우일지라도, 기판(50)의 평면을 효율이 좋게 사용하여 외부 단자(90)를 설치할 수 있다. 적어도 외부 단자(90)의 형성되어 있는 측의 반도체 칩(도 6에서 제 1 반도체 칩(10))은 외부 단자(90)와 간섭하지 않도록, 외부 단자(90)의 형성된 높이보다도 얇게 연삭되어 있는 것이 바람직하다.
도 6에 있어서의 반도체 장치는, 제 1 및 제 2 반도체 칩(10, 20)의 탑재 영역에만 외부 단자(90)가 설치된 FAN-OUT형의 반도체 장치라고 칭할 수 있다. 동 도면에 있어서 각 반도체 칩의 외형의 크기는 같지만, 본 실시예는 이것에 한정하는 것이 아니고, 크기가 달라도 된다. 이것은 이하의 실시예에도 적합하다.
배선 패턴(52)의 외부 단자(90)를 설치하는 부분은 랜드부로 되어 있어도 된다. 배선 패턴(52)의 표면의 노출하는 영역에는 보호층(도시하지 않음)이 형성되어 있어도 된다. 보호층은, 솔더 레지스트 등의 절연부재인 것이 바람직하고, 특히 배선 패턴(52)의 표면을 덮어 보호하게 되어 있다. 외부 단자(90)는 땜납으로 형성하여도 되고, 땜납 이외의 금속이나 도전성 수지 등이나 그들을 조합한 것으로 형성하여도 된다.
본 실시예의 변형예에 따른 반도체 장치를 도 7 내지 도 9에 도시한다. 도 7 및 도 9는 기판(50)이 평면적으로 넓혀진 상태에서의 반도체 장치를 도시한다. 도 8은 도 7에 도시하는 반도체 장치에 대하여, 기판(50)이 굴곡한 상태에서의 반도체 장치를 도시하는 도면이다.
기판(50)은 굴곡 가능한 부재(예를 들면, 일반적인 플렉시블 기판)이면 되고, 그 이외의 구성은 상술한 바와 같다. 복수의 외부 단자(90)의 형태는 상술한 바와 같다. 도 7에 도시하는 바와 같이, 기판(50)이 직사각형인 경우에는, 예를 들면, 기판(50)의 한쪽의 단부에 외부 단자(90)의 형성 영역을 설치하고, 다른쪽의 단부에 적어도 1개씩의 제 1 및 제 2 반도체 칩(10, 20)의 탑재 영역을 설치한다. 그리고, 도 8에 도시하는 바와 같이, 기판(50)을, 제 1 및 제 2 반도체 칩(10, 20)과, 외부 단자(90)를 대향시키도록 굴곡시켜 반도체 장치(4)를 얻을 수 있다. 기판(50)을 굴곡한 것에 의해, 기판(50)에 둘러싸인 한쪽의 반도체 칩(도 8에서는 제 2 반도체 칩(20))에 있어서의 전극을 갖는 면과는 반대측의 면과, 그 면에 대향하는 기판(50)과의 사이는, 접착제(58)로 고정되어도 된다. 접착제(58)는, 땜납 내열성을 가지며, 외부 단자(90)에 가해지는 응력을 저감하기 위해서, 부드러운 수지, 예를 들면 실리콘계나 폴리이미드계, 에폭시계 수지가 바람직하다.
제 1 및 제 2 반도체 칩(10, 20)은 적어도 1개씩 설치되어 있으면 된다. 도 7에 도시하는 바와 같이, 제 1 및 제 2 반도체 칩(10, 20)이 평면적으로 겹치는 위치에 1개씩 탑재되어도 된다. 혹은, 도 9에 도시하는 바와 같이, 제 1 및 제 2 반도체 칩(10, 20)이 평면적으로 겹치는 위치에 1개씩 탑재되고, 또한, 기판(50)에 있어서의 외부 단자(90)가 돌출하는 측과는 반대측에 어느 하나의 반도체 칩(도 9에서는 제 2 반도체 칩(20))이 탑재되어도 된다. 도 9에 도시하는 예에서는, 기판(50)이, 배선 패턴(52)의 면에서 접는 선이 내측으로 굴곡되는 것으로, 복수의 반도체 칩(제 2 반도체 칩(20))이 겹쳐 쌓여진다. 이 경우에, 제 2 반도체 칩(20)에 있어서의 기판(50)과는 반대의 면끼리를, 접착 또는 기계적으로 고정한다. 이로써, 반도체 장치의 평면 면적을 쓸데 없이 증대시키지 않고, 효율이 양호하게 반도체 칩을 탑재할 수 있다.
도 8은 평면적으로는, 외부 단자(90)가 제 1 및 제 2 반도체 칩(10, 20)의 탑재영역 내에만 설치된 FAN-IN형 반도체 장치로 되어 있다. 이것에 의하면, 기판(50)이 굴곡하여 각각의 반도체 칩(10, 20)이 겹쳐 쌓여져 있기 때문에, 반도체 장치의 평면의 면적을 작게 할 수 있다. 또한, 기판(50)에 탑재되는 제 1 및 제 2 반도체 칩(10, 20)이 각각 복수개이어도 된다.
또한 외부 단자(90)를 적극적으로 형성하지 않고, 배선 패턴(52)의 관통구멍(92)으로부터 노출한 부분을 그대로 랜드로서, 소위 LGA(Land Grid Array)형의 반도체 장치로 하여도 된다. 이로써, 외부 단자의 형성 비용을 삭감할 수 있다.
또한, 배선 패턴(52)에 있어서의 기판(50)과는 반대측을 향하는 면의 예를 들면 랜드부에 외부 단자(90)를 형성하여도 되고, 이 경우는 관통 구멍(92)을 형성하지 않아도 되고, 기판(50)을 굴곡시키는 방향은 도 8과는 반대가 된다. 이 경우도 상술과 같이 LGA형의 반도체 장치로 하여도 된다. 이 경우에, 배선 패턴(52)의 쇼트를 방지하기 위해서, 랜드 이외에 레지스터 등을 도포하는 것이 바람직하다.
(제 4 실시예)
본 실시예에 따른 반도체 장치를 도 10에 도시한다. 도 10은 굴곡 가능한 기판(50)(플렉시블 기판)이 굴곡되기 전의 반도체 장치를 도시하는 도이다. 본 실시예에 따른 반도체 장치는, 제 1 및 제 2 반도체 칩(10, 20)과 기판(50)을 포함한다.
본 실시예에 따른 반도체 장치에 있어서, 배선 패턴(52)은 굴곡부(53)를 갖는다. 굴곡부(53)의 형태는 관계없지만, 기판(50)의 평면으로부터 돌출하고 있는 형태이어도 된다. 굴곡부(53)에 대응하는 기판(50)의 영역에는 관통 구멍(92)이 형성되어 있어도 된다. 이것에 의해, 예를 들면 볼록부의 형상을 갖는 지그를, 관통구멍(92)을 통과하여 볼록형상의 굴곡부(53)를 형성할 수 있다. 도 10에서는, 기판(50)에 있어서의 배선 패턴(52)을 향하는 방향과 동일 방향으로 굴곡부(53)가 돌출하고 있지만, 관통 구멍(92)을 개재하여 기판(50)에 있어서의 배선 패턴(52)이 형성된 면과는 반대측을 향해서 돌출하여도 관계없다. 굴곡부(53)를 설치함으로써, 상술한 외부 단자(90)와 동일한 기능을 갖는 반도체 장치를 얻을 수 있다. 본 실시예에 따른 반도체 장치는, 상술한 외부 단자(90) 대신에, 이것과 동일한 기능을 갖는 배선 패턴(52)에 있어서의 굴곡부(53)를 포함하므로, 외부 단자(90)를 갖는 모든 실시예에 적용하는 것이 가능하다.
굴곡부(53) 이외의 부분에 있어서 배선 패턴(52)은 레지스터 등으로 덥혀져 있는 편이 바람직하다.
또한, 굴곡부(53) 중에 부드러운 수지가 충전되어 있어도 된다. 이와 같이 외부 단자를 굴곡부(53)로 하면, 외부 단자의 형성 공정, 비용을 절감할 수 있고, 또한 땜납 등보다도 단단한 구리 포일 등을 외부 단자로 할 수 있기 때문에 마더보드 실장 시에, 실장 후의 온도 사이클 신뢰성이 더욱 향상한다.
(제 5 실시예)
본 실시예에 따른 반도체 장치를 도 11 및 도 12에 도시한다. 도 11 및 도 12는, 기판(100)이 평면적으로 넓혀진 상태에서의 반도체 장치를 도시하는 도면이다.
본 실시예에 예시하는 반도체 장치는, 외부 단자(90)의 영역으로부터, 복수의 방향(2방향, 3방향 또는 4방향)으로, 제 1 또는 제 2 반도체 칩(10, 20) 중 적어도 어느 하나의 탑재 영역을 갖는 기판의 일부가 연장되어 있다. 그리고, 복수 방향으로 연장된 기판의 일부가, 외부 단자(90)의 영역에 평면적으로 겹쳐져, 적층 구조의 반도체 장치가 제조된다.
도 11에 도시하는 예에서는 복수의 굴곡 가능한 기판(100, 110)(예를 들면,일반적인 플렉시블 기판)이 일부에서 접속되어 있다. 도 11에 도시하는 반도체 장치는, 복수의 기판(100, 110)과, 복수의 제 1 및 제 2 반도체 칩(10, 20)을 포함한다. 반도체 장치는, 도 7에 있어서의 반도체 장치를 조합한 것이어도 된다. 기판(100, 110)은, 한쪽의 단부에 제 1 및 제 2 반도체 칩(10, 20)이 탑재되고, 다른쪽의 단부에 외부 단자(90)를 설치하는 영역(배선 패턴끼리를 접속하는 영역을 포함한다)이 형성되고, 상기 다른쪽의 단부가 평면적으로 겹쳐져 있다. 도시하는 예에서는, 2개의 기판(100, 110)이 일부에서 겹쳐져 있지만, 3개 또는 4개의 기판을 서로 겹쳐도 되고, 기판(100, 110)은 상술한 기판(50)과 같은 구성으로 할 수 있다.
각 기판에 형성된 각각의 배선 패턴(102, 112)은, 그 일부가 대향하여 직접적으로 접속되어도 된다. 어느 한쪽의 배선 패턴(102) 상에 설치된 외부 단자(90)는, 다른 어느 한쪽에서의 배선 패턴(112)과 전기적으로 도통되어 있으면 된다. 각 배선 패턴(102, 112)의 접속은, 초음파 진동 인가나, 가열 가압 인가 등에의한 방식이 간편하지만, 방식은 특별히 관계없다. 예를 들면, 한 쌍의 배선 패턴(102, 112)의 일부 끼리가 접속된 영역에서의 어느 한쪽의 배선 패턴 상에 외부 단자(90)를 설치하여도 된다. 즉, 동일 외부 단자 배열을 사용하여 복수의 기판 상에 탑재된 복수의 반도체 칩을 제어할 수 있으면 되고, 기판 사이에 있어서의 접속의 형태, 및 외부 단자(90)에 있어서의 형성의 형태는 관계없다.
외부 단자(90) 대신에 굴곡부(53)를 일부에 갖는 배선 패턴(52)을 사용하여도 된다. 이 경우에 있어서, 배선 패턴(52)의 굴곡부(53)를 돌출시키고 싶은 방향으로, 대향하는 각 배선 패턴(102, 112)을 접속시킨 채로 굴곡시키고, 기판의 표면으로부터 돌출시켜 외부 단자로 하여도 된다.
또한, 기판은 복수개이면 되고, 접속하는 기판(10O, 110)의 배치는 관계없다. 또한, 한 쌍의 제 1 및 제 2 반도체 칩(10, 20)이 적어도 1개이면 되고, 예를 들면, 어느 한 쪽의 기판에 제 1 및 제 2 반도체 칩(10, 20)이 탑재된 어느 다른쪽의 기판에 제 1 또는 제 2 반도체 칩(10, 20) 중 어느 한쪽만이 탑재된 형태이어도 된다.
상술한 예와는 별도로, 도 12에 도시하는 바와 같이, 1개의 기판(10O)에 있어서, 외부 단자(90)의 영역으로부터 복수 방향으로 기판(100)의 일부가 연장되어도 되고, 예를 들면, 기판(100)은, 외부 단자(90)의 영역을 갖고, 그 영역으로부터 상하 좌우의 4방향에서의, 적어도 어느 하나가 2 방향으로 일부가 연장된다. 그리고, 연장된 기판(100)의 일부가, 외부 단자(90)의 영역에 평면적으로 겹쳐진다. 이것에 의하면, 굴곡하기 전에 있어서, 외부 단자(90)의 영역의 두께를, 기판 1개 분의 두께로 억제할 수 있기 때문에, 반도체 장치의 소형화, 경량화를 꾀할 수 있다.
도 13은 복수의 기판을 접속하는 경우에 있어서의, 각 배선 패턴의 접속 형태의 변형예를 예시한 것으로, 각 배선 패턴 간의 접속 부분을 나타낸 반도체 장치의 일부를 도시하는 도면이다. 본 실시예의 변형 예에서는 복수의 기판(100, 110)을 포함하며, 기판(100)에 있어서의 배선 패턴(102)의 형성면과, 기판(110)에 있어서의 배선 패턴(112)의 형성면과는 동일한 방향을 향하여 접속된다.
각 배선 패턴(102, 112)은 적어도 1개의 기판에 형성된 복수의 관통 구멍(92)을 개재하여 서로 접속되어도 된다. 상세하게 말하면, 각각의 배선 패턴 중 어느 한쪽의 배선 패턴이 관통구멍(92)의 내측에 있어서, 다른 어느 한쪽을 향하여, 굴곡하여 접속되어도 된다. 이 경우에, 다른 어느 한쪽이, 어느 한쪽의 배선 패턴의 굴곡 형상을 따라서 굴곡하여도 된다. 접속은, 초음파 진동 인가나, 가열 가압 인가 등에 의한 방식이 간편하지만, 방식은 특별히 관계없다. 또한, 관통구멍(92)내에서 접속된 쌍방의 배선 패턴(102, 112)이, 외부 단자가 되기 때문에 가장 외측에 위치하는 기판의 관통 구멍의 개구부로부터 돌출하여도 된다. 이 경우, 관통구멍(92)의 내측에 땜납 등의 로우재나 도전 페이스트 등을 충전하여 전기적인 접속을 확보하여 놓으면, 굴곡은 동반하지 않아도 된다. 관통구멍(92)은, 각각의 기판(100, 110)이 평면적으로 겹쳐진 영역으로서 각 기판(100, 110)을 관통하도록 형성되어도 되지만, 각 배선 패턴이 접속되는 형태이면, 관통구멍(92)은 적어도 1개의 기판에 형성되어도 된다. 또한, 기판은 복수이면 되고, 각각의 기판의 접속의 배치는 관계없다.
본 실시예에 의하면, 복수의 기판(100, 110)이 접속되어지는 기판을 사용하여도 되고, 이것에 의해 많은 반도체 칩을 탑재할 수 있다. 따라서 생산성이 우수한 멀티 칩 모듈을 개발할 수 있다.
(제 6 실시예)
본 실시예에 따른 반도체 장치를 도 14에 도시한다. 도 14에 도시한 반도체 장치(5)는 제 1 반도체 칩(10)과, 제 2 반도체 칩(20)과, 기판(50)을 포함한다.
본 실시예에서는, 제 1 및 제 2 반도체 칩(10, 20) 중 어느 한쪽이 페이스 다운 본딩되고, 다른 어느 한쪽이 와이어 본딩에 의해서 실장되어 있다. 동 도면에서는, 제 2 반도체 칩(20) 측에 있어서 전극(22)과 배선 패턴(52)이 와이어 본딩되어 있다. 본 실시예에 있어서도, 제 1 및 제 2 반도체 칩(10, 20)은 각각 복수이어도 되고, 예를 들면 기판(50)에 있어서의 일방향 측에 있어서, 어느 하나의 반도체 칩을 페이스 다운 본딩 접속하고, 어느 하나의 반도체 칩을 와이어 본딩 접속하여도 된다.
제 1 반도체 칩(10) 및 기판(50)은 상술한 바와 같다. 도 14에서는, 제 2 반도체 칩(20)에 있어서의 복수의 전극(22)과, 배선 패턴(52)은, 와이어(124)에 의해서 전기적으로 접속되어 있다. 와이어(124)는 상술한 도전선(30)이어도 된다. 접속 방법은, 전극(22)과 배선 패턴(52) 중 어느 한쪽으로부터 다른 어느 한쪽의 면에 접속하면 되고, 상술한 기재 그대로이다. 와이어(124)와 배선 패턴(52)과의 접속부는, 구멍(56)상의 배선 패턴(52)의 일부(랜드군)이어도 되지만, 제 2 반도체 칩(20)의 측에서 와이어 본딩을 행하는 경우는, 구멍(56)을 피한 배선 패턴(52)에 접속하여도 된다.
제 2 반도체 칩(20)을 페이스 다운 본딩하고, 제 1 반도체 칩(10)에 있어서 와이어 본딩을 사용하여도 된다. 즉, 와이어를 구멍(56)의 내측에 노출하는 배선 패턴(52)의 일부(랜드부)와 접속시키어도 된다.
어떻든 본 실시예를 적용한 경우라도, 제 1 및 제 2 반도체 칩(10, 20)을, 한 면에 배선 패턴(52)이 형성된 기판(50)의 양면에, 탑재할 수 있다. 따라서, 양면에 배선 패턴이 형성된 기판에 비교하여 비용과 실장 공정수를 절감할 수 있으며, 또한, 반도체 장치의 경량화를 꾀할 수 있다. 따라서 생산성이 우수한 멀티 칩 모듈을 개발할 수 있다.
또한, 와이어 본딩을 사용하는 측의 반도체 칩(20)의 주위는 수지(126)로 밀봉하는 것이 일반적이다. 수지(126)에 의해서 반도체 칩(20)을 외부 환경으로부터보호할 수 있다. 또한, 반도체 칩(20)과 기판(50)의 사이에는 다이 본딩재(도시하지 않음. 도 15 참조)에 의해서 접착하고 나서 와이어 본딩 공정을 행하는 것이 바람직하다.
도 15에 본 실시예의 변형 예에 따른 반도체 장치를 도시한다. 반도체 장치(6)는, 제 1 및 제 2 반도체 칩(10, 20)과, 기판(50)을 포함한다.
동 도면에 있어서는, 제 1 및 제 2 반도체 칩(10, 20)의 양쪽이 와이어 본딩에 의해서 전기적 접속이 도모되어 있다. 제 1 반도체 칩(10)의 전극에 접속된 와이어(134)는 구멍(56)으로부터 노출하는 배선 패턴(52)의 일부(랜드부)에 접속된다. 즉, 동 도면에 있어서 와이어(134)를 상술한 도전 부재로 하여도 된다. 또한, 제 1 및 제 2 반도체 칩(10, 20)의 크기는 달라도 된다. 각각의 와이어(124, 134)와 배선 패턴(52)의 접속부는 평면적으로 겹쳐도 되고, 다르더라도 된다.
반도체 장치(6)의 제조 방법으로서, 어느 한쪽에 탑재한 반도체 칩을 와이어 본딩한 후에 주위를 수지에 의해 밀봉하고, 그 후에 다른 어느 한쪽에 있어서 동일하게 행하여도 된다. 이로써, 기존의 제조 장치를 사용하여 반도체 장치를 제조할 수 있다.
또한, 도 14 및 도 15에 있어서, 또한 외부 단자(도시하지않는다)를 형성하여도 된다. 외부 단자는 상술한 또는 후술하는 형태 및 구조이어도 된다. 따라서, 예를 들면 기판(50) 중 어느 한쪽의 면으로서, 반도체 칩의 탑재 영역를 피하여, 배선 패턴(52)과 전기적 접속을 갖는 외부 단자를 돌출시켜도 된다. 어떻든 간에, 외부 단자를 형성하는 경우는, 배선 패턴(52)과 전기적 도통을 갖는 단자를 표면에 노출시키면 된다.
상술한 실시예에서는, 외부 단자(90) 또는 굴곡부(53)를 일부에 갖는 배선 패턴(52)을 구비하는 반도체 장치에 관해서 기술하였지만, 기판(50)의 일부를 연장하고, 그곳으로부터 외부 접속을 꾀하도록 하여도 된다. 기판(50)의 일부를 커넥터의 리드로 하거나, 커넥터를 기판(50)상에 실장하여도 된다.
또한, 적극적으로 외부 단자(90)를 형성하지 않고 마더보드 실장시에 마더보드측에 도포되는 땜납 크림을 이용하고, 그 용융시의 표면 장력으로 결과적으로 외부 단자를 형성하여도 된다. 그 반도체 장치는 소위 랜드 그리드 어레이형의 반도체 장치이다.
상술한 실시예에 예시된 내용은 다른 실시예에 있어서도 가능한 한 적용할 수 있다.
도 16에는 본 실시예에 따른 반도체 장치(4)를 실장한 회로 기판(200)이 도시되어 있다. 회로 기판(200)에 예를 들면, 글래스 에폭시 기판 등의 유기계 기판을 사용하는 것이 일반적이다. 회로 기판(200)에는 예를 들면, 구리 등으로 이루어지는 배선 패턴(210)이 소망의 회로가 되도록 형성되어 있고, 그들의 배선 패턴과 반도체 장치(4)의 외부 단자(90)를 기계적으로 접속함으로써 그들의 전기적 도통을 꾀한다.
그리고, 본 발명을 적용한 반도체 장치를 갖는 전자기기로서, 도 17에는 노트형 퍼스널 컴퓨터(1000), 도 18에는 휴대전화(2000)가 도시되어 있다.
또한, 상기 발명의 구성 요건으로 「반도체 칩」을 「전자 소자」로 치환하여, 반도체 칩과 동일하게 전자 소자(능동 소자이거나 수동 소자이거나 관계 없음)를, 기판에 실장하여 전자부품을 제조할 수 있다. 이와 같은 전자기기를 사용하여 제조되는 전자부품으로서, 예를 들면, 광 소자, 저항기, 콘덴서, 코일, 발진기, 필터, 온도 센서, 더미스터, 배리어리스터, 볼륨 또는 퓨즈 등이 있다.
또한, 상술한 모든 실장의 형태는, 반도체 칩과 그 밖의 상기와 같은 전자 소자가 기판 상에서 혼재 실장되는 반도체 장치(실장 모듈)이어도 된다.

Claims (32)

  1. 구멍이 형성되고, 배선 패턴이 한쪽의 면에 형성됨과 동시에, 상기 배선 패턴의 일부가 상기 구멍과 겹치도록 형성되어지는 적어도 1개의 기판과,
    제 1 전극을 갖고, 상기 기판의 다른쪽의 면에, 상기 제 1 전극이 상기 구멍을 통과하여 상기 배선 패턴과 대향하도록 페이스 다운 본딩된 적어도 1개의 제 1반도체 칩과,
    제 2 전극을 갖고, 상기 한쪽의 면에, 상기 배선 패턴과 상기 제 2 전극이 대향하도록 페이스 다운 본딩된 적어도 1개의 제 2 반도체 칩과,
    상기 구멍 내에 배치되고, 상기 제 1 전극과 상기 배선 패턴을 전기적으로 접속하기 위한 도전 부재를 포함하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 반도체 칩과 상기 제 2 반도체 칩은 상기 다른쪽의 면에 대하여 수직 방향에 오버랩되어 있는, 반도체 장치.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서,
    상기 기판과 상기 제 1 반도체 칩과의 사이에 수지가 형성된, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 기판과 상기 제 2 반도체 칩과의 사이에 수지가 형성된, 반도체 장치.
  8. 제 6 항에 있어서,
    상기 수지는 도전 입자가 포함된 이방성 도전 재료인, 반도체 장치.
  9. 제 1 항에 있어서,
    상기 기판은 복수개 설치되고, 어느 한 쌍의 상기 기판의 각각의 상기 배선 패턴의 일부 끼리가 대향하도록 배치되고, 상기 배선 패턴 끼리가 전기적으로 접속된, 반도체 장치.
  10. 제 1 항에 있어서,
    상기 기판이 굴곡되어지는, 반도체 장치.
  11. 제 10 항에 있어서,
    상기 제 1 반도체 칩과 상기 제 2 반도체 칩 중 적어도 어느 한 쪽은 복수개 설치되고,
    복수개 설치된 상기 한쪽의 각 반도체 칩이 겹쳐 쌓여지는, 반도체 장치.
  12. 제 1 항 또는 제 2 항 또는 제 6 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 도전 부재는 적층된 복수의 범프인, 반도체 장치.
  13. 제 1 항 또는 제 2 항 또는 제 6 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 제 1 반도체 칩의 외형은 상기 제 2 반도체 칩의 외형과 같은, 반도체 장치.
  14. 제 13 항에 있어서,
    상기 제 2 반도체 칩은 상기 제 1 반도체 칩에 대하여 미러 대칭의 회로 구조를 갖는, 반도체 장치.
  15. 제 1 항 또는 제 2 항 또는 제 6 항 내지 11 항 중 어느 한 항에 있어서,
    상기 제 2 전극은 상기 구멍 위에서 상기 배선 패턴과 접속된, 반도체 장치.
  16. 제 1 항 또는 제 2 항 또는 제 6 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 제 2 전극은 상기 구멍 위를 피한 위치에서 상기 배선 패턴과 접속된, 반도체 장치.
  17. 제 10 항에 있어서,
    상기 기판의 상기 제 1 및 제 2 반도체 칩이 적재된 영역 이외의 영역에, 상기 제 1 및 제 2 반도체 칩과 전기적으로 접속된 복수의 외부 단자가 형성된, 반도체 장치.
  18. 제 9 항에 있어서,
    복수의 외부 단자가 상기 제 1 및 제 2 반도체 칩 중 적어도 한쪽을 적재하는 영역을 피하여 상기 배선 패턴 상에 형성된, 반도체 장치.
  19. 제 18 항에 있어서,
    상기 외부 단자가 상기 한 쌍의 배선 패턴의 일부끼리가 접속된 영역에 있어서의 어느 한쪽의 상기 배선 패턴 상에 설치된, 반도체 장치.
  20. 제 17 항 내지 제 19 항 중 어느 한 항에 있어서,
    상기 기판에는 복수의 관통 구멍이 형성되어 있고,
    상기 배선 패턴의 일부는 상기 관통 구멍 위를 통과하고,
    상기 외부 단자는 상기 관통 구멍을 통하여 상기 기판의 상기 제 1 반도체 칩의 측으로부터 돌출한, 반도체 장치.
  21. 제 1 항 또는 제 2 항 또는 제 6 항 내지 제 11 항 또는 제 17 항 내지 제 19 항 중 어느 한 항에 따른 반도체 장치가 적재된 회로 기판.
  22. 제 1 항 또는 제 2 항 또는 제 6 항 내지 제 11 항 또는 제 17 항 내지 제 19 항 중 어느 한 항에 따른 반도체 장치를 갖는 전자기기.
  23. 구멍과, 한쪽의 면에 형성되고, 일부가 상기 구멍 위를 통과하는 배선 패턴을 갖는 기판에 있어서의 다른쪽의 면에, 제 1 전극을 갖는 제 1 반도체 칩을 페이스 다운 본딩하는 공정과,
    제 2 전극을 갖는 제 2 반도체 칩을 상기 기판에 있어서의 상기 배선 패턴의 형성면에, 상기 배선 패턴과 상기 제 2 전극이 대향하도록 페이스 다운 본딩하는 공정을 포함하며,
    상기 제 1 반도체 칩을 페이스 다운 본딩하는 공정에서,
    상기 제 1 전극을 상기 구멍을 향하여 배치하고, 상기 제 1 전극과 상기 배선 패턴을 상기 구멍의 내측에 위치하는 도전 부재를 통하여 전기적으로 접속하는, 반도체 장치의 제조 방법.
  24. 제 23 항에 있어서,
    상기 도전 부재는 적어도 1개의 범프이고,
    상기 범프를 상기 제 1 전극에 미리 설치하는 공정을 더 포함하는, 반도체 장치의 제조 방법.
  25. 제 23 항에 있어서,
    상기 기판에 있어서의 상기 제 1 반도체 칩을 적재하는 영역에 수지를 형성하는 공정을 더 포함하는, 반도체 장치의 제조 방법.
  26. 제 25 항에 있어서,
    상기 기판에 있어서의 상기 제 2 반도체 칩을 적재하는 영역에 수지를 형성하는 공정을 더 포함하는, 반도체 장치의 제조 방법.
  27. 제 26 항에 있어서,
    상기 기판과 상기 제 1 반도체 칩 사이와, 상기 기판과 상기 제 2 반도체 칩 사이에 각각 상기 수지를 형성하는 공정을 동시에 행하는, 반도체 장치의 제조 방법.
  28. 제 25 항에 있어서,
    상기 수지를 형성하는 공정 후에, 상기 제 1 및 제 2 반도체 칩을 상기 기판에 적재하여, 각각의 상기 제 1 및 제 2 반도체 칩에 있어서의 상기 기판을 향하는 측의 면과는 반대측의 면을 가압 및 가열하는 공정을 포함하는, 반도체 장치의 제조 방법.
  29. 제 23 항 내지 제 28 항 중 어느 한 항에 있어서,
    상기 제 2 반도체 칩은 상기 제 1 반도체 칩에 대하여 미러 대칭의 회로 구조를 갖는, 반도체 장치의 제조 방법.
  30. 제 23 항 내지 제 28 항 중 어느 한 항에 있어서,
    상기 제 2 전극을 상기 구멍 위에서 상기 배선 패턴과 접속하는, 반도체 장치의 제조 방법.
  31. 제 23 항 내지 제 28 항 중 어느 한 항에 있어서,
    상기 제 2 전극을 상기 구멍 위를 피한 위치에서 상기 배선 패턴과 접속하는, 반도체 장치의 제조 방법.
  32. 삭제
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