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KR20100054985A - 모드 가변 리프레쉬 동작을 갖는 반도체 메모리 장치 - Google Patents

모드 가변 리프레쉬 동작을 갖는 반도체 메모리 장치 Download PDF

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KR20100054985A
KR20100054985A KR1020080113856A KR20080113856A KR20100054985A KR 20100054985 A KR20100054985 A KR 20100054985A KR 1020080113856 A KR1020080113856 A KR 1020080113856A KR 20080113856 A KR20080113856 A KR 20080113856A KR 20100054985 A KR20100054985 A KR 20100054985A
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KR
South Korea
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bit line
memory
memory device
word lines
word
Prior art date
Application number
KR1020080113856A
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English (en)
Inventor
이동혁
이정배
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to US12/585,317 priority patent/US20100124138A1/en
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Abstract

모드 가변 리프레쉬 동작을 갖는 반도체 메모리 장치가 개시된다. 그러한 반도체 메모리 장치는, 비트라인 페어에 연결된 비트라인 센스앰프와; 하나의 억세스 트랜지스터와 스토리지 커패시터로 이루어진 메모리 셀이 워드라인 마다 복수로 연결되고 상기 비트라인 페어 중의 적어도 하나에 복수로 연결된 구조의 메모리 뱅크를 복수로 가지는 메모리 셀 어레이와; 사용 덴시티 선택에 따라 결정되는 설정모드 인가신호에 응답하여 상기 비트라인 센스앰프에 공유된 상기 워드라인들 중 설정된 개수의 워드라인들이 동시에 활성화되도록 하여 적어도 2개 이상의 메모리 셀에 외부적으로 동일한 어드레스에 대응된 데이터가 라이트 또는 리드되도록 제어하는 워드라인 액티베이션 제어부를 구비한다. 본 발명의 실시예의 반도체 메모리 장치에 따르면, 사용 채널에 따라 리프레쉬 요구량과 덴시티를 적절히 선택할 수 있으므로 모바일 메모리로의 사용시에 전력소비가 최소화 또는 줄어든다.
Figure P1020080113856
반도체 메모리 장치, 디램, 리프레쉬 주기, 워드라인 활성화, 비트라인 센스앰프

Description

모드 가변 리프레쉬 동작을 갖는 반도체 메모리 장치{Semiconductor memory device having mode variable refresh operation}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 다이나믹 랜덤 억세스 메모리 등과 같은 반도체 메모리 장치에서 덴시티 양보에 따른 리프레쉬 주기 확장에 관한 것이다.
통상적으로, 다이나믹 랜덤 억세스 메모리(이하 DRAM)와 같은 반도체 메모리 장치는 사용자들의 요구에 따라 나날이 고속 및 고집적화 되는 추세이다.
하나의 억세스 트랜지스터와 하나의 스토리지 커패시터를 단위 메모리 셀로서 갖는 다이나믹 랜덤 억세스 메모리 장치는 전자적 시스템의 메인 메모리로서 흔히 채용되고 있다.
상기 DRAM과 같은 반도체 메모리장치가 모바일 시스템 예컨대, PMP, HHP, 무선전화, 데이터 뱅크, 개인용 데이터 지원 시스템(PDA ; Personal Data Assistance System)의 메모리로서 응용적으로 채용될 경우에는, 모바일 시스템의 특성상 저 전 력소모 특성이 요구된다.
상기 DRAM에서, 메모리 셀에 저장된 데이터는 시간이 지남에 따라 누설전류에 기인하여 소실된다. 따라서, 메모리 셀에 저장된 데이터를 주기적으로 읽어내어 다시 저장하는 이른바 리프레쉬 동작이 필요하게 되는데, 리프레쉬 주기가 길수록 전력소모는 그만큼 줄어든다. 상기 DRAM의 리프레쉬 동작은 크게 오토 리프레쉬 동작과 셀프 리프레쉬 동작이 알려져 있으며, 데이터 억세스가 수행되지 않은 스탠바이 구간에서는 셀프 리프레쉬 동작이 메모리 장치 내부에서 수행된다.
고집적, 대용량의 반도체 메모리 장치에 있어서의 최근 경향에 따르면, 일반적으로 한 개의 메모리 칩내에 복수개의 메모리 뱅크들의 구비된다. 각각의 메모리 뱅크는 소정량의 데이터를 출력할 수 있다. 일반적인 DRAM에서는 메모리 셀의 데이터 저장 여부와 상관없이 모든 메모리 뱅크에 대하여 무조건 리프레쉬 동작을 수행한다. 이는 메모리 뱅크의 각 셀들에 대한 데이터 저장 여부를 알기 위해서는 메모리 내부에 어떤 셀 어레이가 데이터를 저장하고 있는지의 여부를 기억하기 위한 메모리 수단이 추가적으로 필요하기 때문에 효율이 떨어지기 때문이다.
따라서, 그러한 문제를 해결하기 위해 최근에는 PASR(Partial Array Self Refresh)이라는 방법이 알려져 있다. 그러한 PASR 동작은 셀프 리프레쉬 동작시, 데이터를 갖고 있는 메모리 뱅크에 대해서만 리프레쉬를 수행하게 하는 것으로 리프레쉬 동작에 따른 소비 전력을 줄일 수 있다.
예를 들어, 4개의 메모리 뱅크가 채용되는 경우, 4개의 메모리 뱅크 모두에 대하여 리프레쉬가 수행되는 풀 어레이(full array) 모드, 2개의 메모리 뱅크에 대 하여 리프레쉬가 수행되는 1/2 어레이(half array) 모드, 또는 1개의 메모리 뱅크에 대하여만 리프레쉬가 수행되는 1/4 어레이 모드 중 하나가 선택될 수 있다.
상기한 PASR 동작과는 구별되는 개념으로서, 사용 채널에 따라 리프레쉬 요구량과 덴시티를 선택할 수 있다면 모바일 메모리에서 매우 유용한 기술이 될 수 있을 것이다. 예를 들어, 모바일 메모리로서 채용되는 256 M(메가)비트의 메모리 뱅크가 있을 경우에, 128M 비트의 메모리 용량으로 동작되도록 하면서 리프레쉬 주기를 2배로 길게 한다면, 저전력 소모가 구현될 수 있는 것이다. 그러한 경우에 어드레스에 대응하여 하나의 메모리 셀에 저장되던 데이터는 2개의 메모리 셀에 나뉘어 저장되는 셈이 된다.
특히 저전력 소모 특성이 민감하게 요구되는 모바일 메모리에서, 리프레쉬 요구량과 덴시티를 적절히 선택하여 메모리 셀의 리프레쉬 주기를 늘리는 기술이 더욱 필요해진다.
따라서, 본 발명의 목적은 모드 가변 리프레쉬 동작을 갖는 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 사용 채널에 따라 리프레쉬 요구량과 덴시티를 선택할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 메모리 뱅크 내의 메모리 셀들의 리프레쉬 주기를 선택에 따라 증가시킬 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 메모리 덴시티를 양보하는 반면에 리프레쉬 주기를 확장할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 리프레쉬 주기와 덴시티를 모드 레지스터 셋 신호로써 선택케 할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 실시예적 일 양상(an aspect)에 따른 모드 가변 리프레쉬 동작을 갖는 반도체 메모리 장치는, 비트라인 페어에 연결된 비트라인 센스앰프와; 하나의 억세스 트랜지스터와 스토리지 커패시터로 이루어진 메모리 셀이 워드라인 마다 복수로 연결되고 상기 비트라인 페어 중의 적어도 하나에 복수로 연결된 구조의 메모리 뱅크를 복수로 가지는 메모리 셀 어레이와; 사용 덴시티 선택에 따라 결정되는 설정모드 인가신호에 응답하여 상기 비트라인 센스앰프에 공유된 상기 워드라인들 중 설정된 개수의 워드라인들이 동시에 활성화되도록 하여 적어도 2개 이상의 메모리 셀에 외부적으로 동일한 어드레스에 대응된 데이터가 라이트 또는 리드되도록 제어하는 워드라인 액티베이션 제어부를 구비한다.
본 발명의 실시예에서, 상기 데이터는 동일한 비트라인 센스앰프에 의해 라이트 또는 리드될 수 있으며, 상기 복수의 워드라인들은 비트라인 페어 중 하나의 비트라인에 모두 한꺼번에 배치되거나, 상기 비트라인 페어를 구성하는 비트라인과 상보비트라인에 일정수로 분리되어 배치될 수 있다.
또한, 상기 복수의 워드라인들이 상기 비트라인과 상보 비트라인에 일정수로 분리되어 배치되는 경우에 상기 비트라인과 워드라인에 연결된 메모리 셀과 상기 상보 비트라인과 워드라인에 연결된 메모리 셀에는 서로 반대 논리의 데이터가 라이트된다.
본 발명의 실시예에서, 상기 설정모드 인가신호는 모드 레지스터 셋 신호에 의해 가변될 수 있으며, 상기 모드 레지스터 셋 신호의 변경에 의해 동시에 활성화되는 워드라인들의 개수가 변경되고 셀프 리프레쉬 상태로 진입하면 셀프 리프레쉬의 주기가 그에 따라 변경된다.
본 발명의 실시예에서, 상기 워드라인 액티베이션 제어부는,
인가되는 모드 레지스터 셋 신호를 받아 상기 설정모드 인가신호를 생성하는 모드 레지스터 셋부와;
상기 설정모드 인가신호에 응답하여 데이터의 억세스를 위한 어드레스를 생성하고 데이터 보존을 위한 리프레쉬 동작을 행하는 어드레스 및 리프레쉬 콘트롤부와;
상기 어드레스 및 리프레쉬 콘트롤부와 연결되며 상기 설정모드 인가신호에 따라 로우 어드레스 디코딩을 행하여 상기 비트라인 센스앰프에 공유된 상기 워드라인들 중 설정된 개수의 워드라인들이 동시에 활성화되도록 하는 로우 디코더를 포함한다.
본 발명의 실시예적 다른 기술적 양상에 따른 반도체 메모리 장치는,
비트라인 페어에 연결된 비트라인 센스앰프와;
하나의 억세스 트랜지스터와 스토리지 커패시터로 이루어진 메모리 셀이 워드라인 마다 복수로 연결되고 상기 비트라인 페어 중의 적어도 하나에 복수로 연결된 구조의 메모리 뱅크를 복수로 가지는 메모리 셀 어레이와;
모드 레지스터 셋 신호에 따라 상기 비트라인 센스앰프에 공유된 상기 워드라인들 중 설정된 개수의 워드라인들이 동시에 활성화되도록 하여 2의 배수의 메모리 셀들에 외부적으로 동일한 어드레스에 대응된 데이터가 억세스 되도록 제어하는 워드라인 액티베이션 제어부를 구비한다.
본 발명의 실시예에서, 상기 활성화되는 메모리 셀들의 수가 늘어 날 수록 셀프 리프레쉬 상태에서의 셀프 리프레쉬의 주기는 길어진다.
상기한 바와 같은 본 발명의 실시예적 구성에 따르면, 사용 채널에 따라 리프레쉬 요구량과 덴시티를 적절히 선택할 수 있으므로 모바일 메모리로의 사용시에 전력소비가 최소화 또는 줄어든다.
이하에서는 본 발명의 실시예에 따라, 모드 가변 리프레쉬 동작을 갖는 반도체 메모리 장치에 관한 실시예들이 첨부된 도면들을 참조로 설명될 것이다.
이하의 실시예에서 많은 특정 상세들이 도면을 따라 예를 들어 설명되고 있지만, 이는 본 분야의 통상의 지식을 가진 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도 없이 설명되었음을 주목(note)하여야 한다. 그렇지만, 본 발명이 이들 특정한 상세들 없이도 실시될 수 있을 것임은 본 분야의 숙련된 자들에 의해 이해될 수 있을 것이다. 공지의 반도체 제조 공정 및 다이나믹 랜덤 억세스 메모리의 기본적 데이터 억세스 동작 및 그와 관련된 통상적 내부 회로들은 본 발명을 모호하지 않도록 하기 위해 상세히 설명되지 않는다.
후술되는 본 발명의 실시예와의 보다 철저한 구별을 위한 의도만으로서, 도 2 및 도 3을 통하여 컨벤셔날 기술이 간략히 설명될 것이다.
도 2 및 도 3은 일반적인 메모리 셀 어레이의 구성 타입들을 보여주는 회로도들이다.
먼저, 도 2는 동일 워드라인을 공유하는 메모리 셀들이 비트라인 페어에 연결된 트윈 셀 구조를 보여주고, 도 3은 비트라인과 상보 비트라인에 메모리 셀들이 번갈아 연결되는 셀 구조를 보여준다.
도 3의 셀 구조에서 PASR 동작이 행해질 경우에 예컨대 워드라인(WL1)과 워드라인(WL2)은 동시에 활성화되어 트윈 셀화 된다. 물론, 워드라인(WL3)과 워드라인(WL4)도 동시에 활성화될 수 있다. 이 경우에 반대 논리의 데이터를 메모리 셀들(MC1,MC3)에 각기 라이트하는 제어가 필요해진다.
그러한 PASR 동작과는 별개로서, 사용 채널에 따라 리프레쉬 요구량과 덴시티를 유저가 선택할 수 있도록 하면 유용하다. 특히 저전력 소모 특성이 민감하게 요구되는 모바일 메모리에서, 덴시티를 적절히 선택하여 메모리 셀의 리프레쉬 주기를 늘린다면 전력소모는 그만큼 줄어들 것이다.
따라서, 본 발명의 실시예에서는 도 1과 같은 반도체 메모리 장치의 메모리 뱅크 구성을 도 4 또는 도 5와 같이 구현하고, 도 1 내의 로우 디코더(10)를 도 6과 같이 구현함에 의해, 덴시티 결정 모드에 따라 리프레쉬 동작 사이클이 변경될 수 있도록 한다.
먼저, 도 1은 본 발명의 실시예에 적용되는 반도체 메모리 장치의 블록도이다. 도면을 참조하면, 코멘드 레지스터(2), 어드레스 레지스터(4), 어드레스/리프레쉬 콘트롤부(6), 모드 레지스터 셋부(7), 어드레스 레지스터(8), 로우 디코더(10), 컬럼 디코더(12), 메모리 코어(14), 리드 패쓰 회로(16), 및 라이트 패쓰 회로(18)를 포함하는 연결구성이 나타나 있다.
상기 메모리 코어(14)에는 비트라인 페어에 연결된 비트라인 센스앰프(도 4의 400)와, 하나의 억세스 트랜지스터와 스토리지 커패시터로 이루어진 메모리 셀이 워드라인 마다 복수로 연결되고 상기 비트라인 페어 중의 적어도 하나에 복수로 연결된 구조의 메모리 뱅크를 복수로 가지는 메모리 셀 어레이(도 4 또는 도 5의 구조)가 포함된다.
도 1에서, 인가되는 모드 레지스터 셋 신호를 받아 상기 설정모드 인가신호(MRS1)를 생성하는 모드 레지스터 셋부(7)와, 상기 설정모드 인가신호에 응답하여 데이터의 억세스를 위한 어드레스를 생성하고 데이터 보존을 위한 리프레쉬 동작을 행하는 어드레스 및 리프레쉬 콘트롤부(6)와, 상기 어드레스 및 리프레쉬 콘트롤부와 연결되며 상기 설정모드 인가신호에 따라 로우 어드레스 디코딩을 행하여 상기 비트라인 센스앰프에 공유된 상기 워드라인들 중 설정된 개수의 워드라인들이 동시에 활성화되도록 하는 로우 디코더(10)를 포함하는 구성은 상기 워드라인 액티베이션 제어부에 포함된다.
상기 워드라인 액티베이션 제어부는, 사용 덴시티 선택에 따라 결정되는 설정모드 인가신호에 응답하여 상기 비트라인 센스앰프(100)에 공유된 상기 워드라인들 중 설정된 개수의 워드라인들이 동시에 활성화되도록 하여 적어도 2개 이상의 메모리 셀에 외부적으로 동일한 어드레스에 대응된 데이터가 라이트 또는 리드되도록 제어한다.
상기 리드 패쓰 회로(16)는 로컬 입출력 라인 프리차아지 및 이퀄라이징부, 로컬 입출력라인 센스앰프, 글로벌 입출력라인 센스앰프, 및 출력버퍼를 포함하며, 상기 라이트 패쓰 회로(18)는 입력버퍼, 글로벌 입출력라인 드라이버, 및 로컬 입출력 라인 드라이버를 포함한다.
따라서, 데이터의 리드(Read) 동작시 메모리 셀에 저장된 데이터(data)는 비트라인 센스앰프(Bit Line Sense Amplifier: BLSA)에 의해 비트라인 페어상에서 센싱(sensing) 및 증폭된 후, 컬럼선택라인(이하 CSL)신호가 활성화되면 로컬 입출력라인 페어에 전달된다. 이 경우에, 비트라인 데이터를 로컬 입출력 라인에 전달하는 하나의 방법으로서 로컬 입출력 라인에 대하여 프리차아지 동작을 수행하고 전위 차 디벨롭을 행하는 방법이 알려져 있다.
그러한 경우에, CSL이 활성화되기 전까지 상기 로컬 입출력 라인 페어는 일정한 전압 레벨(Level)로 프리 차아지(Pre-charge)된다. 이 상태에서 상기 CSL이 활성화되면 상기 프리 차아지된 차아지(charge)는 로컬 입출력 라인 페어 중의 한 라인에서 비트라인 페어 중의 한 비트라인으로 빠져 나가게 된다. 이에 따라, 로컬 입출력 라인 페어를 구성하는 로컬 입출력 라인과 상보(컴플리멘터리) 로컬 입출력 라인 간의 전위 차(difference)는 디벨롭(develop)되고 시간의 경과에 따라 전위 차의 진폭은 점점 커진다. 상기 로컬 입출력라인 센스앰프는 상기 로컬 입출력 라인 페어 상의 데이터를 센싱 및 증폭한 후, 글로벌 입출력라인 페어를 통해 상기 글로벌 입출력라인 센스앰프로 인가한다. 상기 글로벌 입출력라인 센스앰프는 최종적으로 데이터를 센싱 및 증폭하여 상기 출력버퍼로 인가함에 의해, 상기 리드 패쓰회로를 통한 데이터 리드 동작이 이루어지게 한다.
상기 메모리 코어(14)내에서 메모리 뱅크를 구성하는 단위 메모리 셀(MC1)은 도 3에서 보여지는 바와 같이 하나의 억세스 트랜지스터(AT)와 하나의 스토리지 커패시터(SC)로 구성된다. 워드라인들은 상기 메모리 셀의 억세스 트랜지스터(AT)의 게이트와 연결된다.
본 발명의 실시예에서, 상기 메모리 코어(14)내의 비트라인 센스 앰프(100) 및 메모리 뱅크의 구조는 도 4 또는 도 5에 도시된 바와 같은 구조를 갖는다.
도 4 및 도 5는 본 발명의 실시예들에 따른 워드라인 구동 예들을 보여주는 회로도이다.
제1 실시예로서 보여지는 도 4는 비트라인 페어를 구성하는 비트라인과 상보(컴플리멘터리) 비트라인에 메모리 셀들이 연결되어 트윈 셀 페어를 형성하고 있는 것이 나타나 있다. 비트라인(BL)과 상보(컴플리멘타리)비트라인(BLB)으로 구성된 비트라인 페어에는 상기 억세스 트랜지스터(AT)의 드레인/소오스가 각기 연결된 다. 상기 비트라인 센스 앰프(100)는 상기 비트라인 페어에 연결되어 리드동작 시 메모리 코어(14)내의 선택된 메모리 셀에 저장된 데이터가 상기 비트라인 페어에 전위차로서 나타나면 이를 센싱 및 증폭한다.
리드 동작 및 라이트 동작을 포함하는 데이터 억세스 동작에서, 뱅크당 256M비트 덴시티인 경우에 MRS(Mode Register Set)신호로써 128M 비트 또는 64M비트의 덴시티가 선택되도록 할 수 있다. 64M 비트의 덴시티로 결정되는 경우에 상기 비트라인 센스앰프(100)에 공유된 상기 워드라인들 중 4개의 워드라인들이 동시에 활성화되어, 4개의 메모리 셀에 외부적으로 동일한 어드레스에 대응된 데이터가 라이트 또는 리드된다. 도 4의 경우에 비트라인 센스앰프(100)의 좌측에 배치되고 상보 비트라인(BLB)에 연결된 메모리 블록(310)의 메모리 뱅크(G2)와 비트라인 센스앰프(100)의 우측에 배치되고 비트라인(BL)에 연결된 메모리 블록(320)의 메모리 뱅크(G3)은 듀얼 구조에서 트윈 페어를 형성하며 각기 256M 비트의 덴시티를 갖는다. 또한, 메모리 그룹(G1)과 메모리 그룹(G4)도 듀얼 구조에서 트윈 페어를 형성하며, 각기 256M 비트 덴시티를 갖는다.
뱅크당 128M 비트의 덴시티로 결정되는 경우에 상기 메모리 뱅크(G1)는 듀얼 구조에서 128M 비트 트윈 셀을 형성하게 되고, 상기 메모리 뱅크(G2)는 듀얼 구조에서 128M 비트 노말 셀을 형성하게 된다. 이 경우에 상기 메모리 뱅크(G3)와 상기 메모리 뱅크(G4)는 듀얼 구조에서 128M 비트 트윈 셀 및 듀얼 구조에서 128M 비트 노말 셀을 각기 형성하게 된다.
또한, 뱅크당 64M 비트의 덴시티를 선택하는 경우에 상기 메모리 뱅크 들(G1,G2,G3)은 쿼드 구조에서 총 196M 비트 트윈 셀을 형성하게 되고, 상기 메모리 뱅크(G4)는 쿼드 구조에서 64M 비트 노말 셀을 형성하게 된다.
1/2 덴시티 축소시, 상기 복수의 워드라인들에 연결된 메모리 셀(MCi)들이 상기 비트라인(BL)과 상보 비트라인(BLB)에 일정수로 분리되어 배치되는 경우에는 상기 비트라인(BL)과 워드라인(WLa)에 연결된 메모리 셀(MCi)과 상기 상보 비트라인(BLB)과 워드라인(WLj)에 연결된 메모리 셀(MCi)에는 서로 반대 논리의 데이터가 라이트된다. 예를 들어 어느 한 메모리 셀에 데이터 "1"이 저장되면 페어를 구성하는 또 다른 메모리 셀에 데이터 "0"이 저장된다.
한편, 제2 실시예로서 보여지는 도 5의 경우에는 비트라인 페어의 하나를 구성하는 비트라인에만 메모리 셀들이 연결되어 트윈 셀 페어를 형성하고 있는 것이 나타나 있다. 도 5에서는 비트라인 센스앰프(100)를 기준으로 우측에 배치된 비트라인(BL)에 뱅크당 256M 비트 덴시티를 갖는 메모리 셀들이 존재한다고 하면, 상기 비트라인(BL)에 연결된 메모리 셀들만을 대상으로 덴시티 선택을 128M 비트 또는 64M 비트로써 선택하는 경우이다.
뱅크당 256M비트 덴시티인 경우에 MRS신호로써 128M 비트 또는 64M비트의 덴시티가 선택되도록 할 경우에 상기 비트라인 센스앰프(100)에 공유된 상기 워드라인들 중 2개 또는 4개의 워드라인들이 동시에 활성화되어, 2개 또는 4개의 메모리 셀에 외부적으로 동일한 어드레스에 대응된 데이터가 라이트 또는 리드된다.
도 5의 경우에 1/2 덴시티 축소된 메모리 뱅크들(A2)은 각기 듀얼 구조에서 트윈 셀을 형성하며 각기 128M 비트의 덴시티를 갖는다. 또한, 1/4 덴시티 축소된 메모리 뱅크(A3)는 쿼드 구조에서의 64M 비트 노말 셀, 뱅크 A1-A3는 쿼드 구조에서의 총 196M 비트 트윈 셀을 각기 형성하게 된다.
이와 같이 덴시티를 선택하는 경우에, 사용자의 필요에 따라 셀 커패시턴스 사이즈가 2배 혹은 4배로 증가되도록 할 수 있다. 결국, 셀 커패시턴스 사이즈가 증가되는 만큼 메모리 덴시티는 줄어들지만, 반면에 오토 리프레쉬나 셀프 리프레쉬의 주기를 길게 할 수 있어 저전력 소모가 달성된다.
도 6은 도 1중 로우 디코더의 구현 예시도로서, 도 5의 워드라인들을 모드레지스터 셋 신호에 따라 2개를 동시에 인에이블 시킬 수 있는 회로이다.
도 6을 참조하면, 복수의 논리게이트들(42,44,46,48,50,52,54,56,58,60,64,68,72,76,80,84,88)을 포함하는 와이어링 구성이 보여진다. 노말 동작에서는 3비트의 내부 어드레스 신호들(INTA0,INTA1,INTA2)이 인가되는 경우에 8개의 워드라인 중 하나의 워드라인이 액티베이션된다. 그러나 본 발명의 실시예에 부응하여 모드 레지스터 셋 신호(MRS1)가 인에이블 되는 경우에 8개의 워드라인들(WL0-WL7)중에서 2개의 워드라인들이 동시에 활성화된다. 이에 따라, 외부적으로 동일한 어드레스에 대응된 데이터가 적어도 2개 이상의 메모리 셀에 라이트되거나 2개 이상의 메모리 셀로부터 데이터가 리드된다.
도 7 및 도 8은 본 발명의 실시예를 모바일 메모리들에 채용한 경우에 뱅크별 운영을 보여주는 도면들로서, 도 7은 원디램(one DRAM)의 경우를 도 8은 와이드 아이오(wide I/O)의 경우를 보인 것이다.
도 7의 경우에 좌측의 채널은 제1 프로세서가 점유하고 우측의 프로세서는 제2 프로세서가 점유할 수 있다. 4개의 메모리 뱅크들(2,4,6,8)중 제1 메모리 뱅크(2)가 제1 프로세서에 의해 전용으로 억세스되는 메모리 뱅크로 설정될 경우에, 모뎀 프로세싱에는 메모리 사용량이 어플리케이션 프로세싱보다 상대적으로 많지 않으므로, 상기 제1 메모리 뱅크(2)의 덴시티를 절반으로 줄여 도 4 또는 도 5같이 운영할 수 있다. 그러한 경우에 두 개의 메모리 셀에 외부적으로 동일한 어드레스에 대응된 데이터가 저장되므로, 리프레쉬 주기는 그만큼 길어진다. 이에 따라, 파워 세이빙이 달성된다. 제4 메모리 뱅크(8)의 경우에 메모리 블록(b2)은 도 4를 통해 설명된 64M 비트 노말 셀에 대응된다.
유사하게 도 8의 와이드 I/O의 경우에는 4개의 채널들이 보여진다. 이 경우에도 각 채널에 따라 리프레쉬 요구량과 필요한 덴시티가 다를 수 있다. 따라서, 일 예로서, 모드레지스터 셋 신호를 인가하여 제1 메모리 뱅크(2)와 제4 메모리 뱅크(8)의 덴시티를 절반 혹은 1/4로 운영하면 그에 따라 리프레쉬 타임이 길어진다. 이와 같이, 메모리 사용량이 일반적으로 적어을 경우에 덴시티를 줄이고, 리프레쉬 타임을 길게 하면 그만큼 전력소모를 줄일 수 있다.
상기한 설명에서는 본 발명의 실시예들을 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이 동시에 인에이블 되는 메모리 셀들의 개수를 가감하거나 메모리 셀의 연결 구성을 다르게 하여 워드 라인들을 활성화시킬 수 있을 것이다.
또한, DRAM이나 원디램 등과 같은 모바일 DRAM에서의 경우를 예로 들었으나, 의사(Pseudo) SRAM 등과 같은 타의 휘발성 메모리 등에서도 본 발명의 기술적 사상이 확장적으로 적용가능할 것이다.
도 1은 본 발명의 실시예에 적용되는 반도체 메모리 장치의 블록도
도 2 및 도 3은 일반적인 메모리 셀 어레이의 구성 타입들을 보여주는 회로도들
도 4 및 도 5는 본 발명의 실시예들에 따른 워드라인 구동 예들을 보여주는 회로도
도 6은 도 1중 로우 디코더의 구현 예시도
도 7 및 도 8은 본 발명의 실시예를 모바일 메모리들에 채용한 경우에 뱅크별 운영을 보여주는 도면들

Claims (10)

  1. 비트라인 페어에 연결된 비트라인 센스앰프와;
    하나의 억세스 트랜지스터와 스토리지 커패시터로 이루어진 메모리 셀이 워드라인 마다 복수로 연결되고 상기 비트라인 페어 중의 적어도 하나에 복수로 연결된 구조의 메모리 뱅크를 복수로 가지는 메모리 셀 어레이와;
    사용 덴시티 선택에 따라 결정되는 설정모드 인가신호에 응답하여 상기 비트라인 센스앰프에 공유된 상기 워드라인들 중 설정된 개수의 워드라인들이 동시에 활성화되도록 하여 적어도 2개 이상의 메모리 셀에 외부적으로 동일한 어드레스에 대응된 데이터가 라이트 또는 리드되도록 제어하는 워드라인 액티베이션 제어부를 구비함을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 데이터는 동일한 비트라인 센스앰프에 의해 라이트 또는 리드됨을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 복수의 워드라인들은 비트라인 페어 중 하나의 비트라인에 모두 한꺼번에 배치되거나, 상기 비트라인 페어를 구성하는 비트라인과 상보비트라인에 일정수로 분리되어 배치됨을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 복수의 워드라인들이 상기 비트라인과 상보 비트라인에 일정수로 분리되어 배치되는 경우에 상기 비트라인과 워드라인에 연결된 메모리 셀과 상기 상보 비트라인과 워드라인에 연결된 메모리 셀에는 서로 반대 논리의 데이터가 라이트됨을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 설정모드 인가신호는 모드 레지스터 셋 신호에 의해 가변됨을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 모드 레지스터 셋 신호의 변경에 의해 동시에 활성화되는 워드라인들의 개수가 변경되고 셀프 리프레쉬 상태로 진입하면 셀프 리프레쉬의 주기가 그에 따라 변경됨을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서, 상기 워드라인 액티베이션 제어부는,
    인가되는 모드 레지스터 셋 신호를 받아 상기 설정모드 인가신호를 생성하는 모드 레지스터 셋부와;
    상기 설정모드 인가신호에 응답하여 데이터의 억세스를 위한 어드레스를 생 성하고 데이터 보존을 위한 리프레쉬 동작을 행하는 어드레스 및 리프레쉬 콘트롤부와;
    상기 어드레스 및 리프레쉬 콘트롤부와 연결되며 상기 설정모드 인가신호에 따라 로우 어드레스 디코딩을 행하여 상기 비트라인 센스앰프에 공유된 상기 워드라인들 중 설정된 개수의 워드라인들이 동시에 활성화되도록 하는 로우 디코더를 포함함을 특징으로 하는 반도체 메모리 장치.
  8. 비트라인 페어에 연결된 비트라인 센스앰프와;
    하나의 억세스 트랜지스터와 스토리지 커패시터로 이루어진 메모리 셀이 워드라인 마다 복수로 연결되고 상기 비트라인 페어 중의 적어도 하나에 복수로 연결된 구조의 메모리 뱅크를 복수로 가지는 메모리 셀 어레이와;
    모드 레지스터 셋 신호에 따라 상기 비트라인 센스앰프에 공유된 상기 워드라인들 중 설정된 개수의 워드라인들이 동시에 활성화되도록 하여 2의 배수의 메모리 셀들에 외부적으로 동일한 어드레스에 대응된 데이터가 억세스 되도록 제어하는 워드라인 액티베이션 제어부를 구비함을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 활성화되는 메모리 셀들의 수가 늘어 날 수록 셀프 리프레쉬 상태에서의 셀프 리프레쉬의 주기는 길어짐을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 복수의 워드라인들은 비트라인 페어 중 하나의 비트라인에 모두 한꺼번에 배치되거나, 상기 비트라인 페어를 구성하는 비트라인과 상보비트라인에 일정수로 분리되어 배치됨을 특징으로 하는 반도체 메모리 장치.
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