KR20100052158A

KR20100052158A - 다중 문턱전압을 가지는 플립플롭 회로 및 이의 구동방법

Info

Publication number: KR20100052158A
Application number: KR1020080111055A
Authority: KR
Inventors: 신현철; 김영환; 이봉현; 황은주
Original assignee: 한양대학교 산학협력단
Priority date: 2008-11-10
Filing date: 2008-11-10
Publication date: 2010-05-19
Also published as: KR101020940B1

Abstract

다중 문턱전압을 가지는 플립플롭 회로 및 이의 구동방법이 개시된다. 활성 모드와 비활성 모드에서 동작하는 MTCMOS 기반의 플립플롭 회로는 비활성 모드 중 슬립 모드 시에 소모 전력이 최소화되어야 한다. 이를 위하여 전력의 공급을 조절하는 전력 제어부는 감지 증폭부에 비해 높은 문턱전압을 가지는 트랜지스터들로 구성된다. 높은 문턱전압을 가지는 트랜지스터들에 의해 컷-오프 시의 누설전류는 효과적으로 차단된다. 또한, 감지 증폭부는 상대적으로 낮은 문턱전압을 가지므로 활성 영역에서의 동작시에 높은 동작 속도를 유지할 수 있다.

MTCMOS, 플립플롭, 다중 문턱전압

Description

다중 문턱전압을 가지는 플립플롭 회로 및 이의 구동방법{Flip-Flop Circuit of having Multi-threshold Voltage CMOS and Method of driving the same}

본 발명은 다중 문턱전압을 가지는 플립플롭에 관한 것으로 더욱 상세하게는 감지 증폭기를 기반으로 하여 소모전력을 최소화하고, 고속 동작이 가능한 다중 문턱전압을 가지는 플립플롭에 관한 것이다.

반도체 집적회로는 다양한 적용제품에 실장되고 있다. 실제의 전자기기에 적용되는 반도체 집적회로의 종류는 제품의 성능 또는 특성에 따라 다양하게 분류될 수 있으며, 그 특성에 따라 적용되는 제품군을 달리한다. 최근에는 휴대용 기기의 발달과 함께 하나의 반도체 집적회로가 소모하는 전력을 최소화하는 논의가 진행되고 있으며, 활발한 연구개발이 진행되고 있다.

특히, 최근에는 반도체 제조공정의 발달과 함께 다중문턱전압을 가지는 회로가 논의되고 있다. 즉, 하나의 반도체 집적회로를 구성하는 다수의 트랜지스터들은 문턱전압이 상대적으로 높은 그룹과 문턱전압이 상대적으로 낮은 그룹으로 분류되고, 회로 내에서 적절하게 배치된다.

반도체 회로 내에서 다른 문턱전압을 가지는 트랜지스터들을 배치하는 방법 은 다음과 같다.

예컨대, 전력라인과 연결되거나, 소정의 기능을 수행하는 회로에 전력을 공급하는 부위는 높은 문턱전압을 가진 트랜지스터들이 배치된다. 이는 트랜지스터가 높은 문턱전압을 가지는 경우, 높은 온/오프 차단능력을 가지기 때문이다. 즉, 트랜지스터가 컷-오프 영역에 진입하는 경우, 전력라인으로부터의 누설 전류를 방지하는 능력이 뛰어나기 때문이다.

반면, 상대적으로 낮은 문턱전압을 가지는 트랜지스터들은 회로의 동작을 구현하는 부위에 배치된다. 이는 낮은 문턱전압을 가지는 트랜지스터들이 컷-오프 영역에서의 전류차단능력이 다소 저하되나, 정상 동작시의 소모 전력이 작기 때문이다. 또한, 낮은 문턱전압으로 인해 고속 동작이 가능하다는 잇점이 있다.

상술한 장점들로 인해 다중 문턱전압을 가지는 반도체 회로에 관한 연구가 진행되고 있다. 그러나, 높은 문턱전압을 가진 트랜지스터들에 관한 소정의 배치기술이 사용된다 하더라도 일부회로에서는 원하지 않는 누설전류가 발생된다. 또한, 복수의 문턱전압을 가짐으로 인해 제어신호들이 트랜지스터들의 동작모드를 제어하는 능력이 저하되는 문제가 발생하기도 한다. 결국, 소정의 동작을 수행하는 회로를 구성하기 위해서는 하나의 문턱전압만을 가지는 회로가 사용되는 것이 현실이다.

도 1은 하나의 문턱전압을 가지는 반도체 회로로서 플립플롭이 구현된 회로도이다.

상기 도 1은 대한민국 등록특허 제305710호에 개시된다.

도 1을 참조하면, 플립플롭 회로는 전류감지 증폭부(10) 및 비반전 출력부(20) 및 반전 출력부(30)를 가진다.

상기 전류감지 증폭부(10)는 클럭신호 CK, 데이터 신호 D 및 반전된 데이터 신호 /D를 수신하고, 클럭신호 CK의 레벨에 따라, 프리차지 노드들 /S 및 /R에 소정의 레벨을 출력한다.

비반전 출력부(20)는 프리차지 노드 /S의 신호를 수신하고, 이를 반전하여 출력신호 Q를 형성한다. 다만, 상기 비반전 출력부(20)의 동작은 클럭신호 CK의 제어를 받는다.

반전 출력부(30)는 프리차지 노드 /R의 신호를 수신하고, 클럭신호 CK의 제어에 따라 프리차지 노드 /R의 신호를 반전하여 반전된 출력신호 /Q를 형성한다.

상술한 회로의 동작은 플립플롭을 구성하는 트랜지스터들의 문턱전압이 동일함을 전제로 한다. 즉, 다수의 트랜지스터들은 공정상의 미차는 있을 수 있겠으나, 상호간에 실질적으로 동일한 문턱전압을 가진다. 만일, 비교적 높은 문턱전압을 가지는 트랜지스터들로 플립플롭이 구성되면 소모전력이 다소 감소될 수는 있겠으나, 동작속도가 감소되는 문제가 발생한다. 또한, 비교적 낮은 문턱전압을 가지는 트랜지스터들로 플립플롭을 구성하면 동작속도의 증가와 함께 누설전류도 증가하여 소모전력이 전체적으로 상승하는 문제가 발생한다. 특히, 플립플롭의 동작에서 전류감지 증폭부(10)에 전력이 공급되지 않는 슬립 모드(sleep mode)에서 누설 전류로 인해 출력 레벨을 유지할 수 없는 문제가 발생한다.

상술한 문제점을 해결하기 위한 본 발명의 제1 목적은 낮은 소모전력과 높은 동작속도를 구현하고, 다중 문턱전압을 가지는 플립플롭 회로를 제공하는데 있다.

본 발명의 제2 목적은 상기 제1 목적을 달성에 의해 구현되는 다중 문턱전압을 가지는 플립플롭 회로의 구동방법을 제공하는데 있다.

따라서, 상기 제1 목적을 달성하기 위한 본 발명은, 입력되는 데이터 신호를 갱신하고, 저장하는 활성모드와 전력의 공급이 차단되고, 상기 데이터 신호의 저장만이 수행되는 비활성모드로 동작하는 플립플롭 회로에 있어서, 양의전원전압과 제1 노드 사이에 연결되고, 상기 활성모드에서 클럭신호의 하이레벨에서 상기 데이터 신호들을 감지하여 제2 노드 및 제3 노드에 상보적인 신호들을 생성하기 위한 감지 증폭부; 상기 양의전원전압과 상기 제2 노드 및 제3 노드 사이에 연결되고, 상기 비활성모드에서 상기 제2 노드 및 제3 노드를 하이레벨로 설정하기 위한 노드 셋팅부; 상기 양의전원전압에 연결되고, 상기 제2 노드의 레벨에 따라 출력신호를 갱신하거나, 상기 출력신호를 유지하기 위한 제1 래치부; 상기 양의전원전압에 연결되고, 상기 제3 노드의 레벨에 따라 반전된 출력신호를 갱신하거나, 상기 반전된 출력신호를 유지하기 위한 제2 래치부; 상기 제1 노드와 제2 노드 및 제3 노드 사이에 연결되고, 상기 활성 모드로 진입하기 이전에 상기 감지 증폭기의 제1 출력노드 및 제2 출력노드의 출력신호를 회복시키기 위한 데이터 회복부; 및 접지 전압에 연 결되고, 상기 제1 래치부, 상기 제2 래치부, 상기 데이터 회복부 및 상기 감지 증폭부에 전력을 공급하며, 상기 데이터 회복부, 상기 노드 셋팅부 또는 상기 감지 증폭부를 구성하는 트랜지스터들보다 높은 문턱전압을 가지는 전력 제어부를 포함하는 플립플롭 회로를 제공한다.

또한, 상기 제2 목적을 달성하기 위한 본 발명은, 감지 증폭부, 노드 셋팅부, 제1 래치부, 제2 래치부, 데이터 회복부 및 전력 제어부로 구성된 플립플롭 회로의 동작방법에 있어서, 클럭신호의 하이레벨에서 데이터 신호를 감지하여 상기 데이터 신호를 갱신하거나, 이를 저장하는 활성모드에서 동작하는 단계; 및 상기 노드 셋팅부, 상기 데이터 회복부 또는 상기 감지 증폭부를 구성하는 트랜지스터보다 높은 문턱전압을 가지는 전력 제어부를 오프시키고, 감지 증폭부의 동작을 차단하여 상기 활성모드에서 저장된 상기 데이터 신호를 보존하는 비활성모드에서 동작하는 단계를 포함하는 플립플롭 회로의 구동방법을 제공한다.

상술한 본 발명에 따르면, 플립플롭 회로를 구성하는 트랜지스터들은 일치된 문턱전압을 가지지 아니한다. 즉, 회로에 전력을 공급하는 트랜지스터들은 다른 구성요소에 비해 높은 문턱전압을 가진다. 트랜지스터의 문턱전압이 상대적으로 높은 경우, 해당하는 트랜지스터는 높은 전류 차단 능력을 가진다. 즉, 컷-오프 영역에서 누설전류는 최소화되고, 슬립모드에서의 소모전력은 최소화된다. 또한, 감지 증폭부 등은 상대적으로 낮은 문턱전압을 가지므로, 활성모드에서 빠른 동작속도를 유지할 수 있다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.

실시예

도 2는 본 발명의 실시예에 따른 다중 문턱전압을 가지는 플립플롭을 도시한 회로도이다.

도 2를 참조하면, 본 실시예의 플립플롭 회로는 감지 증폭기를 기반으로 한 다. 플립플롭 회로는 감지 증폭부(100), 노드 셋팅부(200), 데이터 회복부(300), 전력제어부(400), 제1 래치부(500) 및 제2 래치부(600)를 가진다.

감지 증폭부(100)는 가상 접지를 제공하는 트랜지스터 Q0, 데이터 신호들 D, /D가 입력되는 2개의 트랜지스터들 Q1 및 Q2, 데이터 신호의 입력에 따른 전류의 흐름을 제어하는 트랜지스터 Q3 및 래치 구조를 가지는 4개의 트랜지스터 Q4, Q5, Q6 및 Q7로 구성된다.

상기 감지 증폭부(100)는 데이터 신호 D 및 반전된 데이터 신호 /D를 감지하고, 이를 증폭하여 제2 노드 N2 및 제3 노드 N3으로 출력한다. 특히, 활성 모드에서 감지 및 증폭동작을 수행하며, 비활성 모드에서는 동작을 중지하는 특성을 가진다.

트랜지스터 Q0는 게이트 단자를 통해 클럭신호 CK를 수신한다. 또한, 상기 트랜지스터 Q0의 일측단은 제1 노드 N1에 연결된다.

트랜지스터 Q1은 데이터 신호 D를 수신하고, 제1 노드 N1 및 트랜지스터 Q3의 일측단에 연결된다. 또한, 트랜지스터 Q2는 반전된 데이터 신호 /D를 수신하고, 제1 노드 N1 및 트랜지스터 Q3의 타측단 사이에 연결된다. 따라서, 트랜지스터 Q1 및 Q2의 소스 단자들은 제1 노드 N1에 공통연결된다.

상기 트랜지스터 Q1 및 Q2의 일측단들 사이에는 트랜지스터 Q3이 연결된다. 또한, 상기 트랜지스터 Q3의 게이트 단자는 양의전원전압 VDD에 연결된다.

트랜지스터들 Q4 및 Q5는 하나의 인버터 구조를 가진다. 즉, 양의전원전압 VDD에 연결된 트랜지스터 Q4는 PMOS로 구성되고, 트랜지스터 Q5는 상기 트랜지스터 Q4에 연결되며, 2개의 트랜지스터들 Q4 및 Q5의 게이트 단자들은 서로 공통 연결되고, 제3 노드 N3에 연결된다. 또한, 하나의 인버터를 구성하는 트랜지스터 Q4 및 Q5의 출력단은 제2 노드 N2에 연결된다. 마찬가지로, 트랜지스터들 Q6 및 Q7은 상기 트랜지스터들 Q4 및 Q5에 구성되는 인버터와 대향되는 구성을 가진다. 즉, 트랜지스터 Q6은 양의전원전압 VDD와 제3 노드 N3 사이에 연결되고, 트랜지스터 Q7은 제3 노드 N3과 트랜지스터 Q3 사이에 연결된다. 트랜지스터 Q6은 PMOS로 구성되고, 트랜지스터 Q7은 NMOS로 구성된다. 또한, 트랜지스터 Q6 및 Q7의 게이트 단자는 서로 공통연결되고, 트랜지스터 Q4 및 Q5의 출력단인 제2 노드 N2에 연결된다.

노드 셋팅부(200)는 5개의 트랜지스터들 M1, M2, M3, M4 및 M5로 구성된다. 상기 노드 셋팅부(200)는 비활성 모드에서 제2 노드 N2 및 제3 노드 N3의 레벨을 강제로 설정한다. 즉, 비활성 모드 중 슬립 모드에서는 제2 노드 N2 및 제3 노드 N3의 레벨을 하이레벨로 고정시킨다.

제1 트랜지스터 M1은 양의전원전압 VDD와 제2 노드 N2 사이에 연결된다. 상기 제1 트랜지스터 M1의 게이트 단자에는 제1 모드제어신호 SC1이 입력된다. 또한, 상기 제1 트랜지스터 M1은 PMOS로 구성된다. 따라서, 제1 트랜지스터 M1은 로우 레벨의 인가시 턴온된다. 결국, 제1 트랜지스터 M1에 인가되는 제1 모드제어신호 SC1에 따라 제2 노드 N2의 레벨은 셋팅된다.

편의상 신호가 로우 레벨을 가지는 경우, 이를 ‘0’으로 표현하고, 하이 레벨을 가지는 경우, 이를 ‘1’로 표현한다. 또한, 본 발명에서는 신호를 레벨의 상하로 구분하거나, 데이터 0 또는 1로 혼용하여 표시한다. 다만, 용이한 이해를 위 해 하이 레벨은 데이터 1과 동일한 의미로 사용되고, 로우 레벨은 데이터 0와 동일한 의미로 사용된다. 물론, 데이터의 표시와 레벨의 상하는 서로 바뀔수도 있음은 당업자에게 자명한 사항이라 할 것이다.

제2 트랜지스터 M2는 양의전원전압 VDD와 제3 노드 N3 사이에 연결된다. 또한, 제2 트랜지스터 M2의 게이트 단자에는 제1 모드제어신호 SC1이 입력된다. 상기 제1 트랜지스터 M1과 마찬가지로 제2 트랜지스터 M2에 인가되는 제1 모드제어신호 SC1에 따라 제3 노드 N3의 레벨은 셋팅된다.

제3 트랜지스터 M3은 양의전원전압 VDD와 제4 노드 N4 사이에 연결된다. 또한, 제3 트랜지스터 M3의 게이트 단자에는 제2 모드제어신호 SC2가 입력된다. 상기 제2 모드제어신호 SC2에 따라 상기 제4 노드 N4에는 양의전원전압 VDD가 인가된다. 또한, 제4 노드 N4를 통해 트랜지스터들 M4 및 M5에 양의전원전압 VDD가 공급된다.

제4 트랜지스터 M4는 제2 노드 N2와 제4 노드 N4 사이에 연결되고, 클럭신호 CK의 제어에 따라 온/오프 동작을 수행한다. 또한, 제5 트랜지스터 M5는 제3 노드 N3과 제4 노드 N4 사이에 연결되고, 클럭신호 CK의 제어에 따라 온/오프 동작을 수행한다.

데이터 회복부(300)는 제1 회복 경로(310) 및 제2 회복 경로(320)를 가진다.

제1 회복 경로(310)는 제1 노드 N1과 제2 노드 N2 사이에 연결되고, 제6 트랜지스터 M6 및 제7 트랜지스터 M7로 구성된다. 또한, 제2 회복 경로(320)는 제1 노드 N1과 제3 노드 N3 사이에 연결되고, 제8 트랜지스터 M8 및 제9 트랜지스터 M9로 구성된다. 상기 데이터 회복부(300)에는 제2 모드제어신호 SC2 및 2개의 출력신 호 Q 및 /Q가 인가된다. 데이터 회복부(300)를 구성하는 트랜지스터들의 게이트 단자들에 인가되는 신호들에 의해 제1 회복 경로는 제2 노드 N2의 전압을 활성 모드에서의 레벨로 복귀시키고, 제2 회복 경로는 제3 노드 N3의 전압을 활성 모드에서의 레벨로 복귀시킨다.

상기 제1 회복 경로(310)를 구성하는 제6 트랜지스터 M6과 제7 트랜지스터 M7은 서로 직렬연결된다. 또한, 제6 트랜지스터 M6는 제2 노드 N2 및 제7 트랜지스터 M7 사이에 연결되고, 제6 트랜지스터 M6의 게이트 단자에는 제2 모드제어신호 SC2가 인가된다. 또한, 제7 트랜지스터 M7은 제6 트랜지스터 M6과 제1 노드 N1 사이에 연결된다. 상기 제7 트랜지스터 M7의 게이트 단자에는 출력신호 Q가 인가된다.

상기 제2 회복 경로(320)를 구성하는 제8 트랜지스터 M8과 제9 트랜지스터 M9는 서로 직렬연결된다. 상기 제8 트랜지스터 M8은 제3 노드 N3과 제9 트랜지스터 M9 사이에 연결되며, 게이트 단자에는 제2 모드제어신호 SC2가 입력된다. 또한, 제9 트랜지스터 M9는 제1 노드 N1과 제8 트랜지스터 M8 사이에 연결된다. 상기 제9 트랜지스터 M9의 게이트 단자에는 반전된 출력신호 /Q가 인가된다. 결국, 트랜지스터들 M7과 M9의 소스 단자는 서로 공통연결된다.

전력제어부(400)는 3개의 트랜지스터들 M10, M11 및 M12로 구성된다. 상기 전력제어부(400)는 활성 모드에서는 턴온되어 감지 증폭기, 제1 래치부(500) 및 제2 래치부(600)에 소정의 전력을 공급한다. 상기 전력제어부(400)를 구성하는 3개의 트랜지스터들 M10, M11 및 M12는 상기 감지 증폭부(100), 데이터 회복부(300) 또는 노드 셋팅부(200)를 구성하는 트랜지스터들보다 높은 문턱전압을 가진다.

제10 트랜지스터 M10은 제1 노드 N1과 접지전압 사이에 연결된다. 상기 제10 트랜지스터 M10의 게이트 단자에는 제1 모드제어신호 SC1이 인가된다. 도 2에서 음의전원전압 대신에 접지전압이 도입되었으나, 실시의 형태 및 전원의 분배상황에 따라, 상기 접지전압은 다양한 값으로 설정될 수 있다.

제11 트랜지스터 M11은 제1 래치부(500)와 접지전압 사이에 연결된다. 상기 제11 트랜지스터 M11의 게이트 단자에는 제1 모드제어신호 SC1이 인가된다.

제12 트랜지스터 M12는 제2 래치부(600)와 접지전압 사이에 연결되고, 게이트 단자에는 제1 모드제어신호 SC1이 인가된다.

제1 래치부(500)는 제2 노드 N2에 인가된 신호 및 클럭신호 CK에 따라 출력신호 Q를 양산한다. 즉, 상기 제1 래치부(500)는 양의전원전압 VDD와 전력 제어부(400) 사이에 연결되고, 제2 노드 N2의 레벨에 따라, 저장된 데이터를 갱신하거나, 유지하는 동작을 수행한다. 상기 제1 래치부(500)는 3개의 트랜지스터들 M13, M14 및 M15와 제1 래치(510)로 구성된다.

제13 트랜지스터 M13은 양의전원전압 VDD와 제5 노드 N5 사이에 연결된다. 상기 제13 트랜지스터 M13의 게이트 단자에는 제2 노드 N2의 전압이 인가된다.

또한, 제14 트랜지스터 M14는 제5 노드 N5와 제15 트랜지스터 M15 사이에 연결된다. 상기 제14 트랜지스터 M14의 게이트 단자에는 클럭신호 CK가 인가된다.

제15 트랜지스터 M15는 제14 트랜지스터 M14와 전력 제어부(400)의 제11 트랜지스터 M11 사이에 연결된다. 상기 제15 트랜지스터 M15의 게이트 단자는 제2 노 드 N2에 연결된다.

제1 래치(510)는 2개의 인버터들로 구성되고, 제5 노드 N5에 연결된다. 상기 제5 노드 N5에 인가되는 신호는 출력신호 Q를 생성한다.

제2 래치부(600)는 제3 노드 N3에 인가된 신호 및 클럭신호 CK에 따라 반전된 출력신호 /Q를 생성한다. 상기 제2 래치부(600)는 3개의 트랜지스터들 M16, M17 및 M18과 제2 래치(610)로 구성된다.

제16 트랜지스터 M16은 양의전원전압 VDD와 제6 노드 N6 사이에 연결된다. 또한, 제16 트랜지스터 M16의 게이트 단자에는 제3 노드 N3의 신호가 인가된다. 결국, 제16 트랜지스터 M16의 온/오프 동작에 따라 출력노드인 제6 노드 N6에는 반전된 출력신호 /Q의 레벨이 셋팅된다.

제17 트랜지스터 M17은 제6 노드 N6과 제18 트랜지스터 M18 사이에 연결된다. 상기 제17 트랜지스터 M17의 게이트 단자에는 클럭신호 CK가 입력된다.

제18 트랜지스터 M18은 제17 트랜지스터 M17과 전력 제어부(400)의 제12 트랜지스터 M12 사이에 연결된다. 상기 제18 트랜지스터 M18의 게이트 단자는 제3 노드 N3에 연결된다.

또한, 제2 래치(610)는 2개의 인버터들로 구성되고, 출력노드인 제6 노드 N6의 신호인 반전된 출력신호 /Q의 신호를 저장한다.

상술한 본 실시예의 플립플롭회로는 2개의 동작모드로 동작한다.

도 3은 본 발명의 바람직한 실시예에 따라 상기 도 2에 도시된 플립플롭 회로의 동작을 설명하기 위한 타이밍도이다.

도 3을 참조하면, 본 실시예의 플립플롭 회로는 크게 활성 모드(active mode) 및 비활성 모드(inactive mode)로 동작한다.

활성 모드 및 비활성 모드는 제1 모드제어신호 SC1 및 제2 모드제어신호 SC2의 레벨에 의해 정의된다.

활성 모드에서는 제1 모드제어신호 SC1로 데이터 1이 입력되고, 제2 모드제어신호 SC2로 0이 입력된다. 활성 모드에서, 클럭신호 CK의 레벨에 따라 입력되는 데이터 신호 D 및 /D는 2개의 래치부(500, 600)에 갱신되고, 저장된다.

먼저, 활성 모드에서 제1 모드제어신호 SC1에 의해 전력 제어부(400)의 트랜지스터들 M10, M11 및 M12는 턴온된다.

턴온된 제10 트랜지스터 M10에 의해 감지 증폭부(100)와 데이터 회복부(300)에는 데이터 0이 공급된다.

클럭신호 CK가 로우 레벨인 경우, 트랜지스터 Q0는 오프되므로 감지증폭부(100)로의 전력의 공급은 차단된다. 또한, 0의 값을 가지는 제2 모드제어신호 SC2에 의해 제6 및 제8 트랜지스터 M6 및 M8은 오프된다. 이는 감지 증폭부(100) 및 데이터 회복부(300)가 동작하지 않음을 의미한다.

또한, 노드 셋팅부(200)의 일부 트랜지스터들 M3, M4 및 M5는 턴온되고 제2 노드 N2 및 제3 노드 N3에 양의전원전압 VDD를 공급한다. 즉, 제2 노드 N2 및 제3 노드 N3는 데이터 1로 설정된다.

제2 노드 N2의 데이터 1로 인해 제1 래치부(500)는 출력신호의 갱신없이 이전값을 유지한다. 즉, 제2 노드 N2의 전압이 데이터 1에 상응하므로, 제13 트랜지 스터 M13은 오프되고, 클럭신호 CK가 로우 레벨이므로 제14 트랜지스터 M14도 오프된다. 결국, 양의전원전압 VDD 및 접지전압으로부터의 전압의 공급이 차단되므로 제1 래치(510)는 이전에 저장된 값을 유지하게 된다.

이는 제2 래치부(600)에서도 유사한 동작의 양상으로 나타난다.

클럭신호 CK가 로우 레벨이므로 제5 트랜지스터 M5는 턴온되고, 데이터 1이 제3 노드 N3에 세팅된다. 따라서, 제2 래치부의 제16 트랜지스터 M16는 오프되고, 클럭신호 CK가 입력되는 제17 트랜지스터 M17도 오프된다. 따라서 제6 노드 N6은 이전의 상태를 유지하며, 제2 래치(610)는 이전값을 그대로 유지한다.

활성 모드에서 클럭신호 CK가 로우레벨에서 하이레벨로 상승하는 경우, 감지 증폭부(100)는 입력신호 D 및 /D를 수신하고, 이를 감지하여 제2 노드 N2 및 제3 노드 N3에 소정의 신호를 출력한다. 또한, 제1 래치부(500)는 감지 증폭부(100)의 출력신호인 제2 노드 N2의 신호를 반전하여 저장한다. 마찬가지로 제2 래치부(600)는 감지 증폭부(100)의 다른 출력신호인 제3 노드 N3의 신호를 반전하여 저장한다.

먼저, 클럭신호 CK가 하이레벨로 변화하면, 감지 증폭부(100)의 트랜지스터 Q0은 턴온된다. 따라서, 차동단을 구성하는 트랜지스터들 Q1 및 Q2의 공통 소스단인 제1 노드 N1에는 로우 레벨이 설정되어 가상 접지가 이루어진다.

클럭신호 CK가 하이레벨에서 데이터 신호 D로 1이 입력되고, 반전된 데이터 신호 /D에 0이 입력되면, 트랜지스터 Q1은 턴온되고, 트랜지스터 Q1과 트랜지스터 Q3이 연결된 노드는 0으로 세팅된다. 따라서, 트랜지스터 Q3는 턴온되고, 트랜지스터 Q3의 소스-드레인 단자 사이에는 전류가 흐른다. 0로 세팅된 트랜지스터 Q3의 일측단의 데이터 값에 의해 트랜지스터 Q5는 턴온되고, 제2 노드 N2에는 0의 값이 출력된다. 또한, 0으로 세팅된 제2 노드 N2의 전압에 의해 트랜지스터 Q6은 턴온되고, 제3 노드 N3에 1의 값이 출력된다. 즉, 활성 모드에서 클럭신호 CK가 로우 레벨에서 하이 레벨로 변화하는 경우, 감지 증폭부(100)는 데이터 신호 D 및 /D를 감지하고, 이를 증폭하여 서로 상보적인 2개의 출력신호를 형성한다. 예컨대, 데이터 신호 D가 1인 경우, 제2 노드 N2에는 0의 값을 출력하고, 제3 노드 N3에는 1의 값을 출력한다. 만일, 데이터 신호 D가 0인 경우에는 이와 반대값의 신호들이 출력된다.

활성 모드에서 클럭신호 CK가 하이레벨로 변화하는 경우, 제1 래치부(500) 및 제2 래치부(600)는 감지 증폭부(100)의 신호를 반전하여 제1 래치(510)에 저장한다. 이는 클럭신호 CK가 하이레벨로 설정됨에 따라 노드 셋팅부(200)의 제4 및 제5 트랜지스터 M4 및 M5가 오프상태로 진입됨에 기인한다. 또한, 제1 래치부(500)의 제14 트랜지스터 M14 및 제2 래치부(600)의 제17 트랜지스터 M17의 턴온에도 기인한다.

먼저, 제1 래치부(500)는 감지 증폭부(100)의 출력인 제2 노드 N2의 신호를 반전하여 저장한다. 클럭신호 CK가 하이레벨이고, 제1 모드제어신호 SC1이 1의 값을 가지므로, 제11 트랜지스터 M11 및 제14 트랜지스터 M14는 턴온된다.

제2 노드 N2가 1의 값을 가지는 경우, 제13 트랜지스터 M13은 오프되고, 제15 트랜지스터 M15는 턴온된다. 따라서, 출력단인 제5 노드 N5는 0의 값으로 설정되고, 제1 래치(510)는 제5 노드 N5의 데이터 값을 저장한다. 만일 제2 노드 N2가 0의 값을 가지는 경우, 제15 트랜지스터 M15은 오프되고, 제13 트랜지스터 M13은 턴온된다. 따라서, 출력단인 제2 노드 N2는 1의 값으로 설정된다.

제3 노드 N3의 신호를 수신하는 제2 래치부(600)도 동일한 동작양상을 가진다. 즉, 제12 트랜지스터 M12 및 제17 트랜지스터 M17은 턴온되고, 제3 노드 N3의 신호 레벨에 따라서, 제16 트랜지스터 M16이 턴온되거나, 제18 트랜지스터 M18이 턴온된다. 결국, 2개의 트랜지스터들 M16 및 M18의 상보적인 온/오프 동작에 의해 제2 래치(610)는 제3 노드 N3의 신호를 반전하여 저장한다.

비활성 모드는 3개의 서브 모드들로 구성된다.

즉, 슬립-인 모드(sleep-in mode), 슬립 모드(sleep mode) 및 웨이크-업 모드(wake-up mode)로 구성된다.

먼저, 비활성 모드는 제2 모드제어신호 SC2가 1인 경우이다. 상기 비활성 모드에서는 데이터 회복부(300)가 동작을 개시한다.

먼저, 슬립-인 모드에서는 제1 모드제어신호 SC1은 1로 설정되고, 제2 모드제어신호 SC2도 1로 설정된다.

1로 설정된 제1 모드제어신호 SC1에 의해 전력 제어부(400)의 모든 트랜지스터들 M10, M11 및 M12는 턴온된다. 또한, 1의 값을 가지는 제2 모드제어신호 SC2에 의해 데이터 회복부(300)의 제6 및 제8 트랜지스터 M6 및 M8도 턴온된다. 다만, 데이터 회복부(300)의 동작은 출력신호 Q 및 반전된 출력신호 /Q에 의해 다른 동작 양상을 가진다.

예컨대, 출력신호 Q가 1의 값을 가지는 경우, 반전된 출력신호 /Q는 0의 값 을 가진다. 따라서, 제2 노드 N2는 0의 값으로 설정된다. 이는 제1 래치부의 제13 트랜지스터 M13을 턴온시키고, 출력신호 Q가 이전 상태의 값인 1의 값을 유지하게 한다. 또한, 반전된 출력신호 /Q는 0의 값을 가지므로 제3 노드 N3은 이전의 상태를 유지한다. 반전된 출력신호 /Q가 0의 값을 가지는 경우는 제3 노드 N3의 신호가 1의 값을 가지는 경우이다. 결국, 슬립-인 모드에서는 클럭신호 CK의 변동에 무관하게 출력신호의 값을 그대로 유지한다. 또한, 모드제어신호들이 1의 값을 가짐에 따라 노드 셋팅부(200)는 동작을 중지하고, 노드 셋팅부(200)를 통한 신호의 공급은 차단된다.

계속해서 슬립 모드가 개시된다. 상기 슬립모드에서 제1 모드제어신호 SC1은 0으로 설정되고, 제2 모드제어신호 SC2는 1로 설정된다.

0으로 설정된 제1 모드제어신호 SC1에 의해 노드 셋팅부(200)의 제1 및 제2 트랜지스터들 M1 및 M2는 턴온된다. 따라서, 제2 노드 N2 및 제3 노드 N3는 데이터 1로 설정된다. 또한, 전력 제어부(400)의 트랜지스터들 M10, M11 및 M12는 오프된다. 따라서, 접지전압을 통한 전력의 공급경로는 차단되고, 감지 증폭부(100)를 통한 데이터 신호 D 및 /D의 감지 및 증폭, 제1 래치부(500)를 통한 출력신호 Q의 갱신 및 제2 래치부(600)를 통한 반전된 출력신호 /Q의 갱신은 일어나지 않게된다. 대신 제1 래치(510) 및 제2 래치(610)의 동작에 따른 출력신호의 보전만이 수행된다.

이어서, 웨이크-업 모드가 개시된다. 상기 웨이크-업 모드에서는 제1 모드제어신호 SC1이 1로 설정되고, 제2 모드제어신호 SC2도 1로 설정된다. 따라서, 회로 에서의 동작의 양상은 슬립-인 모드와 동일하게 일어난다.

즉, 1로 설정된 제1 모드제어신호 SC1에 의해 전력 제어부(400)의 트랜지스터들 M10, M11 및 M12는 턴온된다. 또한, 1의 값을 가지는 제2 모드제어신호 SC2에 의해 데이터 회복부(300)의 제6 및 제8 트랜지스터 M6 및 M8도 턴온된다. 다만, 데이터 회복부(300)의 동작은 출력신호 Q 및 /Q에 의해 다른 동작 양상을 가진다.

예컨대, 출력신호 Q가 1의 값을 가지는 경우, 반전된 출력신호 /Q는 0의 값을 가진다. 따라서, 제2 노드 N2는 0의 값으로 설정된다. 이는 제1 래치부의 제13 트랜지스터 M13을 턴온시키고, 출력신호 Q가 1의 값을 유지하게 한다. 또한, 반전된 출력신호 /Q는 0의 값을 가지므로 제3 노드 N3은 이전의 상태를 유지한다. 반전된 출력신호 /Q가 0의 값을 가지는 경우는 제3 노드 N3의 신호가 1의 값을 가지는 경우이다. 결국, 웨이크-업 모드에서는 클럭신호 CK의 변동에 무관하게 출력신호의 값을 그대로 유지한다. 또한, 활성 영역에서 동작시의 제2 노드 N2 및 제3 노드 N3의 레벨을 회복한다. 또한, 모드제어신호들이 1의 값을 가짐에 따라 노드 셋팅부(200)는 동작을 중지하고, 노드 셋팅부(200)를 통한 전력의 공급은 차단된다.

이어서, 다시 활성 모드로 진입하고, 플립플롭 회로는 정상적인 데이터의 갱신 및 저장 동작을 수행하게 된다.

상술한 플립플롭의 동작의 양상에서 전력 제어부(400)는 높은 문턱전압을 가지는 트랜지스터들로 구성된다. 본 실시예에서 높은 문턱전압을 가지는 트랜지스터는 예컨대, 감지 증폭부(100) 또는 다른 구성요소를 구성하는 트랜지스터의 일부에 비해 높은 문턱전압의 절대치를 가지는 것을 지칭한다. 전력 제어부(400)를 구성하 는 트랜지스터들이 높은 문턱전압을 가지는 경우, 누설전력은 최소화되고, 플립플롭의 슬립모드에서의 소모 전력은 최소화된다. 슬립모드에서 전력 제어부(400)를 구성하는 트랜지스터들은 턴오프된다. 따라서, 트랜지스터들 M10, M11 및 M12은 높은 전류차단능력을 가져야 한다. 만일, 전력 제어부(400)를 구성하는 트랜지스터들이 낮은 문턱전압을 가진다면, 상대적으로 높은 누설전류를 가지게 되고, 슬립 모드에서도 일정한 누설전류가 발생하게 되어, 전체적으로 플립플롭의 소모전력이 증가하게 된다. 이러한 문제점을 해결하기 위해 전력 제어부(400)의 트랜지스터들은 높은 문턱전압을 가지는 트랜지스터들로 구성된다.

또한, 제1 래치부(500)의 트랜지스터 M13 및 제2 래치부(600)의 트랜지스터 M16도 높은 문턱전압을 가지는 트랜지스터로 구성됨이 바람직하다. 상기 트랜지스터들 M13 및 M16는 PMOS이므로, 정확한 의미에서는 높은 문턱전압의 절대치를 가지는 것으로 해석되어야 한다. 이는 감지 증폭부(100)가 동작하지 않는 슬립 모드에서 트랜지스터 M13 및 M16가 턴오프되는데, 트랜지스터 M13 및 M16에 누설전류가 발생할 경우, 원하지 않는 신호의 왜곡이 출력 신호 Q 및 /Q에 발생하기 때문이다. 따라서, 양의전원전압 VDD에 연결된 2개의 트랜지스터들 M13 및 M16는 슬립 모드에서 충분히 컷오프되어야 한다. 이는 결국, 상술한 2개의 트랜지스터들이 높은 문턱전압을 가져야함을 의미한다.

이외에도, 상기 제1 래치부(500)의 제1 래치(510)와 제2 래치부(600)의 제2 래치(610)도 높은 문턱전압을 가지는 트랜지스터들로 구성됨이 바람직하다. 상기 도 2에서 도시되지 아니하였으나, 제1 래치(510) 및 제2 래치(610)도 양의전원전압 및 접지전압 사이에 구비되고, 구동능력을 2개의 전원전압들로부터 공급받는다. 따라서, 동작의 원활성과 트랜지스터가 인식하는 입력 하이레벨(데이터 북 상에서는 통상적으로 VIH로 표시된다) 및 입력 로우레벨(데이터 북 상에서는 통상적으로 VIL로 표시된다) 차이가 클수록 래치의 동작은 더욱 명확한 레벨을 나타내고, 출력신호 Q 또는 /Q의 미세한 변동에서도 일정한 레벨을 유지할 수 있게 된다.

본 실시예에서는 100nm 표준공정에서 양의전원전압 VDD를 1V 내지 1.2V로 설정한다. 또한, 높은 문턱전압 또는 높은 문턱전압의 절대값은 0.18V 내지 0.2V로 설정한다. 이러한 경우, 높은 문턱전압을 가지는 트랜지스터들 이외의 낮은 문턱전압을 가지는 트랜지스터의 문턱전압은 0.09V 내지 0.1V로 설정함이 바람직하다. 물론, 공정의 정밀도와 전원전압이 레일 투 레일로 구비된 경우의 전원전압의 차이에 따라 높은 문턱전압과 낮은 문턱전압의 크기는 얼마든지 변경될 수 있음은 당업자에게는 자명한 사항이며, 이러한 수치적 예시가 본 발명의 권리범위를 축소하지 않음을 알 수 있다.

Claims

입력되는 데이터 신호를 갱신하고, 저장하는 활성모드와 전력의 공급이 차단되고, 상기 데이터 신호의 저장만이 수행되는 비활성모드로 동작하는 플립플롭 회로에 있어서,

양의전원전압과 제1 노드 사이에 연결되고, 상기 활성모드에서 클럭신호의 하이레벨에서 상기 데이터 신호들을 감지하여 제2 노드 및 제3 노드에 상보적인 신호들을 생성하기 위한 감지 증폭부;

상기 양의전원전압과 상기 제2 노드 및 제3 노드 사이에 연결되고, 상기 비활성모드에서 상기 제2 노드 및 제3 노드를 하이레벨로 설정하기 위한 노드 셋팅부;

상기 양의전원전압에 연결되고, 상기 제2 노드의 레벨에 따라 출력신호를 갱신하거나, 상기 출력신호를 유지하기 위한 제1 래치부;

상기 양의전원전압에 연결되고, 상기 제3 노드의 레벨에 따라 반전된 출력신호를 갱신하거나, 상기 반전된 출력신호를 유지하기 위한 제2 래치부;

상기 제1 노드와 제2 노드 및 제3 노드 사이에 연결되고, 상기 활성 모드로 진입하기 이전에 상기 감지 증폭기의 제1 출력노드 및 제2 출력노드의 출력신호를 회복시키기 위한 데이터 회복부; 및

접지 전압에 연결되고, 상기 제1 래치부, 상기 제2 래치부, 상기 데이터 회복부 및 상기 감지 증폭부에 전력을 공급하며, 상기 데이터 회복부, 상기 노드 셋 팅부 또는 상기 감지 증폭부를 구성하는 트랜지스터들보다 높은 문턱전압을 가지는 전력 제어부를 포함하는 플립플롭 회로.
제1항에 있어서, 상기 노드 셋팅부는 상기 활성 모드에서 상기 감지 증폭부가 감지 증폭 동작을 중지하는 경우, 상기 제2 노드 및 제3 노드를 하이레벨로 설정하는 것을 특징으로 하는 플립플롭 회로.
제2항에 있어서, 상기 노드 셋팅부는 상기 비활성 모드 중 슬립모드에서 상기 양의전원전압을 상기 제2 노드 및 상기 제3 노드에 공급하는 것을 특징으로 하는 플립플롭 회로.
제1항에 있어서, 상기 노드 셋팅부는,

제1 모드제어신호를 수신하고, 상기 양의전원전압과 상기 제2 노드 사이에 연결된 제1 트랜지스터;

제1 모드제어신호를 수신하고, 상기 양의전원전압과 상기 제3 노드 사이에 연결된 제2 트랜지스터;

상기 제2 모드제어신호를 수신하고, 상기 양의전원전압과 제4 노드 사이에 연결된 제3 트랜지스터;

클럭신호를 수신하고, 상기 제2 노드와 상기 제4 노드 사이에 연결된 제4 트랜지스터; 및

상기 클럭신호를 수신하고, 상기 제3 노드와 상기 제4 노드 사이에 연결된 제5 트랜지스터를 포함하는 것을 특징으로 하는 플립플롭 회로.
제1항에 있어서, 상기 데이터 회복부는,

상기 제1 노드와 상기 제2 노드 사이에 연결되고, 출력신호 및 제2 모드제어신호에 따라, 상기 제2 노드에 상기 반전된 출력신호를 설정하는 제1 회복 경로; 및

상기 제1 노드와 상기 제3 노드 사이에 연결되고, 상기 제2 모드제어신호 및 반전된 출력신호에 따라, 상기 제3 노드에 상기 출력신호를 설정하는 제2 회복 경로를 포함하는 것을 특징으로 하는 플립플롭 회로.
제5항에 있어서, 상기 데이터 회복부의 제1 회복 경로 및 제2 회복 경로는 상기 비활성 모드 중 슬립-인 모드에서 상기 출력신호에 따라 상보적으로 동작하는 것을 특징으로 하는 플립플롭 회로.
제5항에 있어서, 상기 제1 회복 경로 및 제2 회복 경로는 상기 비활성 모드 중 웨이크-업 모드에서 상기 출력신호에 따라 상보적으로 동작하는 것을 특징으로 하는 플립플롭 회로.
제5항에 있어서, 상기 제1 회복 경로는,

제2 모드제어신호에 따라 온/오프 동작을 수행하고, 제2 노드에 연결된 제6 트랜지스터; 및

상기 출력신호에 따라 온/오프 동작을 수행하고, 상기 제1 노드와 상기 제6 트랜지스터 사이에 연결된 제7 트랜지스터를 포함하는 것을 특징으로 하는 플립플롭 회로.
제5항에 있어서, 상기 제2 회복 경로는,

제2 모드제어신호에 따라 온/오프 동작을 수행하고, 상기 제3 노드에 연결된 제8 트랜지스터; 및

상기 반전된 출력신호에 따라 온/오프 동작을 수행하고, 상기 제1 노드와 상기 제8 트랜지스터 사이에 연결된 제9 트랜지스터를 포함하는 것을 특징으로 하는 플립플롭 회로.
제1항에 있어서, 상기 전력 제어부는,

상기 제1 노드와 상기 접지전원 사이에 연결된 제10 트랜지스터;

상기 제1 래치부와 접지전원 사이에 연결된 제11 트랜지스터; 및

상기 제2 래치부와 상기 접지전원 사이에 연결된 제12 트랜지스터를 포함하고,

상기 제10 내지 제12 트랜지스터들은 제1 모드제어신호에 따라 온/오프 동작을 수행하는 것을 특징으로 하는 플립플롭 회로.
제10항에 있어서, 상기 전력제어부는 상기 활성 모드에서 턴온되어, 상기 제1 래치부, 제2 래치부 및 상기 감지 증폭부에 전력을 공급하는 것을 특징으로 하는 플립플롭 회로.
제1항에 있어서, 상기 제1 래치부는,

양의전원전압과 상기 출력신호가 나타나는 제5 노드 사이에 연결되고, 상기 제2 노드의 전압에 따라 온/오프 동작을 수행하는 제13 트랜지스터;

상기 제5 노드에 연결되고, 상기 클럭신호를 수신하는 제14 트랜지스터;

상기 제14 트랜지스터와 상기 전력 제어부 사이에 연결되고, 상기 제2 노드의 전압에 따라 온/오프 동작을 수행하는 제15 트랜지스터; 및

상기 제5 노드에 연결되고, 상기 출력신호를 저장하는 제1 래치를 포함하고,

상기 제13 트랜지스터 및 상기 제1 래치를 구성하는 트랜지스터들은 상기 제14 및 제15 트랜지스터들의 문턱전압보다 높은 문턱전압의 절대치를 가지는 것을 특징으로 하는 플립플롭 회로.
제1항에 있어서, 상기 제2 래치부는,

양의전원전압과 상기 반전된 출력신호가 나타나는 제6 노드 사이에 연결되고, 상기 제3 노드의 전압에 따라 온/오프 동작을 수행하는 제16 트랜지스터;

상기 제6 노드에 연결되고, 상기 클럭신호를 수신하는 제17 트랜지스터;

상기 제17 트랜지스터와 상기 전력 제어부 사이에 연결되고, 상기 제3 노드의 전압에 따라 온/오프 동작을 수행하는 제18 트랜지스터; 및

상기 제6 노드에 연결되고, 상기 출력신호를 저장하는 제2 래치를 포함하고,

상기 제16 트랜지스터 및 상기 제2 래치를 구성하는 트랜지스터들은 상기 제17 및 제18 트랜지스터들의 문턱전압보다 높은 문턱전압의 절대치를 가지는 것을 특징으로 하는 플립플롭 회로.
감지 증폭부, 노드 셋팅부, 제1 래치부, 제2 래치부, 데이터 회복부 및 전력 제어부로 구성된 플립플롭 회로의 동작방법에 있어서,

클럭신호의 하이레벨에서 데이터 신호를 감지하여 상기 데이터 신호를 갱신하거나, 이를 저장하는 활성모드에서 동작하는 단계; 및

상기 노드 셋팅부, 상기 데이터 회복부 또는 상기 감지 증폭부를 구성하는 트랜지스터보다 높은 문턱전압을 가지는 전력 제어부를 오프시키고, 감지 증폭부의 동작을 차단하여 상기 활성모드에서 저장된 상기 데이터 신호를 보존하는 비활성모드에서 동작하는 단계를 포함하는 플립플롭 회로의 구동방법.
제14항에 있어서, 상기 비활성모드는,

상기 전력 제어부의 전력공급을 차단하고, 상기 노드 셋팅부를 동작시켜서 상기 감지 증폭부의 출력단을 양의전원전압으로 셋팅하여 상기 제1 래치부 및 상기 제2 래치부의 데이터 갱신을 차단하는 슬립모드에서 동작하는 단계; 및

상기 슬립모드에 후행하고, 상기 전력 제어부 및 상기 데이터 회복부를 동작시켜서, 상기 감지 증폭부의 출력단에 상기 활성모드 시의 신호를 회복시키는 웨이크-업 모드에서 동작하는 단계를 포함하는 것을 특징으로 하는 플립플롭 회로의 구동방법.
제15항에 있어서,

상기 슬립모드 이전에, 상기 전력제어부 및 상기 데이터 회복부를 동작시키고, 상기 노드 셋팅부의 동작을 차단하여 상기 감지 증폭부의 출력단에 상기 활성모드 시의 신호를 회복시키는 슬립-인 모드에서 동작하는 단계를 더 포함하는 것을 특징으로 하는 플립플롭 회로의 구동방법.