KR20100048757A - 반도체 소자의 게이트 형성방법 - Google Patents
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Abstract
본 발명에 따른 반도체 소자의 게이트 형성방법은, 반도체 기판 상에 게이트 절연막, 베리어막, 게이트 금속막, 하드마스크막을 형성하는 단계와, 상기 하드마스크막, 게이트 금속막, 베리어막 및 게이트 절연막을 식각하는 단계와, 상기 식각된 게이트 금속막의 측벽을 산화시키는 단계 및 상기 측벽이 산화된 게이트 금속막을 포함하는 반도체 기판의 결과물을 세정하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 게이트 형성방법에 관한 것으로, 보다 상세하게, 텅스텐 게이트 형성시, 세정 용액에 의한 텅스텐막의 손실을 최소화할 수 있는 반도체 소자의 게이트 형성방법에 관한 것이다.
일반적으로, 반도체 소자의 게이트는 산화막 재질의 게이트 절연막과 폴리 실리콘막으로 이루어진 게이트 도전막 및 상기 게이트 도전막 상에 형성되는 보호막의 적층막으로 이루어진다. 이것은 상기 폴리 실리콘막이 고융점, 박막 형성의 용이성, 라인 패턴의 용이성, 산화 분위기에 대한 안정성, 및 평탄한 표면 형성 등과 같은 게이트로서 요구되는 물성을 충분히 만족시키기 때문이다.
그런데, 최근 반도체 소자의 고집적화 추세에 부합하여 디자인 룰(Design Rule)이 감소함에 따라, 게이트 전극의 폭이 0.35㎛급 이하인 경우에 채널 길이가 상기 게이트의 폭보다 작아지게 되었다.
이에, 보다 낮은 저항을 갖는 게이트를 형성하기 위해 상기 게이트 도전막으로서 폴리 실리콘막과 금속막의 적층막으로 이루어진 금속 게이트 구조로 전환되고 있으며, 한 예로, 최근 들어 금속막으로서 텅스텐막(W)을 적용한 금속 게이트의 형성을 위한 연구가 활발하게 진행되고 있다.
이러한 금속 게이트의 경우, 일반적인 금속 게이트에 비해서 비저항은 높지만 보전력(Retention) 측면에서는 더 유리한 특성을 갖기 때문에 공정 단순화 및 게이트 안정성 향상에 따른 수율 향상을 위해서는 매우 유용한 기술로 사용되고 있는 추세이다.
한편, 상기와 같은 텅스텐막이 적용되는 게이트에서는 컨택 저항 감소 및 텅스텐 비저항을 감소하기 위한 목적으로 상기 텅스텐막 증착 전에 먼저, 상기 폴리 실리콘막 상에 베리어막을 증착하는 방식이 사용되고 있다.
이하에서는, 전술한 금속 실리사이드 게이트의 형성방법에 대해 간략하게 설명하도록 한다.
먼저, 반도체 기판 상에 게이트 절연막, 폴리 실리콘막, 텅스텐 질화막, 텅스텐막 및 하드마스크막이 순차적으로 적층되고, 그런 다음, 상기 하드마스크막, 텅스텐막, 텅스텐 질화막, 폴리 실리콘막 및 게이트 절연막이 식각된다.
이어서, 상기 식각이 완료된 후, 상기 식각 반응가스에 의해 잔류된 식각 부산물, 즉, 폴리머와 파티클을 제거하기 위해 SPM(Sulfuric Acid Peroxide Mixture)과 같은 세정 용액이 사용되어 세정되는 것으로 금속 실리사이드 게이트가 형성된다.
그러나, 자세하게 도시하고 설명하지는 않았지만, 전술한 종래 기술의 경우에는, 아래의 ＜표 1＞에서 설명된 바와 같이, 전술한 SPM 세정 용액에 대해 상기 텅스텐막과 텅스텐 질화막이 각각 상이한 식각선택비를 갖기 때문에, 상기 SPM 세정 용액을 이용한 세정 공정 수행시 상기 텅스텐 질화막보다 상기 텅스텐막이 더 많이 식각되게 된다.
| 텅스텐막(금속막) | 텅스텐질화막(베리어막) | |
| SPM(Sulfuric Acid Peroxide Mixture) 식각 선택비 (ER : Etch Rate) | 약 1.4 | 약 1 |
즉, 상기와 같은 SPM 세정 용액이 이용되어 동일한 시간 동안 세정 공정이 수행될 경우, 상기 ＜표 1＞에서와 같은 각각의 SPM 식각 선택비로 인해 상기 텅스텐막이 상기 텅스텐 질화막에 비해 손실이 더 많이 발생되게 된다. 그 결과, 게이트의 형상이 중간 부분, 예컨대, 상기 텅스텐막 부분이 오목해지는, 예를 들면 포지티브(Positive)한 프로파일(Profile)로 형성되게 된다.
이로 인해, 후속의 랜딩 플러그 콘택을 형성하기 위한 자기정렬콘택(SAC : Self Alignment Contact) 공정시, 상기 포지티브한 게이트의 프로파일로 인해 랜딩 플러그 콘택의 낫 오픈(Not Open)을 유발하여 자기정렬콘택 페일(Fail)을 발생시키게 된다.
본 발명은 텅스텐 게이트를 형성하기 위해 세정 용액을 이용한 세정 공정 수 행 시, 텅스텐막의 식각 손실을 최소화할 수 있는 반도체 소자의 게이트 형성방법을 제공한다.
또한, 본 발명은 상기와 같이 텅스텐 게이트를 형성하기 위해 세정 용액을 이용한 세정 공정 수행 시, 텅스텐막의 식각 손실을 최소화하여 후속의 자기정렬콘택 페일을 방지할 수 있는 반도체 소자의 게이트 형성방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법은, 반도체 기판 상에 게이트 절연막, 베리어막, 게이트 금속막, 하드마스크막을 형성하는 단계; 상기 하드마스크막, 게이트 금속막, 베리어막 및 게이트 절연막을 식각하는 단계; 상기 식각된 게이트 금속막의 측벽을 산화시키는 단계; 및 상기 측벽이 산화된 게이트 금속막을 포함하는 반도체 기판의 결과물을 세정하는 단계;를 포함한다.
상기 베리어막은 텅스텐 질화막, 텅스텐 실리사이드막 및 텅스텐 실리콘 질화막 중 적어도 하나 이상으로 형성된다.
상기 게이트 금속막은 텅스텐막으로 형성된다.
상기 하드마스크막을 형성하는 단계는, 상기 게이트 절연막 상에 게이트 도전막을 형성하는 단계;를 더 포함한다.
상기 게이트 도전막은 폴리 실리콘막으로 형성된다.
상기 산화시키는 단계는 가열 방식 및 플라즈마 방식으로 수행된다.
상기 산화시키는 단계는 O2 또는 N2 가스를 사용하여 수행된다.
상기 산화시키는 단계는 220∼320℃의 온도로 수행된다.
상기 세정을 수행하는 단계는 SC-1(Standard Clean-1), SPM(Sulfuric Acid Peroxide Mixture), HNO
3
, 트리메틸렌(2-하이드로옥시메틸)암모늄 하이드로옥사이드(Trimethyl(2-Hydroxyethyl)Ammonium Hydroxide) 및 과산화 염소(Chlorine Peroxide) 중 어느 하나의 세정 용액이 사용된다.
본 발명은 텅스텐막을 적용한 반도체 소자의 게이트 형성시, 식각 잔류물을 제거하기 위한 세정 공정 수행 전 상기 텅스텐막의 측벽이 산화됨으로써, 상기 세정 공정 시 사용되는 세정 용액에 의한 텅스텐막의 식각 선택비를 인위적으로 감소시킬 수 있다.
따라서, 본 발명은 상기 세정 용액에 의한 상기 텅스텐막의 손실을 최소화시킬 수 있으므로, 텅스텐막 부분이 오목해지는, 즉, 포지티브(Positive)한 프로파일(Profile)로 게이트가 형성되는 것을 방지할 수 있다.
그 결과, 본 발명은 랜딩 플러그 콘택을 형성하기 위한 자기정렬콘택(SAC : Self Alignment Contact) 공정시 페일(Fail) 발생을 방지할 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
자세하게, 도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 게이 트 형성방법을 설명하기 위해 도시한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 소자분리막(도시안됨)과 같은 하부 구조물이 구비된 반도체 기판(102) 상에 게이트를 형성하기 위한 물질로서, 게이트 절연막(104), 게이트 도전막(106), 베리어막(108), 게이트 금속막(110), 하드마스크막(112)이 순차적으로 형성된다.
여기서, 게이트 절연막(104) 및 게이트 도전막(106)은 예를 들면 각각 산화막 및 폴리 실리콘막으로 형성된다. 또한, 베리어막(108) 및 게이트 금속막(110)은 예를들면 각각 텅스텐 질화막, 텅스텐 실리사이드막 및 텅스텐 실리콘 질화막 중 적어도 하나 이상의 막 및 텅스텐막으로 형성된다. 그리고, 하드마스크막(112)은 예를 들면 질화막으로 형성된다.
도 1b를 참조하면, 순차적으로 형성된 하드마스크막(112), 게이트 금속막(110), 베리어막(108), 게이트 도전막(106) 및 게이트 절연막(104)이 수직으로 식각된다.
도 1c를 참조하면, 식각된 게이트 금속막(110)의 측벽이 산화된다. 이때, 게이트 금속막(110) 측벽의 산화는, 챔버 내에서 가열 방식 및 플라즈마 방식(114)이 이용되어 수행되며, 이때, 소오스 가스 및 반응 가스로서 각각 O2 또는 N2 가스가 사용된다.
또한, 이러한 가열 방식 및 플라즈마 방식(114)에 의한 게이트 금속막(110) 측벽의 산화 반응은 예를 들면 220∼320℃의 온도에서 수행되는 것이 바람직하다.
이 경우, 게이트 금속막(110)의 측벽에는 전술한 O2 또는 N2 가스가 사용되는 가열 방식 및 플라즈마 방식(114)에 의해 텅스텐 산화막(116)이 형성된다.
이하에서는, 게이트 금속막(110)으로서 사용되는 텅스텐막의 산화 반응 및 그에 따른 텅스텐 산화막(116)의 형성 원리를 간략하게 설명하면 다음과 같다.
게이트 금속막(110)으로 사용되는 텅스텐은 여러 가지 산화수를 가지며, 화학적으로 상당히 불안정한 상태로 존재하는 반응성이 우수한 전이 금속이다. 따라서 O2 기체를 이용하여 산화시킬 경우 O2와 텅스텐 간의 산화 반응이 잘 일어나서 WO3가 형성되는 것이다. 이러한, 산화 반응의 반응식은 예를 들면 아래의 ＜반응식 1＞과 같다.
그러므로, 불안정한 상태의 텅스텐막은 O2 기체와 반응하여 텅스텐 산화막이 형성되는 반면, 베리어막으로 사용되는 텅스텐 질화막은 안정한 물질이므로 O2 기체와의 산화 반응이 거의 일어나지 않는다.
따라서, 후속의 세정 공정 수행시, 텅스텐막은 측벽에 형성된 텅스텐 산화 막(116)으로 인해 식각 선택비가 종래에 비해 인위적으로 감소하게 되므로, 텅스텐 질화막과의 식각 선택비 차이를 최소화시킬 수 있음과 아울러, 세정 용액에 의한 텅스텐막의 식각 손실을 최소화시킬 수 있다.
도 1d를 참조하면, 측벽에 텅스텐 산화막(116)이 형성된 게이트 금속막(110)을 포함하는 반도체 기판(102)의 결과물이, 식각 공정시 발생한 식각 부산물을 제거하기 위해 세정(118)된다.
이러한 세정(118) 예를 들면 SC-1(Standard Clean-1), SPM(Sulfuric Acid Peroxide Mixture), HNO
3
, 트리메틸렌(2-하이드로옥시메틸)암모늄 하이드로옥사이드(Trimethyl(2-Hydroxyethyl)Ammonium Hydroxide) 및 과산화 염소(Chlorine Peroxide) 중 어느 하나의 세정 용액이 사용된다.
전술한 바와 같이 본 발명은, 상기와 같이 게이트를 형성하는 게이트 형성 물질들의 식각 후, 식각 잔류물을 제거하기 위한 세정 공정 수행 전 텅스텐막의 측벽을 산화시켜 상기 텅스텐막의 측벽에 텅스텐 산화막이 형성됨으로써, 상기 세정 공정 시 사용되는 세정 용액에 의한 텅스텐막의 식각 선택비를 인위적으로 감소시킬 수 있다.
따라서, 상기와 같이 텅스텐막의 식각 선택비를 인위적으로 감소시켜 세정 용액에 의한 상기 텅스텐막의 손실을 최소화시킬 수 있으므로, 게이트가 포지티브(Positive)한 프로파일(Profile)로 형성되는 것을 방지할 수 있다.
그 결과, 후속의 랜딩 플러그 콘택을 형성하기 위한 자기정렬콘택(SAC : Self Alignment Contact) 공정시 랜딩 플러그 콘택 낫 오픈(Not Open) 불량에 따른 페일(Fail) 발생을 방지할 수 있다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위해 도시한 공정별 단면도로서, 이를 설명하면 다음과 같다.
Claims (9)
- 반도체 기판 상에 게이트 절연막, 베리어막, 게이트 금속막, 하드마스크막을 형성하는 단계;상기 하드마스크막, 게이트 금속막, 베리어막 및 게이트 절연막을 식각하는 단계;상기 식각된 게이트 금속막의 측벽을 산화시키는 단계; 및상기 측벽이 산화된 게이트 금속막을 포함하는 반도체 기판의 결과물을 세정하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서,상기 베리어막은 텅스텐 질화막, 텅스텐 실리사이드막 및 텅스텐 실리콘 질화막 중 적어도 하나 이상으로 형성되는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서,상기 게이트 금속막은 텅스텐막으로 형성되는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서,상기 하드마스크막을 형성하는 단계는,상기 게이트 절연막 상에 게이트 도전막을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 4 항에 있어서,상기 게이트 도전막은 폴리 실리콘막으로 형성되는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서,상기 산화시키는 단계는 가열 방식 및 플라즈마 방식으로 수행되는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 6 항에 있어서,상기 산화시키는 단계는 O2 또는 N2 가스를 사용하여 수행되는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 6 항에 있어서,상기 산화시키는 단계는 220∼320℃의 온도로 수행되는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서,상기 세정을 수행하는 단계는 SC-1(Standard Clean-1), SPM(Sulfuric Acid Peroxide Mixture), HNO3, 트리메틸렌(2-하이드로옥시메틸)암모늄 하이드로옥사이드(Trimethyl(2-Hydroxyethyl)Ammonium Hydroxide) 및 과산화 염소(Chlorine Peroxide) 중 어느 하나의 세정 용액이 사용되는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
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2008
- 2008-10-31 KR KR1020080108053A patent/KR20100048757A/ko not_active Application Discontinuation
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| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20081031 |
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| PG1501 | Laying open of application | ||
| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |