[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR100585148B1 - 실리콘 저매늄 희생층을 이용한 반도체 소자의 미세 패턴형성방법 및 그 패턴 형성방법을 이용한 자기정렬 콘택형성방법 - Google Patents

실리콘 저매늄 희생층을 이용한 반도체 소자의 미세 패턴형성방법 및 그 패턴 형성방법을 이용한 자기정렬 콘택형성방법 Download PDF

Info

Publication number
KR100585148B1
KR100585148B1 KR1020040046555A KR20040046555A KR100585148B1 KR 100585148 B1 KR100585148 B1 KR 100585148B1 KR 1020040046555 A KR1020040046555 A KR 1020040046555A KR 20040046555 A KR20040046555 A KR 20040046555A KR 100585148 B1 KR100585148 B1 KR 100585148B1
Authority
KR
South Korea
Prior art keywords
sacrificial layer
forming
pattern
layer
silicon
Prior art date
Application number
KR1020040046555A
Other languages
English (en)
Other versions
KR20050121429A (ko
Inventor
배근희
지경구
강창진
이철규
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040046555A priority Critical patent/KR100585148B1/ko
Priority to US11/157,435 priority patent/US7566659B2/en
Priority to CNB2005100795211A priority patent/CN100541718C/zh
Priority to JP2005182481A priority patent/JP2006013506A/ja
Publication of KR20050121429A publication Critical patent/KR20050121429A/ko
Application granted granted Critical
Publication of KR100585148B1 publication Critical patent/KR100585148B1/ko
Priority to US12/496,108 priority patent/US7763544B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0331—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers for lift-off processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Weting (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

실리콘저매늄 희생층을 사용하여 반도체 소자의 미세 패턴을 형성하는 방법 및 이를 이용한 자기정렬 콘택을 형성하는 방법을 제공한다. 본 발명의 일 실시예에 따른 반도체 소자의 자기정렬 콘택 형성방법은 기판 상에 도전성 물질막, 하드 마스크막 및 측벽 스페이서를 포함하는 도전 라인 구조물을 형성하고, 기판의 전면에 적어도 도전 라인 구조물의 높이와 같거나 그 이상의 높이로 실리콘 저매늄(Si1-XGeX) 희생층을 형성한다. 그리고, 희생층 상에 콘택 홀을 한정하는 포토레지스트 패턴을 형성한 다음, 희생층을 건식 식각함으로써 기판을 노출시키는 콘택 홀을 형성한다. 그리고, 폴리 실리콘을 사용하여 콘택 홀을 매립하는 다수의 콘택을 형성한 다음에 잔류하는 희생층을 습식 식각한 다음, 그 영역에 실리콘 산화물을 채워서 제1 층간 절연층을 형성한다.
반도체, 미세 패턴, 희생층, 실리콘 저매늄, SAC

Description

실리콘 저매늄 희생층을 이용한 반도체 소자의 미세 패턴 형성방법 및 그 패턴 형성방법을 이용한 자기정렬 콘택 형성방법{Fine pattern forming method of a semiconductor device using SiGe layer as a sacrificing layer and forming method for self-aligned contacts using the fine pattern forming method}
도 1 내지 도 5는 본 발명의 일 실시예에 따른 반도체 소자의 미세 패턴 형성방법을 공정 순서에 따라 개략적으로 도시한 단면도이다.
도 6a 내지 도 8c는 본 발명의 일 실시예에 따른 반도체 소자의 자기정렬 콘택 형성방법을 공정 순서에 따라 개략적으로 도시한 도면들로서,
도 6a, 도 7a 및 도 8a는 평면도이고,
도 6b, 도 7b 및 도 8b는 각각 도 6a, 도 7a 및 도 8a의 XX'라인을 따라 절취한 단면도이고,
도 6c, 도 7c 및 도 8c는 각각 도 6a, 도 7a 및 도 8a의 YY'라인을 따라 절취한 단면도이다.
< 도면의 주요 부분에 대한 참조 번호의 설명 >
10, 110 : 기판 20, 120 : 실리콘 저매늄 희생층
30, 130 : 포토레지스트 패턴 40 : 도전 패턴
50 : 절연 패턴 140 : 콘택
150 : 층간 절연층
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 구체적으로는 실리콘 저매늄 희생층을 이용하여 미세 패턴을 형성하는 방법과 이 미세 패턴 형성방법을 이용하여 자기정렬 콘택(Self Aligned Contact, SAC)을 형성하는 방법에 관한 것이다.
반도체 소자의 미세화가 진행됨에 따라서 반도체 제조 공정의 난이도는 점점 높아지고 있다. 특히, 콘택 패드와 같은 미세 패턴을 형성할 때는 사진 및 식각 공정의 오정렬 마진이 작아지면서, 미세한 콘택을 형성하기가 어려워졌다. 오정렬 마진을 확보하기 위한 대안으로서 제시된 한 가지 방법은 SAC 형성 공정이다.
SAC 형성 공정에서는 서로 다른 두 가지 또는 그 이상의 절연 물질을 도입하여, 이러한 절연 물질들간에 얻어지는 식각 선택비를 이용하여 콘택 홀을 형성한다. 이러한 SAC 형성 공정을 이용하면 노광 공정의 오정렬 마진이 증가하기 때문에, 미세한 콘택을 제조하기가 용이해진다. SAC 형성 공정에서는 일반적으로 상기한 두 종류의 절연 물질로서 실리콘산화물과 실리콘질화물을 이용한다. 예를 들어, 디램 소자의 SAC 패드 형성 공정에서는 실리콘 산화물로 형성된 층간 절연막과 실리콘 질화물로 형성된 게이트 라인이나 비트 라인의 캡핑층(capping layer) 및 측벽 스페이서 사이의 식각 선택비를 이용한다. 따라서, 패턴의 미세화에도 불구하고 SAC 형성 공정의 오정렬 마진을 더 많이 확보할 수가 있다.
그러나, 반도체 소자의 고집적화가 심화되면서, 콘택 홀의 종횡비(aspect ratio)가 급격하게 증가하였다. 종횡비가 증가함에 따라서, SAC 공정에서 이용되는 절연 물질들간에 얻어지는 식각 선택비를 보다 더 증대시킬 것이 요구되고 있다. 예컨대, 디램 소자의 SAC 패드 형성 공정에서 안정적으로 SAC 형성 공정을 진행하기 위해서는, 건식 식각시에 마스크막(실리콘 질화막)에 대한 피식각 물질막(실리콘 산화막)의 선택비가 20이상이 되어야 하는 것으로 알려져 있다. 하지만, 실리콘 질화막에 대한 실리콘 산화막의 식각 선택비는 약 12 정도 밖에 되지 않기 때문에, 공정 마진이 충분하지가 않다.
보다 높은 식각 선택비를 얻기 위하여 여러 가지 방법이 시도되었다. 예를 들어, 건식 식각이 이루어지는 챔버 벽을 가열하여, 에천트(etchant)로 도입되는 플라즈마 내의 CFX 라디칼(radical)의 농도를 증가시키려는 시도가 알려져 있다. 또한, 높은 C/F비를 갖는 새로운 불화 탄소계 가스로서 C4F8, C5F8 또는 C3F6 등을 에천트로 사용하는 방법도 알려져 있다. 그리고, 낮은 전자 온도(low electron temperature)를 갖는 새로운 플라즈마 소오스를 개발하여 플라즈마 내부에서 에천트의 지나친 해리에 의한 과도한 F 라디칼의 발생을 억제하려는 시도도 알려져 있다.
그러나, 상기한 시도들은 모두 약 10정도의 식각 선택비를 얻는데 불과하고, 20이상의 높은 식각 선택비를 얻을 수는 없는 것으로 알려져 있다. 왜냐하면, 실리 콘 산화막의 물질적 특성으로 인하여, 실리콘 산화막에 대한 건식 식각은 기본적으로 화학적 식각보다 물리적 식각인 스퍼터링이 더 강하게 발생하기 때문이다. 실리콘 산화막을 식각하기 위하여 통상 500W 이상에서 약 2000W 정도의 높은 바이어스 전력(bias power)을 인가한다. 그 결과, 높은 바이어스 전력이 인가된 CxFy 가스, 아르곤(Ar) 가스 및/또는 산소(O2) 가스에 의하여 실리콘 산화막뿐만이 아니라 마스크막에 대한 스퍼터링도 많이 발생한다. 그 결과, 마스크막으로 작용하는 캡핑막과 측벽 스페이서의 손실이 많이 발생하여, 요구되는 20이상의 높은 식각 선택비를 얻기가 용이하지가 않다.
뿐만 아니라, 강한 스퍼터링 효과로 인하여 포토레지스트막의 변형(deformation)도 많이 발생한다. 디자인 룰이 감소하면 그에 따라서 포토레지스트막의 두께도 작아지기 때문에, 강한 스퍼터링 효과에 의한 포토레지스트막의 변형이 더욱 문제가 된다. 포토레지스트막의 변형이 심하면 위글링(wiggling)이나 스트리에이션(striation) 등의 문제가 생긴다.
이러한 포토레지스트의 변형 문제를 해결하기 위하여, 폴리실리콘막을 식각 마스크 패턴을 형성하는 방법이 제시되었다. 하지만, 이러한 방법은 열적 부담(thermal budget)이 클 뿐만이 아니라 공정을 복잡하게 하며, CMP 등의 방법을 사용하여 폴리실리콘막을 제거해야 하기 때문에 비용을 증가시키는 문제가 있다. 그리고, 실리콘 산화막으로 층간 절연막을 형성하는데 따른 높은 바이어스 전력에 의한 강한 스퍼터링 효과의 발생 및 이로 인한 하드 마스크막과의 낮은 식각 선택 비의 문제를 근본적으로 해결할 수 없는 한계가 있다.
본 발명이 이루고자 하는 기술적 과제는 디자인 룰의 감소로 종횡비가 증가함에도 불구하고, 콘택과 같은 반도체 소자의 미세 패턴을 보다 경제적이고 용이하게 형성할 수 있는 반도체 소자의 미세 패턴 형성방법 및 이 패턴 형성방법을 이용한 자기 정렬 콘택 형성방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 디자인 룰의 감소로 포토레지스트막의 두께가 작아짐에도 불구하고, 종래와 같은 두께를 갖는 포토레지스트막을 사용해도 포토레지스트막의 변형으로 인한 문제가 생기지 않는 반도체 소자의 미세 패턴 형성방법 및 이 패턴 형성방법을 이용한 자기 정렬 콘택 형성방법을 제공하는데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 미세 패턴 형성방법은 먼저 기판 상에 실리콘 저매늄(Si1-XGeX)으로 희생층을 형성한다. 상기 희생층은 반도체 기판 상에 형성되거나 반도체 기판과 희생층 사이에 제3의 물질층이 더 개재되어 있을 수 있다. 그리고, 상기 희생층 상에 소정의 패턴을 갖는 포토레지스트 패턴을 형성한다. 그리고, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 희생층을 건식 식각함으로써 상기 기판을 노출시키는 희생층 패턴을 형성한다. 그리고, 상기 실리콘 저매늄에 대하여 식각 선택비가 큰 제1 물질을 사 용하여 상기 희생층 패턴에 의하여 한정되는 영역을 매립하는 제1 물질층 패턴을 형성한다. 그리고, 상기 희생층 패턴을 습식 식각하여 제거한 다음, 제거된 상기 희생층 패턴이 있던 영역에 제2 물질을 채워서 제2 물질층 패턴을 형성한다.
상기한 본 발명의 일 실시예에 의하면, 상기 제1 물질은 도전성 물질이고, 상기 제2 물질은 절연성 물질일 수 있다. 또는, 상기 제1 물질이 절연성 물질이고, 상기 제2 물질은 도전성 물질일 수 있다. 이 경우, 상기 도전성 물질은 폴리실리콘, 금속 실리사이드 또는 금속일 수 있지만, 폴리 실리콘인 것이 바람직하다. 그리고, 상기 절연성 물질은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물일 수 있지만, 실리콘 산화물인 것이 바람직하다.
상기한 실시예의 일 측면에 의하면, 상기 희생층의 건식 식각 공정에서 건식 식각 챔버 내의 바이어스 전력은 30 내지 300W를 가할 수 있다.
상기한 실시예의 다른 측면에 의하면, 상기 희생층 패턴을 제거하는 것은 상기 희생층 패턴의 상기 제1 물질층에 대한 선택비가 30 : 1 이상인 습식 식각액을 사용할 수 있다. 또는, 상기 희생층 패턴을 제거하는 것은 분 당 수백 Å의 식각율을 보이는 습식 식각액을 사용할 수 있다. 예를 들어, 상기 희생층 패턴을 제거하는 단계에서 수산화암모늄(NH4OH), 과산화수소(H2O2) 및 탈이온수가 포함된 혼합 용액을 습식 식각액으로서 사용할 수 있다. 이 때, 상기 수산화암모늄, 과산화수소 및 탈이온수의 혼합 비율은 1 : 4 : 20으로 사용할 수 있으며, 상기 혼합 용액은 40 내지 75℃로 가열하여 사용하는 것이 바람직하다. 상기 혼합 용액은 과초산(Peracetic Acid, PAA), 아세트산(CH3COOH), 불산(HF) 및/또는 계면 활성제(surfactant)를 더 포함할 수 있다.
상기한 실시예의 또 다른 측면에 의하면, 희생층을 형성하는데 사용되는 실리콘 저내늄의 x 범위는 0.1 이상 0.8 이하가 되도록 할 수 있다. 그리고, 상기 실리콘 저매늄 희생층을 형성하는 단계의 공정 온도는 350 내지 500℃일 수 있다.
상기한 본 발명에 따른 미세 패턴 형성방법은 반도체 소자의 콘택을 형성하는 실시예에 적용이 가능하다.
반도체 소자의 콘택 형성방법의 일 예에 의하면, 먼저 다수의 제1 도전성 패턴이 형성되어 있는 물질층 상에 실리콘 저매늄(Si1-XGeX)으로 희생층을 형성한다. 그리고, 상기 희생층 상에 소정의 패턴을 갖는 포토레지스트 패턴을 형성한다. 그리고, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 희생층을 건식 식각함으로써 상기 다수의 제1 도전성 패턴 각각을 노출시키는 다수의 개구를 형성한다. 그리고, 폴리 실리콘을 사용하여 상기 다수의 개구를 매립하는 다수의 제2 도전성 패턴을 형성한다. 그리고, 상기 잔류하는 희생층을 습식 식각하여 제거하고, 제거된 상기 희생층이 있던 영역에 실리콘 산화물을 채워서 제1 층간 절연층을 형성한다.
반도체 소자의 콘택 형성방법의 다른 예에 의하면, 먼저 다수의 제1 도전성 패턴이 형성되어 있는 물질층 상에 실리콘 저매늄(Si1-XGeX)으로 희생층을 형성한다. 그리고, 상기 희생층 상에 소정의 패턴을 갖는 포토레지스트 패턴을 형성한다. 그 리고, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 희생층을 건식 식각함으로써 상기 다수의 제1 도전성 패턴 각각을 가리는 다수의 희생층 패턴을 형성한다. 그리고, 실리콘 산화물을 사용하여 상기 다수의 희생층 패턴를 둘러싸는 제1 층간 절연층을 형성한다. 그리고, 상기 다수의 희생층 패턴을 습식 식각하여 제거하고, 제거된 상기 희생층이 있던 영역에 폴리 실리콘을 채워서 제2 도전성 패턴을 형성한다.
상기한 본 발명에 따른 반도체 소자의 미세 패턴 형성방법은 반도체 소자의 자기 정렬 콘택 형성방법에도 적용이 가능하다.
반도체 소자의 자기 정렬 콘택 형성방법의 일 예에 의하면, 먼저 기판 상에 도전성 물질막, 하드 마스크막 및 측벽 스페이서를 포함하는 도전 라인 구조물을 형성한다. 그리고, 상기 기판의 전면에 적어도 상기 도전 라인 구조물보다 높은 높이로 실리콘 저매늄(Si1-XGeX) 희생층을 형성한다. 그리고, 상기 희생층 상에 콘택 홀을 한정하는 포토레지스트 패턴을 형성한다. 그리고, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 희생층을 건식 식각함으로써 상기 기판을 노출시키는 상기 콘택 홀을 형성한다. 그리고, 폴리 실리콘을 사용하여 상기 콘택 홀을 매립하는 다수의 콘택을 형성한다. 그리고, 상기 잔류하는 희생층을 습식 식각하여 제거하고, 제거된 상기 희생층이 있던 영역에 실리콘 산화물을 채워서 제1 층간 절연층을 형성한다.
반도체 소자의 자기 정렬 콘택 형성방법의 다른 예에 의하면, 먼저 기판 상 에 도전성 물질막, 하드 마스크막 및 측벽 스페이서를 포함하는 도전 라인 구조물을 형성한다. 그리고, 상기 기판의 전면에 적어도 상기 도전 라인 구조물보다 높은 높이로 실리콘 저매늄(Si1-XGeX) 희생층을 형성한다. 그리고, 상기 희생층 상에 후속 공정에서 형성될 콘택에 상응하는 포토레지스트 패턴을 형성한다. 그리고, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 희생층을 건식 식각함으로써 상기 콘택 패턴에 상응하는 희생층 패턴을 형성한다. 그리고, 실리콘 산화물을 사용하여 상기 희생층 패턴를 둘러싸는 제1 층간 절연층을 형성한다. 그리고, 상기 다수의 희생층 패턴을 습식 식각하여 제거하고, 제거된 상기 희생층이 있던 영역에 폴리 실리콘을 채워서 상기 콘택을 형성한다.
전술한 실시예에 따른 자기 정렬 콘택 형성방법에서는, 상기 도전 라인 구조물은 상기 도전성 물질막의 하부에 형성되어 있는 게이트 산화막을 더 포함하는 게이트 라인 구조물일 수 있다. 이 때, 콘택은 상기 기판의 소오스/드레인 영역과 전기적으로 연결된다. 그리고, 상기 도전 라인 구조물은 비트 라인 구조물일 수도 있다. 이 경우, 상기 하드 마스크막 및 상기 측벽 스페이서는 실리콘 질화물로 형성할 수 있으며, 상기 측벽 스페이서는 실리콘 산화물로도 형성할 수 있다.
기타 실시예들의 구체적인 사항들은 후술하는 실시예의 상세한 설명 및 첨부 도면들에 포함되어 있다.
이와 같이 본 발명에 따른 반도체 소자의 미세 패턴 형성방법과 이를 이용한 자기 정렬 콘택 형성방법에서는 실리콘 저매늄(Si1-XGeX)층을 희생층으로 사용한다. 실리콘 저매늄은 그 물질의 특성상 화확적 식각 특성이 우세한 건식 식각 공정으로 패터닝을 할 수 있다. 즉, 식각 챔버 내부에 30 내지 300W 정도의 낮은 바이어스 전력을 인가하여 건식 식각 공정을 진행할 수 있다. 건식 식각 공정에 사용되는 에천트 가스에 상대적으로 낮은 바이어스가 인가되기 때문에, 기판 상의 물질막 예컨대 포토레지스트 패턴 및 주변 물질막에 대한 스퍼터링 작용은 적게 일어난다. 또한, 실리콘 저매늄층은 습식 식각에 의하여 용이하게 제거할 수 있기 때문에, 희생층으로 사용하기에 적합하다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세하게 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려 여기서 소개되는 실시예들은 본 발명의 기술적 사상이 철저하고 완전하게 개시될 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위하여 예시적으로 제공되어지는 것들이다. 도면에 있어서, 층의 두께, 영역들의 크기 및 요소의 형상 등은 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조 번호는 동일한 구성요소를 나타낸다.
도 1 내지 도 5는 본 발명의 제1 실시예에 따른 반도체 소자의 미세 패턴 형성방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 기판(10) 상에 희생층으로 사용될 실리콘 저매늄(Si1-XGeX)층(20)을 형성한다. 다음으로, 희생층(20)을 패터닝하기 위하여 희생층(20) 상에 포토레지스트 패턴(30)을 형성한다.
여기서, 기판(10)은 실리콘 기판과 같은 반도체 기판이거나, 그 내부에 도전 패턴이 형성되어 있는 실리콘 산화막과 같은 절연막이거나 또는 도핑된 폴리 실리콘과 같은 도전막일 수 있다.
실리콘 저매늄 희생층(20)은 퍼니스 타입, 매엽식 설비 또는 25매의 웨이퍼가 들어가는 미니 배치설비를 이용한 LPCVD 방법에 의해 형성할 수 있다. 이 경우, 공정 온도는 약 350 내지 500℃로서 저온 공정이 가능하기 때문에 열적 부담을 감소시킬 수 있는 장점이 있다. 형성될 실리콘 저매늄 희생층(20)의 두께는 형성하고자 하는 미세 패턴의 높이에 따라 결정된다.
실리콘 저매늄 희생층(20)의 형성시에는 SiH4, Si2H6및/또는 SiH 2Cl2 등과 같은 사일렌계 가스 및 GeH4 및/또는 GeF4등의 가스를 소오스 가스로 이용한다. 실리콘 저매늄(Si1-XGeX) 희생층(20)의 Ge 함량, 즉 x의 범위는 Ge 소오스 가스의 유량비로 조정할 수 있다. 이 조성비는 특별히 한정되는 것은 아니다. 다만, 희생층(20)을 패터닝할 때 노출되는 기판(10)에 대하여 식각 선택비가 있는 조성이 바람직하고, 소망하는 미세 패턴을 형성한 후 희생층(20)을 제거할 때에는 상기 미세 패턴에 대하여 선택비 있게 제거될 수 있는 조성이 바람직한 점을 고려하여, 상기 x의 범위를 설계하는 것이 좋다. 예를 들어, x의 범위는 0.1 이상 0.8 이하가 되도록 한다. 상기 x를 미세하게 조절하기 위해서는 Ge 소오스인 GeH4 등을 수소나 질소 등에 희석하여 공급하면 된다.
포토레지스트 패턴(30)은 KrF용 감광성 레지스트나 COMA 또는 아크릴레이드 등의 ArF용 감광성 레지스트를 도포한 다음, 노광원을 사용하여 노광한 다음 현상하여 형성한다. 노광에 따른 난반사 방지 및 감광성 레지스트의 접착력을 향상시키기 위하여 유기 계열 또는 무기 계열의 반사 방지층을 사용할 수도 있다.
포토레지스트 패턴(30)에 의하여 한정되는 영역은 특별한 제한이 없다. 예를 들어, 기판(10) 상의 층간 절연층 내에 콘택을 형성하는 경우를 가정해보자. 이 경우, 포토레지스트 패턴(30)에 의하여 한정되는 영역은 콘택이 형성될 영역이거나 또는 콘택을 둘러싸는 층간 절연층이 형성될 영역일 수도 있다. 또한, 포토레지스트 패턴(30)에 의하여 한정되는 영역의 패턴에도 특별한 제한이 없다. 예컨대, 포토레지스트 패턴(30)에 의하여 한정되는 영역은 콘택 타입의 패턴이거나 라인 타입의 패턴일 수 있고, 포토레지스트 패턴(30) 자체가 콘택 타입의 패턴일 수도 있다.
도 2를 참조하면, 포토레지스트 패턴(30)을 식각 마스크로 사용하여 실리콘 저매늄 희생층(20)을 건식 식각하여 희생층 패턴(20a)을 형성한다. 희생층(20)의 건식 식각은 HBr과 O2의 혼합 가스, Cl2, O2 및 HBr의 혼합 가스, 또는 상기 혼합 가스에 Ar 및/또는 CxFy 가스가 추가된 혼합 가스, 또는 Hbr, HeO2, N 2 및 CxFy가스의 혼합 가스를 사용하여 수행할 수 있다. 또한, 식각 프로파일의 개선 및 공정 시간 단축을 위해 플라즈마를 이용할 수도 있다.
희생층(20)의 건식 식각에서는 식각 챔버 내부에 30 내지 300W 정도의 바이 어스만 인가한다. 이것은 실리콘 산화막과는 달리 실리콘 저매늄막은 그 물리적 및화학적 특성상 식각 가스에 의한 화학적 식각이 활발하게 일어나기 때문에, 실리콘 산화막을 식각할 때와 같은 높은 바이어스를 인가할 필요가 없기 때문이다.
도 3을 참조하면, 제1 물질을 사용하여 희생층 패턴(20a)에 의하여 한정되는 영역에 제1 물질층 패턴(40)을 형성한다. 제1 물질층 패턴(40)은 제1 물질층의 증착 공정과 건식 에치백 또는 CMP 등의 평탄화 공정을 수행하여 형성할 수 있다. 제1 물질은 불순물이 도핑된 폴리 실리콘, 금속 실리사이드 또는 금속 등의 도전성 물질이거나 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화 질화물과 같은 절연성 물질일 수 있다. 예를 들어, 불순물이 도핑된 폴리 실리콘을 사용하여 층간 절연층 내에 콘택을 형성하고자 할 경우에, 상기 제1 물질은 불순물이 도핑된 폴리 실리콘이거나 또는 층간 절연층 물질로 사용되는 실리콘 산화물일 수 있다.
도 4를 참조하면, 실리콘 저매늄 패턴(20a)을 습식 식각으로 제거한다. 이 때, 실리콘 저매늄 패턴(20a)을 제1 물질층 패턴(40)에 대하여 선택비 있게 제거한다. 제1 물질층 패턴(40)이 폴리 실리콘 또는 실리콘 산화물로 형성되어 있는 경우, 실리콘 저매늄 패턴(20a)의 제1 물질층(40)에 대한 선택비가 30 : 1 이상인 습식 식각액을 사용하는 것이 바람직하다. 그리고, 분 당 수 백 Å의 식각율을 보이는 습식 식각액을 사용하면 공정 시간도 단축시킬 수가 있다. 이러한 조건을 만족시키는 식각액으로는, 다음에 상세히 설명하는 것과 같이 수산화암모늄(NH4OH), 과산화수소(H2O2) 및 탈이온수(H2O)를 포함하는 혼합 용액을 사용하는 것이 바람직하 다. 상기 혼합 용액에는 과초산, 아세트산, 불산 및/또는 계면 활성제가 더 포함될 수도 있다. 예컨대, 수산화암모늄, 과산화수소 및 탈이온수의 혼합 비율이 1 : 5 : 1인 표준 세정액(SC-1)을 사용하거나 상기 혼합 비율을 1 : 5 : 20으로 하여 사용할 수도 있다. 이러한 혼합 용액은 40 내지 75℃로 가열하여 사용하는 경우에 실리콘 저매늄막의 제거 효과가 우수하다.
암모니아, 과산화수소 및 탈이온수 혼합 용액에 의한 실리콘 저매늄 패턴(20a)의 식각 과정을 살펴보면, 1단계는 과산화수소에 의한 표면 산화막 형성이다. 과산화수소는 H2O 와 O로 분해되어서 강한 산화력을 가지게 되기 때문에, Si와 Ge을 급속하게 산화시킨다.
암모니아는 탈이온수 내에서 NH4 + 이온과 OH- 이온으로 해리된다. OH - 이온은 실리콘 저매늄 패턴(20a)의 Si 산화물과 Ge 산화물을 실리콘 저매늄 패턴(20a)의 표면으로부터 박리시킨다. 이것이 OH- 이온에 의한 리프트 오프에 해당되는 2단계이다. 그리고, 박리된 Si 산화물과 Ge 산화물이 실리콘 저매늄 패턴(20a)에 재흡착되는 것을 방지할 수 있도록, 3단계에서 각각의 표면에 OH- 이온이 흡착되어 정전기적 반발력을 준다. 이것이 OH- 이온에 의한 터미네이션(termination)이다.
과산화수소는 산성 용액이므로 수산화암모늄의 혼합비에 따라 pH를 변화시킨다. 과산화수소의 비율에 따라, 즉 pH 변화에 따라 Si와 Ge의 식각량이 다르게 나타나므로 Si 피팅(pitting)을 방지하면서 적절한 식각율을 갖는 혼합 비율을 사용 한다. 대체적으로 pH가 클수록 식각율이 증가한다. 70℃와 같은 고온에서 사용할 경우 NH3 증기의 증발 속도가 증가하므로 암모니아의 추가 공급이 필요하다.
전술한 식각 메커니즘의 1단계인 산화 과정에서 Ge는 Si보다 빨리 산화되고 결국 빨리 식각된다. 그런데, Ge와 Si를 혼합되어 있는 실리콘 저매늄막은 Ge가 빨리 식각되고 남은 Si-Ge막은 불안정한 상태가 되어 Si가 식각액에 공격당하기 쉬워진다. 따라서, 실리콘 저매늄 희생층 패턴(20a)의 식각율은 Si 단일 물질로 구성된 물질막의 식각율에 비하여 높아진다.
도 5를 참조하면, 제2 물질을 사용하여 실리콘 저매늄 패턴(20a)이 제거된 영역에 제2 물질층 패턴(50)을 형성한다. 제2 물질층 패턴(50)은 제2 물질층의 증착 공정과 건식 에치백 또는 CMP 등의 평탄화 공정을 수행하여 형성할 수 있다. 제2 물질은 제1 물질과는 다른 물질이다. 예를 들어, 제2 물질은 불순물이 도핑된 폴리 실리콘, 금속 실리사이드 또는 금속 등의 도전성 물질이거나 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화 질화물과 같은 절연성 물질일 수 있다. 전술한 예와 같이, 불순물이 도핑된 폴리 실리콘을 사용하여 층간 절연층 내에 콘택을 형성하고자 할 경우에, 상기 제1 물질이 불순물이 도핑된 폴리 실리콘이거나 층간 절연층 물질로 사용되는 실리콘 산화물이었으면, 상기 제2 물질은 반대로 실리콘 산화물이거나 불순물이 도핑된 폴리 실리콘일 수 있다.
본 실시예에서는 이상과 같이, 적정한 조성비를 가지는 식각액을 이용하는 습식 식각 공정으로서 실리콘 저매늄 희생층 패턴(20a)을 제거할 수가 있다. 이 경우, 제1 물질막 패턴(40)이나 그 하부막의 손실은 미미하다. 따라서, 실리콘 저매늄층은 미세 패턴을 형성하기 위한 희생층으로 사용하기에 적합하여, 공정의 단순화 및 공정 시간의 단축을 이룰 수가 있다.
도 6a 내지 도 8c는 본 발명의 바람직한 제2 실시예에 따른 자기정렬 콘택 형성방법을 설명하기 위한 평면도 및 단면도이다. 도 6a, 도 7a 및 도 8a는 평면도이며, 도 6b, 도 7b 및 도 8b는 각각 도 6a, 도 7a 및 도 8a의 XX'라인을 따라 절취한 단면도이고, 도 6c, 도 7c 및 도 8c는 각각 도 6a, 도 7a 및 도 8a의 YY'라인을 따라 절취한 단면도이다. 제2 실시예에서는 전술한 제1 실시예에 따른 미세 패턴 형성방법을 이용한다.
도 6a, 도 6b 및 도 6c를 참조하면, 먼저 반도체 기판(110)에 MOS 트랜지스터 제조 공정을 실시한다. MOS 트랜지스터는 이 분야의 통상적인 방법을 사용하여 제조한다. 특히, 도 6b를 참조하면, 반도체 기판(110) 상에는 게이트 라인 구조물(100)이 형성되어 있고, 기판(110)에는 소오스/드레인 영역(112, 114)이 형성되어 있다. 게이트 라인 구조물(100)은 순차적으로 적층되어 있는 게이트 산화막(102), 게이트 도전막(103) 및 하드 마스크막(104)과 상기 게이트 산화막(102), 게이트 도전막(103) 및 하드 마스크막(104)의 측벽에 형성되어 있는 스페이서(105)를 포함한다. 게이트 산화막(102)은 열산화 공정을 이용하여 형성한다. 그리고, 게이트 도전막(103)는 불순물이 도핑된 폴리실리콘막, 금속 실리사이드막 또는 금속막의 단일막이거나 이들의 복합막일 수 있다.
하드 마스크막(104)은 후속 SAC 공정의 콘택 홀 형성을 위한 건식 식각 공정 에서 게이트 도전막(103)이 식각되는 것을 방지하는 마스크로서의 역할을 한다. 따라서, 희생층으로 사용하는 실리콘저매늄에 대하여 식각 선택비가 큰 물질로 형성하는 것이 바람직하다. 예를 들어, 실리콘 산화물이나 실리콘 질화물과 같은 절연 물질로 형성할 수 있다. 그리고, 하드 마스크막(104)은 CMP 공정의 식각 정지점으로서의 역할도 한다. 전술한 하드 마스크막(104)의 두 가지 역할을 고려할 때, 상기 하드 마스크막(104)은 실리콘 질화물로 형성하는 것이 바람직하다.
스페이서(105)도 후속 SAC 공정의 콘택 홀 형성을 위한 건식 식각 공정에서 마스크로서의 역할을 한다. 따라서, 스페이서(105)도 실리콘 산화물이나 실리콘 질화물로 형성할 수 있다. 이 중에서 실리콘 질화물이 실리콘 질화물에 비하여 유전 상수가 더 작은 물질이기 때문에, 스페이서(105)를 실리콘 산화물로 형성하면 소자의 전기적 특성을 향상시킬 수 있는 이점이 있다. 하지만, 실리콘 산화막에 대한 실리콘 저매늄막의 식각 선택비는 실리콘 질화막에 대한 실리콘 저매늄막의 식각 선택비보다 작기 때문에, 이 점은 단점으로 작용할 수가 있다.
소오스/드레인 영역(112, 114)도 이 분야의 통상적인 기술을 사용하여 형성한다. 예를 들어, 도시된 바와 같이 소오스/드레인 영역(112, 114)은 LDD 구조로 형성할 수 있다. 반도체 기판(110)이 P형 기판인 경우에, 소오스/드레인 영역(112, 114)은 As과 같은 5족의 원소를 주입하여 형성한다.
계속해서 도 6a, 도 6b 및 도 6c를 참조하면, 게이트 라인 구조물(100)이 형성된 결과물 상에 실리콘 저매늄 희생층(120)을 소정의 두께로 형성한다. 실리콘 저매늄 희생층(120)을 형성하는 구체적인 공정은 전술한 제1 실시예에서 상세히 기 술하였으므로, 여기서 설명은 생략한다.
본 실시예에 의하면, 실리콘 저매늄 희생층(120)의 높이(h1)를 게이트 라인 구조물의 높이(h2)와 같거나 약간 높게 형성할 수 있는데, 후자의 경우가 바람직하다. 그 이유는, 본 실시예에서는 실리콘 저매늄층(120)을 희생층으로 사용하기 때문에, 후속 공정인 콘택의 노드 분리를 위한 CMP 등의 공정에서 콘택의 표면에 손상을 생기지 않도록 하면서 실리콘 저매늄층(120)을 용이하게 식각할 수 있기 때문이다. 반면, 종래 기술과 같이 실리콘 산화물로 형성된 층간 절연층을 사용하여 본 실시예에서와 같이 콘택의 노드 분리를 할 경우에는, 상대적으로 막질이 단단한 실리콘 산화막의 특성상 폴리 실리콘의 과도 식각으로 인하여 콘택에 손상을 일으킬 수가 있다. 이를 방지하기 위하여, 종래에는 층간 절연층의 높이를 게이트 라인 구조물의 높이와 거의 같은 높이로 하여 SAC 공정을 진행하였다. 그런데, 이 경우에는 층간 절연층의 평탄화 과정에서 과도 식각을 할 염려가 있고, 이로 인하여 하드 마스크막(104)의 불필요한 식각이 발생할 염려가 있다. 그러나, 본 실시예에서와 같이 실리콘 저매늄 희생층(120)의 높이(h1)가 게이트 라인 구조물의 높이(h2)보다 높도록 하면, 하드 마스크막(104)의 불필요한 식각을 방지할 수가 있다.
계속해서 도 6a, 도 6b 및 도 6c를 참조하면, 실리콘 저매늄 희생층(120) 상에 포토레지스트 패턴(130)을 형성한다. 포토레지스트 패턴(130)은 도시된 바와 같은 종래의 SAC 공정에서 사용하는 포토레지스트 패턴과 동일한 모양의 패턴을 사 용할 수 있다. 즉, 포토레지스트 패턴(130)은 콘택 홀이 형성될 부분과 그 사이의 게이트 라인 구조물(100)을 노출시키는 라인 타입의 패턴일 수 있다. 또한, 포토레지스트 패턴(130)은 도시된 것과 정반대의 모양이 패턴일 수도 있다. 예를 들어, 콘택 홀이 형성될 부분과 그 사이의 게이트 라인 구조물(100) 만을 가리는 패턴, 즉 완성된 구조물에서 층간 절연층(도 8a의 참조 번호 150)이 형성될 영역과 그 사이의 게이트 라인 구조물을 가리는 패턴일 수도 있다. 뒤에서는 전자의 경우에 대해서만 상세히 설명한다. 그리고, 이를 참조하면, 후자의 경우도 당업자에게는 자명할 것이다.
도 7a, 도 7b 및 도 7c를 참조하면, 포토레지스트 패턴(130)을 식각 마스크로 사용하여 건식 식각 공정을 진행한다. 건식 식각 공정의 구체적인 공정 조건은 전술한 제1 실시예와 동일하므로 여기서 상세한 설명은 생략한다. 본 실시예에 의하면, 건식 식각 공정에서 사용하는 식각 가스는 실리콘산화물 및 실리콘질화물에 대한 실리콘 저매늄의 식각 선택비가 클 뿐만 아니라 30 내지 300W 정도의 낮은 바이어스 전원을 인가하여 식각 중에는 화학적 식각 작용이 활발하게 진행된다. 따라서, 포토레지스트막(130)의 손상이 종래보다 적게 생기기 때문에, 포토레지스트가 변형되는 문제를 방지할 수가 있다. 그리고, 본 실시예에 의하면, 포토레지스트막의 두께를 종래보다 낮게 사용할 수 있기 때문에, 고집적 반도체 소자를 제조하는데 더욱 적합하다. 그리고, 본 실시예에 의하면 하드마스크막(104)과 스페이서(105)의 식각도 적게 일어나기 때문에 SAC 공정의 결과 초래될 수 있는 콘택과 게이트 라인과의 단락 문제를 방지할 수가 있다.
상기한 건식 식각 공정의 결과 실리콘 저매늄 희생층 패턴(120a)에 의하여 한정되는 콘택 홀이 형성된다. 그리고, 포토레지스트 패턴(130)을 애슁과 스트립으로 제거한다.
계속해서, 상기 콘택 홀에 도전 물질, 예컨대 불순물이 도핑된 폴리실리콘을 매립하여 콘택(140)을 형성한다. 콘택(140)을 형성하는 공정은 종래와 같다. 본 실시예에서는 콘택(140)의 노드가 분리될 수 있도록, 폴리실리콘막을 충분히 두껍게 형성한 다음에, 하드 마스크막(104)의 상면을 평탄화 정지점으로 하여 노드 분리 공정을 진행한다. 전술한 바와 같이, 실리콘 저매늄 희생층(120)은 실리콘 산화막보다 식각이 잘 되기 때문에, 노드 분리 과정에서도 콘택(140)의 상면에 스크래치나 덴트 등과 같은 손상이 생기지 않는다.
도 8a, 도 8b 및 도 8c를 참조하면, 전술한 제1 실시예에 동일한 습식 식각법을 사용하여 희생층 패턴(120a)을 제거한다. 그리고, 상기 희생층 패턴(120a)이 있던 영역에 실리콘 산화물을 증착하여 층간 절연층(150)을 형성하면, 결과적으로 층간 절연층(150) 내에 종래와 동일한 구조의 자기정렬 콘택(140)이 형성된다.
이상, 자기정렬 콘택의 형성방법을 게이트 라인 구조물 사이에 콘택을 형성하는 경우에 대하여 설명하였지만, 자기정렬 콘택 형성 공정을 사용하여 비트 라인 구조물 사이에 콘택을 형성하는 방법에 대해서도 적용이 가능한 것은 당업자에게 자명하다. 따라서, 비트 라인 구조물에 대한 실시예의 상세한 설명은 생략한다.
본 발명에 관한 보다 상세한 내용은 다음의 구체적인 실험예를 통하여 설명하며, 여기에 기재되지 않은 내용은 이 기술 분야에서 숙련된 자이면 충분히 기술 적으로 유추할 수 있는 것이므로 설명을 생략한다. 또한, 다음의 실험예가 본 발명을 제한하려는 것은 아니다.
먼저, 실리콘 저매늄(Si1-xGex) 희생층 패턴(20a, 120a)을 제거할 때의 용이성을 검증하기 위해 습식 식각 특성에 대해 실험하였다. 평가에서 사용한 습식 식각 공정은 ① 25℃ 200 : 1 HF 희석액 240초, ② 145℃ 황산 스트립 10분, ③ 65℃ EKC 20분, ④ 저온(50℃) 수산화암모늄, 과산화수소, 및 탈이온수 혼합 용액(1 : 4 : 20) 2분, ⑤ 고온(70℃) 수산화암모늄, 과산화수소, 및 탈이온수 혼합 용액(1 : 4 : 20) 2분 이었다.
①에서 HF는 50 부피% 원액을 탈이온수에 혼합한 것이었다. ②에서 황산 스트립은 황산(H2SO4)과 과산화수소(H2O2)를 1 : 3 내지 1 : 6 정도로 혼합하여 사용하였다. ③에서 EKC 용액은 EKC Technology Inc.로부터 입수할 수 있는 유기 스트리퍼로서 용제 성분과 아민(amine)을 포함하고 있는 것을 사용하였다. ④, ⑤에서 수산화암모늄은 28 내지 30 부피% 원액, 과산화수소는 30 내지 32 부피% 원액을 사용하였다.
10% GeH4 대 SiH4의 유량비(480℃) 2.6 3.1 3.6 4
① 7Å 6Å 6Å 6Å
② 1Å 2Å 27Å 30Å
③ 32Å 17Å 16Å 3Å
④ ~ 300Å ~ 380Å ~ 540Å ~ 700Å
표 1과 표2에는 10% GeH4 대 SiH4의 유량비가 증가하는 순으로 Si1-xGe x층 증 착 온도가 480℃와 500℃인 경우에 대해 식각된 양을 정리하였다.
10% GeH4 대 SiH4의 유량비(500℃) 2.6 3.1 3.6 4
⑤ 257Å 499Å 836Å 987Å
④, ⑤의 경우에 분 당 수 백 Å의 식각율을 보이고 있음을 알 수 있다. 따라서, 수산화암모늄, 과산화수소 및 탈이온수 혼합 용액을 사용하면 실리콘저매늄층을 희생층으로 사용한 후에 제거하기가 매우 용이하다는 것을 확일할 수 있다.
표 1 및 표 2에서 알 수 있는 바와 같이, Ge의 함량이 높아질수록 ④, ⑤에 대한 식각율을 높일 수 있으며, 특히 ⑤의 경우 식각율이 매우 향상되는 것을 알 수 있다. 같은 조건에서 실리콘산화막, 실리콘질화막 및 폴리실리콘막을 식각하면 식각율이 약 5 ~ 10Å/min에 불과하다.
다음으로, 실리콘 저매늄막의 건식 식각 특성을 보여주기 위한 실험을 하였다. 이 실험에서는 건식 식각 가스로 HBr과 O2가 200 : 7로 혼합된 에천트를 사용하였으며, 바이어스 전력은 150W 내지 500W 사이에서 인가하였다. 그리고, 피식각 구조물은 실리콘 질화물로 형성된 하드 마스크막과 스페이서를 구비한 게이트 전극 구조물에 희생층으로서 실리콘 저매늄층을 약 6000Å의 두께로 형성한 것이다. 상기한 실험 결과는 도 9a의 SEM 사진에 잘 나타나 있다.
도 9a를 참조하면, 실리콘 저매늄층이 약 6000Å 식각되는 동안에 실리콘질화막은 약 30Å 정도 식각이 되기 때문에 실리콘질화막은 거의 식각이 되지 않는다는 것을 알 수 있다. 상기 데이터에 의하면, 실리콘질화막에 대한 실리콘 저매늄 막의 식각 선택비는 약 200 정도로서, 식각 선택비가 상당히 우수하다는 것을 알 수 있다.
도 9b에는 종래 기술에 따라서 실리콘산화물로 층간 절연층을 약 4000Å의 두께로 증착한 다음, 콘택 홀을 형성하기 위하여 건식 식각한 후의 SEM 사진이 도시되어 있다. 이 경우, 실리콘질화막의 손실은 300Å 정도로서 식각 선택비가 약 12 정도밖에 되지 않는다. 그리고, 9a 및 도 9b를 비교하면, 실리콘 저매늄층을 사용할 경우에는 게이트 전극 구조물의 쇼울드 부근에서 실리콘 질화막의 손상이 현저히 적다는 것을 알 수 있다.
이상, 본 발명을 바람직한 실시예들을 들어 상세하게 설명하였으나, 본 발명은 상기한 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다.
상술한 바와 같이, 본 발명의 실리콘저매늄 희생층을 사용하면 디자인 룰의 감소로 패턴의 종횡비가 증가함에도 불구하고, 계속 포토레지스트를 사용하여 미세 패턴을 형성할 수가 있다. 따라서, 콘택과 같은 반도체 소자의 미세 패턴을 보다 경제적이고 용이한 방법으로 형성할 수가 있다. 특히, 건식 식각 공정에서 포토레지스트막의 변형을 방지할 수 있기 위글링(wigling)이나 스트리에이션(striation)이 발생하는 것을 방지할 수 있다. 뿐만이 아니라 KrF용 포토레지스트 보다 얇은 두께가 요구되는 ArF용 포토레지스트와 같은 단파장 광원용 포토레지스트를 사용할 수가 있기 때문에, 보다 미세한 패턴을 형성하는 것이 가능하며 고집적화에 유리하 다.
특히, 본 발명에 의하면 스퍼터링 효과에 의한 하드 마스크막과 스페이서의 식각이 적기 때문에 자기정렬 콘택 형성 방법에 보다 유용하게 적용할 수가 있다. 이 경우, 식각 마스크로서 폴리 실리콘이나 실리콘 질화막을 사용함에 따른 공정 복잡화 및 비용의 증가를 방지할 수가 있다. 그리고, 실리콘 질화물보다 유전 상수가 적은 실리콘 산화물로 측벽 스페이서를 형성할 수가 있기 때문에 소자의 전기적 특성을 개선할 수가 있다.

Claims (47)

  1. 기판 상에 실리콘 저매늄(Si1-XGeX)으로 희생층을 형성하는 단계;
    상기 희생층 상에 소정의 패턴을 갖는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 희생층을 건식 식각함으로써 상기 기판을 노출시키는 희생층 패턴을 형성하는 단계;
    상기 실리콘 저매늄에 대하여 식각 선택비가 큰 제1 물질을 사용하여 상기 희생층 패턴에 의하여 한정되는 영역을 매립하는 제1 물질층 패턴을 형성하는 단계;
    상기 제1 물질층 패턴의 측벽이 노출되도록 상기 희생층 패턴을 습식 식각하여 제거하는 단계; 및
    제거된 상기 희생층 패턴이 있던 영역에 제2 물질을 채워서 제2 물질층 패턴을 형성하는 단계를 포함하는 반도체 소자의 미세 패턴 형성방법.
  2. 제1항에 있어서, 상기 제1 물질은 상기 희생층 패턴의 습식 식각 단계에서 사용하는 식각액에 대하여 거의 식각이 되지 않는 물질인 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  3. 제2항에 있어서, 상기 제1 물질은 폴리실리콘, 금속 실리사이드 또는 금속인 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  4. 제3항에 있어서, 상기 제1 물질은 폴리실리콘이고, 상기 제2 물질은 실리콘 산화물인 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  5. 제2항에 있어서, 상기 제1 물질은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물인 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  6. 제5항에 있어서, 상기 제1 물질은 실리콘 산화물이고, 상기 제2 물질은 폴리실리콘인 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  7. 제1항에 있어서, 상기 희생층의 건식 식각 공정에서 건식 식각 챔버 내의 바이어스 전력은 30 내지 300W를 가하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  8. 제1항에 있어서, 상기 희생층 패턴을 제거하는 단계는 상기 희생층 패턴의 상기 제1 물질층에 대한 선택비가 적어도 30 : 1인 습식 식각액을 사용하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  9. 제1항에 있어서, 상기 희생층 패턴을 제거하는 단계에서 분 당 수백 Å의 식각율을 보이는 습식 식각액을 사용하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  10. 제1항에 있어서, 상기 희생층 패턴을 제거하는 단계에서 수산화암모늄(NH4OH), 과산화수소(H2O2) 및 탈이온수를 포함하는 혼합 용액을 습식 식각액으로서 사용하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  11. 제10항에 있어서, 상기 수산화암모늄, 과산화수소 및 탈이온수의 혼합 비율은 1 : 4 : 20으로 사용하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  12. 제11항에 있어서, 상기 혼합 용액은 40 내지 75℃로 가열하여 사용하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  13. 제1항에 있어서, 상기 x의 범위는 0.1 이상 0.8 이하가 되도록 하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  14. 제1항에 있어서, 상기 실리콘 저매늄 희생층을 형성하는 단계의 공정 온도는 350 내지 500℃인 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  15. 다수의 제1 도전성 패턴이 형성되어 있는 물질층 상에 실리콘 저매늄(Si1-XGeX)으로 희생층을 형성하는 단계;
    상기 희생층 상에 소정의 패턴을 갖는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 희생층을 건식 식각함으로써 상기 다수의 제1 도전성 패턴 각각을 노출시키는 다수의 개구를 형성하는 단계;
    폴리 실리콘을 사용하여 상기 다수의 개구를 매립하는 다수의 제2 도전성 패턴을 형성하는 단계;
    상기 제2 도전성 패턴의 측벽이 노출되도록 잔류하는 상기 희생층을 습식 식각하여 제거하는 단계; 및
    제거된 상기 희생층이 있던 영역에 실리콘 산화물을 채워서 제1 층간 절연층을 형성하는 단계를 포함하는 반도체 소자의 콘택 형성방법.
  16. 다수의 제1 도전성 패턴이 형성되어 있는 물질층 상에 실리콘 저매늄(Si1-XGeX)으로 희생층을 형성하는 단계;
    상기 희생층 상에 소정의 패턴을 갖는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 희생층을 건식 식각함으로써 상기 다수의 제1 도전성 패턴 각각을 가리는 다수의 희생층 패턴을 형성하는 단계;
    실리콘 산화물을 사용하여 상기 다수의 희생층 패턴를 둘러싸는 제1 층간 절연층을 형성하는 단계;
    상기 다수의 희생층 패턴을 습식 식각하여 제거하는 단계; 및
    제거된 상기 희생층이 있던 영역에 폴리 실리콘을 채워서 제2 도전성 패턴을 형성하는 단계를 포함하는 반도체 소자의 콘택 형성방법.
  17. 제15항 또는 제16항에 있어서, 상기 제1 도전성 패턴이 형성된 물질층은 소스/드레인 영역이 형성된 반도체 기판 또는 상기 제1 도전성 패턴이 형성된 제2 층간 절연층인 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  18. 제15항 또는 제16항에 있어서, 상기 희생층의 건식 식각 공정에서 건식 식각 챔버 내의 바이어스 전력은 30 내지 300W를 가하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  19. 제15항 또는 제16항에 있어서, 상기 습식 단계는 상기 희생층 패턴의 상기 폴리 실리콘에 대한 선택비가 적어도 30 : 1인 습식 식각액을 사용하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  20. 제15항 또는 제16항에 있어서, 상기 습식 식각 단계에서 분 당 수백 Å의 식각율을 보이는 습식 식각액을 사용하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  21. 제15항 또는 제16항에 있어서, 상기 습식 식각 단계에서 수산화암모늄(NH4OH), 과산화수소(H2O2) 및 탈이온수가 포함된 혼합 용액을 습식 식각액으로서 사용하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  22. 제21항에 있어서, 상기 수산화암모늄, 과산화수소 및 탈이온수의 혼합 비율은 1 : 4 : 20으로 사용하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  23. 제22항에 있어서, 상기 혼합 용액은 40 내지 75℃로 가열하여 사용하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  24. 제15항 또는 제16항에 있어서, 상기 x의 범위는 0.1 이상 0.8 이하가 되도록 하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  25. 제15항 또는 제16항에 있어서, 상기 실리콘 저매늄 희생층을 형성하는 단계의 공정 온도는 350 내지 500℃인 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  26. 기판 상에 도전성 물질막, 하드 마스크막 및 측벽 스페이서를 포함하는 도전 라인 구조물을 형성하는 단계;
    상기 기판의 전면에 적어도 상기 도전 라인 구조물의 높이와 같거나 그 이상의 높이로 실리콘 저매늄(Si1-XGeX) 희생층을 형성하는 단계;
    상기 희생층 상에 콘택 홀을 한정하는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 희생층을 건식 식각함으로써 상기 기판을 노출시키는 상기 콘택 홀을 형성하는 단계;
    폴리 실리콘을 사용하여 상기 콘택 홀을 매립하는 다수의 콘택을 형성하는 단계;
    상기 잔류하는 희생층을 습식 식각하여 제거하는 단계; 및
    제거된 상기 희생층이 있던 영역에 실리콘 산화물을 채워서 제1 층간 절연층을 형성하는 단계를 포함하는 반도체 소자의 자기정렬 콘택 형성방법.
  27. 기판 상에 도전성 물질막, 하드 마스크막 및 측벽 스페이서를 포함하는 도전 라인 구조물을 형성하는 단계;
    상기 기판의 전면에 적어도 상기 도전 라인 구조물의 높이와 같거나 그 이상의 높이로 실리콘 저매늄(Si1-XGeX) 희생층을 형성하는 단계;
    상기 희생층 상에 후속 공정에서 형성될 콘택에 상응하는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 희생층을 건식 식각함으로써 상기 콘택 패턴에 상응하는 희생층 패턴을 형성하는 단계;
    실리콘 산화물을 사용하여 상기 희생층 패턴를 둘러싸는 제1 층간 절연층을 형성하는 단계;
    상기 다수의 희생층 패턴을 습식 식각하여 제거하는 단계; 및
    제거된 상기 희생층이 있던 영역에 폴리 실리콘을 채워서 상기 콘택을 형성하는 단계를 포함하는 반도체 소자의 자기정렬 콘택 형성방법.
  28. 제26항 또는 제27항에 있어서, 상기 실리콘 저매늄 희생층 형성 단계는,
    상기 도전 라인 구조물이 형성되어 있는 상기 기판의 전면에 실리콘 저매늄층을 형성하는 단계; 및
    상기 도전 라인 구조물보다 높은 높이까지 상기 실리콘 저매늄 희생층을 부 분 화학적 기계적 연마(partial CMP)하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 자기정렬 콘택 형성방법.
  29. 제26항 또는 제27항에 있어서, 상기 도전 라인 구조물은 상기 도전성 물질막의 하부에 형성되어 있는 게이트 산화막을 더 포함하는 게이트 라인 구조물인 것을 특징으로 하는 반도체 소자의 자기정렬 콘택 형성방법.
  30. 제29항에 있어서, 상기 콘택은 상기 기판의 소오스/드레인 영역과 전기적으로 연결되는 것을 특징으로 하는 자기정렬 콘택 형성방법.
  31. 제30항에 있어서, 상기 하드 마스크막 및 상기 측벽 스페이서는 실리콘 질화물로 형성하는 것을 특징으로 하는 반도체 소자의 자기정렬 콘택 형성방법.
  32. 제31항에 있어서, 상기 측벽 스페이서는 실리콘 산화물로 형성하는 것을 특징으로 하는 반도체 소자의 자기정렬 콘택 형성방법.
  33. 제26항 또는 제27항에 있어서, 상기 도전 라인 구조물은 비트 라인 구조물인 것을 특징으로 하는 반도체 소자의 자기정렬 콘택 형성방법.
  34. 제33항에 있어서, 상기 하드 마스크막 및 상기 측벽 스페이서는 실리콘 질화 물로 형성하는 것을 특징으로 하는 반도체 소자의 자기정렬 콘택 형성방법.
  35. 제33항에 있어서, 상기 측벽 스페이서는 실리콘 산화물로 형성하는 것을 특징으로 하는 반도체 소자의 자기정렬 콘택 형성방법.
  36. 제26항 또는 제27항에 있어서, 상기 희생층의 건식 식각 공정에서 건식 식각 챔버 내의 바이어스 전력은 30 내지 300W를 가하는 것을 특징으로 하는 반도체 소자의 자기정렬 콘택 형성방법.
  37. 제26항 또는 제27항에 있어서, 상기 희생층을 건식 식각한 다음에는, 상기 결과물을 HF 세정하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 자기 정렬 콘택 형성방법.
  38. 제26항 또는 제27항에 있어서, 상기 습식 단계는 상기 희생층 패턴의 상기 폴리 실리콘에 대한 선택비가 적어도 30 : 1인 습식 식각액을 사용하는 것을 특징으로 하는 반도체 소자의 자기정렬 콘택 형성방법.
  39. 제26항 또는 제27항에 있어서, 상기 습식 식각 단계에서 분 당 수백 Å의 식각율을 보이는 습식 식각액을 사용하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  40. 제26항 또는 제27항에 있어서, 상기 습식 식각 단계에서 수산화암모늄(NH4OH), 과산화수소(H2O2) 및 탈이온수를 포함하는 혼합 용액을 습식 식각액으로서 사용하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  41. 제40항에 있어서, 상기 수산화암모늄, 과산화수소 및 탈이온수의 혼합 비율은 1 : 4 : 20으로 사용하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  42. 제41항에 있어서, 상기 혼합 용액은 40 내지 75℃로 가열하여 사용하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  43. 제26항 또는 제27항에 있어서, 상기 x의 범위는 0.1 이상 0.8 이하가 되도록 하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  44. 제26항 또는 제27항에 있어서, 상기 실리콘 저매늄 희생층을 형성하는 단계의 공정 온도는 350 내지 500℃인 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  45. 제1항에 있어서, 상기 희생층 패턴을 제거하는 단계는 상기 희생층 패턴의 상기 제1 물질층에 대한 선택비가 30:1인 습식식각액을 사용하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  46. 제15항 또는 제16항에 있어서, 상기 습식식각 단계는 상기 희생층 패턴의 상기 폴리실리콘에 대한 선택비가 30:1인 습식식각액을 사용하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  47. 제26항 또는 제27항에 있어서, 상기 습식식각 단계는 상기 희생층 패턴의 상기 폴리실리콘에 대한 선택비가 30:1인 습식식각액을 사용하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
KR1020040046555A 2004-06-22 2004-06-22 실리콘 저매늄 희생층을 이용한 반도체 소자의 미세 패턴형성방법 및 그 패턴 형성방법을 이용한 자기정렬 콘택형성방법 KR100585148B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020040046555A KR100585148B1 (ko) 2004-06-22 2004-06-22 실리콘 저매늄 희생층을 이용한 반도체 소자의 미세 패턴형성방법 및 그 패턴 형성방법을 이용한 자기정렬 콘택형성방법
US11/157,435 US7566659B2 (en) 2004-06-22 2005-06-21 Method of forming fine pattern of semiconductor device using SiGe layer as sacrificial layer, and method of forming self-aligned contacts using the same
CNB2005100795211A CN100541718C (zh) 2004-06-22 2005-06-22 形成半导体器件精细图形的方法及用其形成接触的方法
JP2005182481A JP2006013506A (ja) 2004-06-22 2005-06-22 シリコンゲルマニウム犠牲層を用いた半導体素子の微細パターンの形成方法及びそのパターンの形成方法を用いた自己整列コンタクトの形成方法
US12/496,108 US7763544B2 (en) 2004-06-22 2009-07-01 Method of forming fine pattern of semiconductor device using sige layer as sacrificial layer, and method of forming self-aligned contacts using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040046555A KR100585148B1 (ko) 2004-06-22 2004-06-22 실리콘 저매늄 희생층을 이용한 반도체 소자의 미세 패턴형성방법 및 그 패턴 형성방법을 이용한 자기정렬 콘택형성방법

Publications (2)

Publication Number Publication Date
KR20050121429A KR20050121429A (ko) 2005-12-27
KR100585148B1 true KR100585148B1 (ko) 2006-05-30

Family

ID=36605593

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040046555A KR100585148B1 (ko) 2004-06-22 2004-06-22 실리콘 저매늄 희생층을 이용한 반도체 소자의 미세 패턴형성방법 및 그 패턴 형성방법을 이용한 자기정렬 콘택형성방법

Country Status (4)

Country Link
US (2) US7566659B2 (ko)
JP (1) JP2006013506A (ko)
KR (1) KR100585148B1 (ko)
CN (1) CN100541718C (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9024291B2 (en) 2013-04-25 2015-05-05 SK Hynix Inc. Resistive memory device and fabrication method thereof
KR20220170228A (ko) * 2021-06-22 2022-12-29 인하대학교 산학협력단 전계 효과 트랜지스터의 채널 개선 구조

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100624089B1 (ko) * 2005-07-12 2006-09-15 삼성전자주식회사 패턴 형성 방법, 이를 이용한 다중게이트 산화막 및 플래쉬메모리 셀의 제조 방법
FR2902234B1 (fr) * 2006-06-12 2008-10-10 Commissariat Energie Atomique PROCEDE DE REALISATION DE ZONES A BASE DE Si1-yGey DE DIFFERENTES TENEURS EN Ge SUR UN MEME SUBSTRAT PAR CONDENSATION DE GERMANIUM
KR100790998B1 (ko) * 2006-10-02 2008-01-03 삼성전자주식회사 셀프 얼라인 더블 패터닝법을 사용한 패드 패턴 형성 방법 및 셀프 얼라인 더블 패터닝법을 사용한 콘택홀 형성방법
US7557008B2 (en) * 2007-01-23 2009-07-07 Freescale Semiconductor, Inc. Method of making a non-volatile memory device
US8784846B2 (en) * 2007-07-30 2014-07-22 Loma Linda University Medical Center Systems and methods for particle radiation enhanced delivery of therapy
JP5759091B2 (ja) * 2009-01-30 2015-08-05 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置及び半導体記憶装置の製造方法
US20110241116A1 (en) * 2010-04-06 2011-10-06 International Business Machines Corporation FET with FUSI Gate and Reduced Source/Drain Contact Resistance
WO2012061266A2 (en) * 2010-11-01 2012-05-10 The Board Of Trustees Of The University Of Illinois Method of forming an array of nanostructures
US8304262B2 (en) * 2011-02-17 2012-11-06 Lam Research Corporation Wiggling control for pseudo-hardmask
FR2980637B1 (fr) * 2011-09-28 2014-05-16 Commissariat Energie Atomique Procede de fabrication d'un dispositif semi-conducteur avec une etape de retrait selective d'une couche de silicium germanium
KR20130065257A (ko) * 2011-12-09 2013-06-19 에스케이하이닉스 주식회사 다마신공정을 이용한 반도체장치 제조 방법
CN103474389B (zh) * 2012-06-06 2016-03-02 中芯国际集成电路制造(上海)有限公司 金属互连结构的制作方法
US9177956B2 (en) 2013-07-31 2015-11-03 Globalfoundries Inc. Field effect transistor (FET) with self-aligned contacts, integrated circuit (IC) chip and method of manufacture
US11069610B2 (en) 2019-10-15 2021-07-20 Micron Technology, Inc. Methods for forming microelectronic devices with self-aligned interconnects, and related devices and systems
CN110797257A (zh) * 2019-11-15 2020-02-14 上海集成电路研发中心有限公司 一种图形传递方法
KR102256029B1 (ko) * 2019-11-27 2021-05-25 아주대학교산학협력단 나노 구조체의 제조 방법
CN113921472B (zh) * 2020-07-08 2024-07-19 长鑫存储技术有限公司 半导体结构及其制作方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0154781B1 (ko) 1995-10-31 1998-12-01 김광호 습식 식각을 이용한 박막 트랜지스터의 제조 방법
JPH09223735A (ja) * 1996-02-15 1997-08-26 Sony Corp 半導体装置のコンタクト開孔方法
JPH10233451A (ja) * 1997-02-21 1998-09-02 Fujitsu Ltd 半導体装置の製造方法
US6010935A (en) 1997-08-21 2000-01-04 Micron Technology, Inc. Self aligned contacts
KR100336371B1 (ko) 1998-12-30 2002-09-26 주식회사 하이닉스반도체 반도체소자의이중다마신형성방법
AU3346000A (en) 1999-01-15 2000-08-01 Regents Of The University Of California, The Polycrystalline silicon germanium films for forming micro-electromechanical systems
KR100745906B1 (ko) 2001-05-24 2007-08-02 주식회사 하이닉스반도체 반도체소자의 콘택플러그 형성방법
US7355253B2 (en) * 2003-08-22 2008-04-08 International Business Machines Corporation Strained-channel Fin field effect transistor (FET) with a uniform channel thickness and separate gates
US20050085072A1 (en) * 2003-10-20 2005-04-21 Kim Hyun T. Formation of self-aligned contact plugs

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9024291B2 (en) 2013-04-25 2015-05-05 SK Hynix Inc. Resistive memory device and fabrication method thereof
KR20220170228A (ko) * 2021-06-22 2022-12-29 인하대학교 산학협력단 전계 효과 트랜지스터의 채널 개선 구조
KR102545297B1 (ko) * 2021-06-22 2023-06-20 인하대학교 산학협력단 전계 효과 트랜지스터의 채널 개선 구조

Also Published As

Publication number Publication date
US20050282363A1 (en) 2005-12-22
KR20050121429A (ko) 2005-12-27
JP2006013506A (ja) 2006-01-12
US20090263970A1 (en) 2009-10-22
CN100541718C (zh) 2009-09-16
CN1750234A (zh) 2006-03-22
US7566659B2 (en) 2009-07-28
US7763544B2 (en) 2010-07-27

Similar Documents

Publication Publication Date Title
KR100585148B1 (ko) 실리콘 저매늄 희생층을 이용한 반도체 소자의 미세 패턴형성방법 및 그 패턴 형성방법을 이용한 자기정렬 콘택형성방법
JP2006310749A (ja) 半導体素子のトランジスタ製造方法
KR100342306B1 (ko) 트랜지스터 및 이의 형성 방법
KR100512904B1 (ko) 반도체소자의 제조방법
KR20050014440A (ko) 폴리실리콘 식각 마스크를 이용한 반도체 소자의 제조방법
US6828187B1 (en) Method for uniform reactive ion etching of dual pre-doped polysilicon regions
KR20040075565A (ko) 반도체 장치의 패턴 형성 방법 및 이를 이용한 반도체장치의 제조방법
KR20090083654A (ko) 금속 실리사이드를 포함하는 트랜지스터 및 그 제조 방법,이를 이용한 반도체 소자 제조 방법.
US7125775B1 (en) Method for forming hybrid device gates
KR100511907B1 (ko) 반도체 소자의 제조방법
KR100744682B1 (ko) 반도체소자의 제조방법
KR100733429B1 (ko) 반도체 장치의 제조방법
KR20050031677A (ko) 실리콘 저매늄 하드 마스크를 이용한 반도체 소자의 미세패턴 형성방법과 이를 이용한 반도체 소자의 제조방법
KR20050068363A (ko) 하드 마스크를 이용한 미세 패턴 형성 방법
KR101024252B1 (ko) 반도체소자 제조 방법
KR100861312B1 (ko) 반도체 소자의 제조방법
KR20070000774A (ko) 반도체 소자 제조 방법
KR20040007991A (ko) 반도체소자의 비트라인 형성방법
KR20000044949A (ko) 반도체 소자의 게이트 전극 형성 방법
KR20050001844A (ko) 반도체소자 제조 방법
KR20000041321A (ko) 실리사이데이션 저지층을 갖는 반도체 장치의 제조 방법
KR20030056607A (ko) 반도체 소자의 제조 방법
KR19990025541A (ko) 프로파일을 개선할 수 있는 트랜치 소자분리 공정의 세정방법
KR19990003260A (ko) 반도체 장치의 제조 방법
KR20030001178A (ko) 반도체 소자의 플러그 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130430

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140430

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150430

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160429

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170427

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180430

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20190429

Year of fee payment: 14