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KR20100029637A - 반도체 메모리 장치 및 상기 반도체 메모리 장치의 동작 방법 - Google Patents

반도체 메모리 장치 및 상기 반도체 메모리 장치의 동작 방법 Download PDF

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KR20100029637A
KR20100029637A KR1020080088478A KR20080088478A KR20100029637A KR 20100029637 A KR20100029637 A KR 20100029637A KR 1020080088478 A KR1020080088478 A KR 1020080088478A KR 20080088478 A KR20080088478 A KR 20080088478A KR 20100029637 A KR20100029637 A KR 20100029637A
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South Korea
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voltage
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supply voltage
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김경우
윤종신
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삼성전자주식회사
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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로 복수의 워드라인들, 복수의 워드라인들과 교차하는 복수의 비트라인들, 복수의 워드라인들과 복수의 비트라인들이 교차되는 영역에 배치되는 복수의 메모리 셀들, 및 전원 전압과 복수의 메모리 셀들 사이에 직렬로 연결되고 복수의 메모리 셀들의 동작을 제어하는 제어 신호를 기초로 온/오프되는 복수의 소자들을 포함하여, 전원 전압을 소정의 레벨로 제어하여 복수의 메모리 셀들에 제공하는 전압 제어부를 포함한다.

Description

반도체 메모리 장치 및 상기 반도체 메모리 장치의 동작 방법{Semiconductor Memory Device, Method of Operating the same}
본 발명은 반도체 메모리 장치 및 상기 반도체 메모리 장치의 제조 방법에 관한 것으로, 더욱 상세하게는, 메모리 셀에 대한 안정적인 쓰기 동작의 수행이 가능한 반도체 메모리 장치 및 상기 반도체 메모리 장치의 제조 방법에 관한 것이다.
데이터를 저장하는 반도체 메모리 소자들은 크게 휘발성 메모리 소자(volatile memory device)와 비휘발성 메모리 소자(non-volatile memory device)로 분류될 수 있다. 휘발성 메모리 소자는 전원 공급이 차단되는 경우에 저장된 데이터를 잃어버리는 반면, 비휘발성 메모리 소자는 전원 공급이 차단되더라도 저장된 데이터를 유지한다.
휘발성 메모리 소자의 예로는 대표적으로 DRAM(Dynamic Random Access Memory), SRAM(Static RAM)이 있는데, SRAM은 DRAM에 비해 소비 전력이 적고, 동작 속도가 빠르다는 장점 때문에 캐시 메모리 등으로 이용되고 있다.
본 발명이 해결하고자 하는 과제는 메모리 셀에 대한 쓰기 동작이 수행될 때에 메모리 셀에 제공되는 전원 전압의 레벨을 선택적으로 조절할 수 있는 반도체 메모리 장치 및 상기 반도체 메모리 장치의 동작 방법을 제공하는데 있다.
상기 과제를 해결하기 위한 본 발명에 따른 반도체 메모리 장치는 복수의 워드라인들; 상기 복수의 워드라인들과 교차하는 복수의 비트라인들; 상기 복수의 워드라인들과 상기 복수의 비트라인들이 교차되는 영역에 배치되는 복수의 메모리 셀들; 및 전원 전압과 상기 복수의 메모리 셀들 사이에 직렬로 연결되고 상기 복수의 메모리 셀들의 동작을 제어하는 제어 신호를 기초로 온/오프되는 복수의 소자들을 포함하여, 상기 전원 전압을 소정의 레벨로 제어하여 상기 복수의 메모리 셀들에 제공하는 전압 제어부를 포함한다.
상기 전압 제어부에 포함된 상기 복수의 소자들은 상기 제어 신호가 상기 복수의 메모리 셀들 중 하나에 대한 쓰기 동작을 지시할 때에 활성화되는 복수의 스위치들을 포함할 수 있다. 상기 전압 제어부에 포함된 상기 복수의 소자들은 상기 제어 신호가 상기 복수의 메모리 셀들 중 하나에 대한 쓰기 동작을 지시할 때에 온되는 복수의 피모스 트랜지스터들을 포함할 수 있다.
상기 전압 제어부는 상기 제어 신호가 상기 복수의 메모리 셀들 중 하나에 대한 쓰기 동작을 지시할 때에, 상기 직렬 연결된 복수의 피모스 트랜지스터들 중 선택된 피모스 트랜지스터의 드레인 전압을 상기 메모리 셀들에 제공할 수 있다. 상기 전압 제어부는 상기 제어 신호가 상기 복수의 메모리 셀들 중 하나에 대한 쓰기 동작을 지시할 때에, 상기 전원 전압에서, 상기 전원 전압과 상기 선택된 피모스 트랜지스터 사이에 연결된 적어도 하나의 트랜지스터의 문턱 전압을 감산한 레벨의 전압을 상기 메모리 셀들에 제공할 수 있다.
상기 복수의 피모스 트랜지스터들의 문턱 전압을 서로 다를 수 있다. 상기 복수의 피모스 트랜지스터들의 문턱 전압을 동일할 수 있다.
상기 제어 신호는 파워 게이팅(gating) 제어 신호 및 쓰기 인에이블(enable) 신호를 포함할 수 있다.
상기 전압 제어부는 상기 파워 게이팅 제어 신호 및 상기 쓰기 인에이블 신호에 대하여 소정의 논리 연산을 수행하는 논리 게이트; 및 상기 논리 게이트의 출력에 따라 온/오프되는 복수의 스위치들을 더 포함하고, 상기 직렬 연결된 복수의 소자들은 대응되는 상기 복수의 스위치들의 출력에 따라 온/오프될 수 있다.
상기 논리 게이트는 상기 파워 게이팅 제어 신호 및 상기 쓰기 인에이블 신호에 대하여 NAND 연산을 수행하는 NAND 게이트일 수 있다. 상기 복수의 스위치들 각각은 상기 전원 전압을 제공받는 소스와 상기 논리 게이트의 출력과 연결되는 게이트를 가지는 피모스 트랜지스터일 수 있다.
상기 복수의 메모리 셀들은 각각 상기 제어된 전원 전압을 제공받고, 교차 결합된(cross-coupled) 제1 및 제2 인버터들; 상기 비트라인들 중 제1 비트라인과 상기 제1 인버터의 출력 단자 사이에 배치되고, 상기 복수의 워드라인들 중 제1 워 드라인에 의해 온/오프되는 제1 액세스 트랜지스터; 및 상기 제1 비트라인에 대응되는 제1 상보 비트라인과 상기 제2 인버터의 출력 단자 사이에 배치되고, 상기 제1 워드라인에 의해 온/오프되는 제2 액세스 트랜지스터를 포함할 수 있다.
상기 전압 제어부와 상기 복수의 메모리 셀들 사이에 배치되는 적어도 하나의 더미 셀을 더 포함할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명에 따른 반도체 메모리 소자의 동작 방법은 복수의 메모리 셀들의 동작을 제어하는 제어 신호를 기초로, 전원 전압과 상기 복수의 메모리 셀들 사이에 직렬로 연결된 복수의 소자들을 활성화시키는 단계; 상기 복수의 소자들이 활성화되면, 상기 전원 전압을 소정의 레벨로 제어하여 상기 복수의 메모리 셀들에 제공하는 단계; 및 상기 제어된 전원 전압을 수신하여, 복수의 워드라인들 및 복수의 비트라인들의 전압 레벨에 따라 상기 복수의 메모리 셀들 각각에 대하여 읽기 동작 또는 쓰기 동작을 수행하는 단계를 포함한다.
본 발명에 따르면, 메모리 셀에 제공되는 전원 전압을 제어하는 전압 제어부에 메모리 셀에 대한 쓰기 동작을 보조 하는 쓰기 보조 회로를 포함하고, 상기 쓰기 보조 회로는 전원 전압과 메모리 셀 사이에 직렬로 연결된 복수의 소자들을 포함한다. 이로써, 메모리 셀에 대한 쓰기 동작이 수행될 때 쓰기 보조 회로에서 복수의 소자들 중 선택된 소자에 따라 다양한 레벨의 전원 전압을 메모리 셀에 제공할 수 있다. 따라서, 메모리 셀들의 특성이 서로 다른 경우에 메모리 셀에 따라 적응적으로 전원 전압을 제공할 수 있으므로, 메모리 셀에 대하여 안정적으로 쓰기 동작이 실행될 수 있고, 쓰기 동작의 안정성에 대한 동작 마진(margin)이 향상될 수 있다.
또한, 본 발명에 따르면, 저 전압에서도 반도체 메모리 장치에 포함된 각 메모리 셀에서의 트랜지스터들의 개수 또는 반도체 메모리 장치의 제조 공정의 미세화 기술의 수준에 관계없이 메모리 셀에 대한 안정적인 쓰기 동작을 수행할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서 막, 영역, 또는 기판등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", " 직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들 은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치는 전압 제어부(10), 메모리 셀 어레이(20), 로우 디코더(30), 칼럼 디코더(40) 및 감지 증폭기(50)를 포함한다.
전압 제어부(10)는 메모리 셀 어레이(20)에 제공되는 전원 전압을 제어한다. 보다 상세하게는, 전압 제어부(10)는 메모리 셀 어레이(20)의 동작을 지시하는 제어 신호(CS)에 따라 메모리 셀 어레이(20)에 제공되는 전원 전압의 레벨을 제어한다. 메모리 셀 어레이(20)는 복수의 워드라인(WL)들과 복수의 비트라인(BL)들이 교차되는 영역에 배치되는 복수의 메모리 셀들 및 적어도 하나의 더미 셀을 포함한다.
로우 디코더(30)는 로우 어드레스(X_ADD)를 디코딩하여 대응되는 하나의 워드라인을 활성화시킨다. 칼럼 디코더(40)는 칼럼 어드레스(Y_ADD)를 디코딩하여 대응되는 하나의 비트라인 쌍을 선택한다. 감지 증폭기(50)는 칼럼 디코더(40)로부터 출력된 신호들의 차이를 증폭하여 출력 신호를 생성한다.
도 2는 도 1의 반도체 메모리 장치에 포함된 전압 제어부 및 메모리 셀 어레이를 나타내는 회로도이다.
도 3은 도 2의 전압 제어부 및 메모리 셀 어레이를 보다 상세하게 나타내는 회로도이다.
도 2 및 3을 참조하면, 전압 제어부(10)는 논리 게이트(11), 스위칭 회로(12) 및 쓰기 보조(assist) 회로(13)를 포함한다. 최근에는 반도체 메모리 장치에 포함된 각각의 메모리 셀에 대한 공정이 미세화됨에 따라, 메모리 셀의 사이즈와 메모리 셀에 공급되는 전원 전압이 줄어들고 있다. 이에 따라, 메모리 셀의 동작을 보조하기 위한 보조 소자들이 요구되는바, 본 발명의 일 실시예에서 전압 제어부(10)는 쓰기 보조 회로(13)를 포함한다.
메모리 셀 어레이(20)는 복수의 메모리 셀들(21)을 포함한다. 도 2 및 3에는 편의상 하나의 메모리 셀(21)만을 도시하였으나, 메모리 셀(21)의 개수는 변경 가능하다. 본 발명의 일 실시예에서, 메모리 셀은 SRAM 셀일 수 있으나, 본 발명은 이에 한정되지 않는다.
논리 게이트(11)는 파워 게이팅 제어 신호(power gating control signal, PC)와 쓰기 인에이블 신호(write enable signal, EN)에 대해 논리 연산을 수행하는데, 본 발명의 일 실시예에서 논리 게이트(11)는 NAND 게이트(11)일 수 있다. 여기서, 파워 게이팅 제어 신호(PC)는 전압 제어부(10)에 대한 온/오프를 제어한다. 또한, 쓰기 인에이블 신호(EN)는 메모리 셀(21)에 대한 쓰기 동작을 실행하는 경우에 활성화된다.
본 발명의 일 실시예에서, 파워 게이팅 제어 신호(PC)가 논리 "하이(high)"이고, 쓰기 인이에블 신호(EN)가 논리 "하이"이면, NAND 게이트(11)의 출력은 논리 "로우(low)"이고, 메모리 셀(21)에 대한 읽기(read) 동작이 실행된다. 또한, 파워 게이팅 제어 신호(PC)가 논리 "로우"이고, 쓰기 인에이블 신호(EN)가 논리 "로우"이면, NAND 게이트(11)의 출력은 논리 "하이"이고, 메모리 셀(21)에 대한 쓰기 동작이 실행된다. 이는 본 발명의 일 실시예에서 논리 게이트(11)로 NAND 게이트를 이용했기 때문이며, 다른 논리 게이트를 이용할 경우에 파워 게이팅 제어 신호(PC)와 쓰기 인에이블 신호(EN)의 신호 레벨에 따른 논리 게이트의 출력은 달라질 수 있다.
스위칭 회로(12)는 논리 게이트(11)의 출력 레벨에 따라 온/오프되는 복수의 스위치들(M1, M2, M3)을 포함한다. 본 발명의 일 실시예에서, 스위칭 회로(12)는 전원 전압에 연결되는 소스와 논리 게이트(11)의 출력을 입력받는 게이트를 갖는 제1 내지 제3 PMOS 트랜지스터들(M1, M2, M3)을 포함할 수 있다. 여기서, 각 PMOS 트랜지스터들(M1, M2, M3)의 드레인은 쓰기 보조 회로(13)에 포함된 복수의 소자들 중 하나에 연결된다. 도 2 및 3에서는 세 개의 PMOS 트랜지스터들(M1, M2, M3)만을 도시하였으나, 본 발명의 다른 실시예에서, PMOS 트랜지스터들의 개수는 변경 가능하다.
메모리 셀(21)에 대한 읽기 동작이 실행될 때에는, 즉, 논리 게이트(11)의 출력이 논리 "로우"이면, 스위칭 회로(12)에 포함된 제1 내지 제3 PMOS 트랜지스터들(M1, M2, M3)은 턴온된다. 한편, 메모리 셀(21)에 대한 쓰기 동작이 실행될 때에는, 즉, 논리 게이트(11)의 출력이 논리 "하이"이면, 스위칭 회로(12)에 포함된 제1 내지 제3 PMOS 트랜지스터들(M1, M2, M3)은 턴오프된다.
쓰기 보조 회로(13)는 메모리 셀(21)에 대한 쓰기 동작을 보조하는 것으로, 메모리 셀(21)에 대한 읽기 동작이 실행될 때에는 활성화되지 않고, 메모리 셀(21)에 대한 쓰기 동작이 실행될 때에만 활성화된다. 보다 상세하게는, 쓰기 보조 회로(13)는 전원 전압(VDD)과 메모리 셀 어레이(20) 사이에 직렬로 연결된 복수의 소자들(M4, M5, M6)을 포함하는데, 본 발명의 일 실시예에서, 복수의 소자들(M4, M5, M6)은 PMOS 트랜지스터들(M4, M5, M6)일 수 있다. 도 2 및 3에서는 세 개의 PMOS 트랜지스터들(M4, M5, M6)만을 도시하였으나, 본 발명의 다른 실시예에서, PMOS 트랜지스터들의 개수는 변경 가능하다.
본 발명의 일 실시예에서, 제4 내지 제6 PMOS 트랜지스터들(M4, M5, M6)의 문턱 전압은 서로 다를 수 있다. 또한, 본 발명의 다른 실시예에서, 제4 내지 제6 PMOS 트랜지스터들(M4, M5, M6)의 문턱 전압은 동일할 수도 있다. 또한, 본 발명의 또 다른 실시예에서, 제4 내지 제6 PMOS 트랜지스터들(M4, M5, M6) 중 두 개의 문턱 전압은 동일하고, 나머지 하나의 문턱 전압은 다를 수도 있다.
구체적으로, 제4 PMOS 트랜지스터(M4)는 전원 전압(VDD)에 연결되는 소스와 스위칭 회로(12)의 제1 PMOS 트랜지스터(M1)의 드레인 전압을 입력받는 게이트를 갖는다. 또한, 제5 PMOS 트랜지스터(M5)는 제4 PMOS 트랜지스터(M4)의 드레인과 연결되는 소스와 스위칭 회로(12)의 제2 PMOS 트랜지스터(M2)의 드레인 전압을 입력받는 게이트를 갖는다. 또한, 제6 PMOS 트랜지스터는 제5 PMOS 트랜지스터(M5)의 드레인과 연결되는 소스와 스위칭 회로(12)의 제3 PMOS 트랜지스터(M3)의 드레인 전압을 입력받는 게이트를 갖는다.
도 2 및 3에서, 제4 PMOS 트랜지스터(M4)와 제5 PMOS 트랜지스터(M5)는 제1 노드(N1)로 연결되고, 제5 PMOS 트랜지스터(M5)와 제6 PMOS 트랜지스터(M6)은 제2 노드(N2)로 연결되며, 제6 PMOS 트랜지스터(M6)와 메모리 셀(21)은 제3 노드(N3)로 연결된다. 그러나, 메모리 셀(21)은 메모리 셀(21)의 특성에 적응적으로 제1 내지 제3 노드(N1, N2, N3) 중 하나와 연결될 수 있다.
보다 상세하게는, 메모리 셀(21)에 대한 읽기 동작이 실행될 때에는, 스위칭 회로(12)에 포함된 제1 내지 제3 PMOS 트랜지스터들(M1, M2, M3)은 모두 턴온되므로, 제1 내지 제3 PMOS 트랜지스터(M1, M2, M3)들 각각의 드레인 전압은 논리 "하이"이고 쓰기 보조 회로(13)에 포함된 제4 내지 제6 PMOS 트랜지스터들(M4, M5, M6)은 턴오프된다. 한편, 메모리 셀(21)에 대한 쓰기 동작이 실행될 때에는, 스위칭 회로(12)에 포함된 제1 내지 제3 PMOS 트랜지스터들(M1, M2, M3)은 모두 턴오프되고 쓰기 보조 회로(13)에 포함된 제4 내지 제6 PMOS 트랜지스터들(M4, M5, M6)은 턴온된다.
이처럼 제4 내지 제6 PMOS 트랜지스터들(M4, M5, M6)이 턴온되면, 제4 PMOS 트랜지스터(M4)의 드레인 전압, 즉, 제1 노드(N1)에서의 전압은 전원 전압(VDD)에서 제4 PMOS 트랜지스터(M4)의 문턱 전압(Vtp1)만큼 감산된 레벨(VDD-Vtp1)이 된 다. 또한, 제5 PMOS 트랜지스터(M5)의 드레인 전압, 즉, 제2 노드(N2)에서의 전압은 전원 전압(VDD)에서, 제4 PMOS 트랜지스터(M4)의 문턱 전압(Vtp1) 및 제5 PMOS 트랜지스터(M5)의 문턱 전압(Vtp2)의 합만큼 감산된 레벨(VDD-(Vtp1+Vtp2))이 된다. 또한, 제6 PMOS 트랜지스터(M6)의 드레인 전압, 즉 제3 노드(N3)에서의 전압은 전원 전압(VDD)에서, 제4 PMOS 트랜지스터(M4)의 문턱 전압(Vtp1), 제5 PMOS 트랜지스터(M5)의 문턱 전압(Vtp2) 및 제6 PMOS 트랜지스터(M6)의 문턱 전압(Vtp3)의 합만큼 감산된 레벨(VDD-(Vtp1+Vtp2+Vtp3))이 된다.
예를 들어, 전원 전압(VDD)이 1 V이고, 제4 PMOS 트랜지스터(M4)의 문턱 전압(Vtp1)은 0.3 V이고, 제5 PMOS 트랜지스터(M5)의 문턱 전압(Vtp2)은 0.2 V이고, 제6 PMOS 트랜지스터(M6)의 문턱 전압(Vtp3)은 0.1 V라고 하자. 쓰기 인에이블 신호(EN)가 메모리 셀(21)에 대한 쓰기 동작을 지시하는 경우에 제4 내지 제6 PMOS 트랜지스터들(M4, M5, M6)은 턴온된다. 이 경우, 제4 PMOS 트랜지스터(M4)의 드레인 전압, 즉, 제1 노드(N1)에서의 전압은 0.7 V(1 V- 0.3 V)이고, 제5 PMOS 트랜지스터(M5)의 드레인 전압, 즉, 제2 노드(N2)에서의 전압은 0.5 V(1 V- (0.3 + 0.2) V)이고, 제6 PMOS 트랜지스터(M6)의 드레인 전압, 즉, 제3 노드(N3)에서의 전압은 0.4 V(1 V- (0.3 + 0.2 + 0.1) V)이다. 메모리 셀(21)이 제1 노드(N1)에 연결된 경우에 메모리 셀(21)에는 0.7 V가 제공되는데, 이 때 메모리 셀(21)에서 정상적으로 쓰기 동작이 수행되지 않는다면, 메모리 셀(21)에 제공되는 전원 전압을 더 낮춰줄 것이 요구된다. 따라서, 메모리 셀(21)을 제2 노드(N2)에 연결시켜, 메모리 셀(21)에 0.5 V를 제공할 수 있다. 그러나, 이 경우에도 메모리 셀(21)에서 정상 적으로 쓰기 동작이 수행되지 않는다면, 메모리 셀(21)을 제3 노드(N3)에 연결시켜, 메모리 셀(21)에 0.4 V를 제공할 수 있다.
이와 같이, 전원 제어부(10)는 직렬 연결된 제4 내지 제6 PMOS 트랜지스터들(M4, M5, M6)을 포함하는 쓰기 보조 회로(13)를 포함함으로써, 메모리 셀(21)에 대한 쓰기 동작이 실행될 때, 메모리 셀(21)에 서로 다른 전원 전압을 선택적으로 제공할 수 있다. 이로써, 메모리 셀(21)에 대한 쓰기 동작이 실행될 때에 메모리 셀(21)은 전압 제어부(10)로부터 최적의 전원 전압을 제공받을 수 있고, 메모리 셀(21)에서 쓰기 동작 마진을 향상시킬 수 있다.
일반적으로, 메모리 셀에 대한 쓰기 동작은, 메모리 셀에 저장된 논리 "하이"를 논리 "로우"로 변경함으로써 수행되는데, 각각의 메모리 셀에 제공되는 전원 전압이 상술한 바와 같이 직렬 연결된 PMOS 트랜지스터들에 따라 서로 다른 레벨로 감소되면, 각각의 메모리 셀의 특성에 따라 전원 전압을 제공할 수 있으므로, 각각의 메모리 셀에 대한 쓰기 동작이 보다 빠르고 안정적으로 이루어질 수 있다.
메모리 셀(21)은 전압 제어부(10)와 제1, 제2 및 제3 노드(N1, N2, N3) 중 하나에서 연결되는데, 보다 상세하게는, 복수의 워드라인들 중 하나(WL)와, 복수의 비트라인들 중 하나(BL) 및 대응하는 상보 비트라인(/BL)이 교차되는 영역에 배치된다. 메모리 셀(21)은 워드라인(WL)과, 비트라인(BL) 및 상보 비트라인(/BL)에 각각 연결되는 제1 및 제2 액세스 트랜지스터(M7, M8)와 전압 제어부(10)로부터 전원 전압을 제공받는 데이터 저장 영역(MC)을 포함한다.
제1 액세스 트랜지스터(M7)는 워드라인(WL)과 연결되는 게이트와 비트라 인(BL)과 연결되는 드레인을 갖는 NMOS 트랜지스터이고, 제2 액세스 트랜지스터(M8)는 워드라인(WL)과 연결되는 게이트와 상보 비트라인(/BL)과 연결되는 소스를 갖는 NMOS 트랜지스터일 수 있다.
데이터 저장 영역(MC)은 교차 결합된 한 쌍의 인버터를 포함한다. 도 3에서 데이터 저장 영역(MC)은 제7 PMOS 트랜지스터(M9)와 제1 NMOS 트랜지스터(M11)로 이루어진 제1 인버터 및 제8 PMOS 트랜지스터(M10)와 제2 NMOS 트랜지스터(N12)로 이루어진 제2 인버터를 포함한다. 그러나, 본 발명의 다른 실시예에서, 데이터 저장 영역(MC)은 제7 및 제8 PMOS 트랜지스터(M9, M10) 대신에 저항들을 포함할 수도 있다.
본 발명의 다른 실시예에서, 반도체 메모리 장치는 전압 제어부(10)와 메모리 셀(21) 사이에 적어도 하나의 더미 셀을 더 포함할 수 있다. 이 경우, 더미 셀은 메모리 셀(21)과 동일한 구조로 구성될 수 있다. 이로써, 메모리 셀(21)에 대한 쓰기 동작이 수행될 때, 쓰기 보조 회로(13)에서 안정적으로 감소된 전압이 더미 셀에 먼저 제공될 수 있다. 따라서, 메모리 셀(21)에서는 보다 빠른 속도로 쓰기 동작이 수행될 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
400 단계에서, 복수의 메모리 셀들의 동작을 제어하는 제어 신호를 기초로, 전원 전압과 상기 복수의 메모리 셀들 사이에 직렬로 연결된 복수의 소자들을 활성화시킨다. 여기서, 상기 제어 신호는 파워 게이팅 제어 신호 및 쓰기 인에이블 신 호를 포함한다. 또한, 상기 복수의 소자들은 상기 제어 신호가 상기 복수의 셀들 중 하나에 대한 쓰기 동작을 지시할 때에 활성화되는 복수의 스위치들을 포함할 수 있는데, 상기 복수의 소자들은 피모스 트랜지스터들일 수 있다.
410 단계에서, 상기 복수의 소자들이 활성화되면, 상기 전원 전압을 소정의 레벨로 제어하여 상기 복수의 메모리 셀들에 제공한다. 이 경우, 상기 복수의 피모스 트랜지스터들 중 선택된 피모스 트랜지스터의 드레인 전압을 상기 복수의 메모리 셀들에 제공한다. 구체적으로, 상기 전원 전압에서, 상기 전원 전압과 상기 선택된 피모스 트랜지스터 사이에 연결된 적어도 하나의 트랜지스터의 문턱 전압을 감산한 레벨의 전압을 상기 메모리 셀들에 제공한다.
420 단계에서, 상기 제어된 전원 전압을 수신하여, 복수의 워드라인들 및 복수의 비트라인들의 전압 레벨에 따라 상기 복수의 메모리 셀들 각각에 대하여 읽기 동작 또는 쓰기 동작을 수행한다.
상기한 본 발명은 또한 컴퓨터에서 판독 가능한 저장 매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터에서 판독 가능한 저장 매체는 컴퓨터 시스템에 의하여 판독 가능한 데이터가 저장되는 모든 종류의 저장장치를 포함한다. 컴퓨터에서 판독 가능한 저장 매체의 예로는 ROM, RAM, CD-ROM, DVD, 자기 테이프, 플로피디스크, 광데이터 저장장치, 플래시 메모리 등이 있으며, 또한 캐리어 웨이브(예를 들어 인터넷을 통한 전송)의 형태로 구현되는 것도 포함한다. 또한 컴퓨터에서 판독 가능한 저장 매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터에서 판독 가능한 코드가 저장되고 실행될 수 있다. 여기서, 저장 매체에 저장되는 프로그램 또는 코드라 함은 특정한 결과를 얻기 위하여 컴퓨터 등이 정보처리능력을 갖는 장치 내에서 직접적 또는 간접적으로 사용되는 일련의 지시 명령으로 표현된 것을 의미한다. 따라서, 컴퓨터라는 용어도 실제 사용되는 명칭에 여하를 불구하고 메모리, 입출력장치, 연산장치를 구비하여 프로그램에 의하여 특정의 기능을 수행하기 위한 정보처리능력을 가진 모든 장치를 총괄하는 의미로 사용된다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 반도체 메모리 장치에 포함된 전압 제어부 및 메모리 셀 어레이를 나타내는 회로도이다.
도 3은 도 2의 전압 제어부 및 메모리 셀 어레이를 보다 상세하게 나타내는 회로도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.

Claims (19)

  1. 복수의 워드라인들;
    상기 복수의 워드라인들과 교차하는 복수의 비트라인들;
    상기 복수의 워드라인들과 상기 복수의 비트라인들이 교차되는 영역에 배치되는 복수의 메모리 셀들; 및
    전원 전압과 상기 복수의 메모리 셀들 사이에 직렬로 연결되고 상기 복수의 메모리 셀들의 동작을 제어하는 제어 신호를 기초로 온/오프되는 복수의 소자들을 포함하여, 상기 전원 전압을 소정의 레벨로 제어하여 상기 복수의 메모리 셀들에 제공하는 전압 제어부를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 전압 제어부에 포함된 상기 복수의 소자들은 상기 제어 신호가 상기 복수의 메모리 셀들 중 하나에 대한 쓰기 동작을 지시할 때에 활성화되는 복수의 스위치들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 전압 제어부에 포함된 상기 복수의 소자들은 상기 제어 신호가 상기 복수의 메모리 셀들 중 하나에 대한 쓰기 동작을 지시할 때에 온되는 복수의 피모스 트랜지스터들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 전압 제어부는 상기 제어 신호가 상기 복수의 메모리 셀들 중 하나에 대한 쓰기 동작을 지시할 때에, 상기 직렬 연결된 복수의 피모스 트랜지스터들 중 선택된 피모스 트랜지스터의 드레인 전압을 상기 메모리 셀들에 제공하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 전압 제어부는 상기 제어 신호가 상기 복수의 메모리 셀들 중 하나에 대한 쓰기 동작을 지시할 때에, 상기 전원 전압에서, 상기 전원 전압과 상기 선택된 피모스 트랜지스터 사이에 연결된 적어도 하나의 트랜지스터의 문턱 전압을 감산한 레벨의 전압을 상기 메모리 셀들에 제공하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제3항에 있어서,
    상기 복수의 피모스 트랜지스터들의 문턱 전압을 서로 다른 것을 특징으로 하는 반도체 메모리 장치.
  7. 제3항에 있어서,
    상기 복수의 피모스 트랜지스터들의 문턱 전압을 동일한 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1항에 있어서,
    상기 제어 신호는 파워 게이팅(gating) 제어 신호 및 쓰기 인에이블(enable) 신호를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 전압 제어부는
    상기 파워 게이팅 제어 신호 및 상기 쓰기 인에이블 신호에 대하여 소정의 논리 연산을 수행하는 논리 게이트; 및
    상기 논리 게이트의 출력에 따라 온/오프되는 복수의 스위치들을 더 포함하고,
    상기 직렬 연결된 복수의 소자들은 대응되는 상기 복수의 스위치들의 출력에 따라 온/오프되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 논리 게이트는 상기 파워 게이팅 제어 신호 및 상기 쓰기 인에이블 신호에 대하여 NAND 연산을 수행하는 NAND 게이트인 것을 특징으로 하는 반도체 메모리 장치.
  11. 제9항에 있어서,
    상기 복수의 스위치들 각각은 상기 전원 전압을 제공받는 소스와 상기 논리 게이트의 출력과 연결되는 게이트를 가지는 피모스 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  12. 제1항에 있어서,
    상기 복수의 메모리 셀들은 각각
    상기 제어된 전원 전압을 제공받고, 교차 결합된(cross-coupled) 제1 및 제2 인버터들;
    상기 비트라인들 중 제1 비트라인과 상기 제1 인버터의 출력 단자 사이에 배치되고, 상기 복수의 워드라인들 중 제1 워드라인에 의해 온/오프되는 제1 액세스 트랜지스터; 및
    상기 제1 비트라인에 대응되는 제1 상보 비트라인과 상기 제2 인버터의 출력 단자 사이에 배치되고, 상기 제1 워드라인에 의해 온/오프되는 제2 액세스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 전압 제어부와 상기 복수의 메모리 셀들 사이에 배치되는 적어도 하나의 더미 셀을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 복수의 메모리 셀들의 동작을 제어하는 제어 신호를 기초로, 전원 전압과 상기 복수의 메모리 셀들 사이에 직렬로 연결된 복수의 소자들을 활성화시키는 단계;
    상기 복수의 소자들이 활성화되면, 상기 전원 전압을 소정의 레벨로 제어하여 상기 복수의 메모리 셀들에 제공하는 단계; 및
    상기 제어된 전원 전압을 수신하여, 복수의 워드라인들 및 복수의 비트라인들의 전압 레벨에 따라 상기 복수의 메모리 셀들 각각에 대하여 읽기 동작 또는 쓰기 동작을 수행하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  15. 제14항에 있어서,
    상기 복수의 소자들은 상기 제어 신호가 상기 복수의 셀들 중 하나에 대한 쓰기 동작을 지시할 때에 활성화되는 복수의 스위치들을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  16. 제15항에 있어서,
    상기 복수의 소자들은 상기 제어 신호가 상기 복수의 메모리 셀들 중 하나에 대한 쓰기 동작을 지시할 때에 온되는 복수의 피모스 트랜지스터들을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  17. 제16항에 있어서,
    상기 전원 전압을 소정의 레벨로 제어하여 상기 복수의 메모리 셀들에 제공 하는 단계는
    상기 복수의 피모스 트랜지스터들 중 선택된 피모스 트랜지스터의 드레인 전압을 상기 복수의 메모리 셀들에 제공하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  18. 제17항에 있어서,
    상기 전원 전압을 소정의 레벨로 제어하여 상기 복수의 메모리 셀들에 제공하는 단계는
    상기 전원 전압에서, 상기 전원 전압과 상기 선택된 피모스 트랜지스터 사이에 연결된 적어도 하나의 트랜지스터의 문턱 전압을 감산한 레벨의 전압을 상기 메모리 셀들에 제공하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  19. 제14항에 있어서,
    상기 제어 신호는 파워 게이팅 제어 신호 및 쓰기 인에이블 신호를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
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