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KR20090064314A - 반도체 장치 - Google Patents

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KR20090064314A
KR20090064314A KR1020080125595A KR20080125595A KR20090064314A KR 20090064314 A KR20090064314 A KR 20090064314A KR 1020080125595 A KR1020080125595 A KR 1020080125595A KR 20080125595 A KR20080125595 A KR 20080125595A KR 20090064314 A KR20090064314 A KR 20090064314A
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Abstract

반도체 장치는 복수의 적층 절연층과, 다른 배선 기판이 접속되는 면의 반대 측에 위치 결정된 복수의 적층 절연층의 면에 배치되는 테스트 패드 및 외부 접속 패드와, 내부 접속 패드를 테스트 패드와 전기적으로 접속하는 제 1 배선 패턴과, 반도체 소자 탑재 패드를 외부 접속 패드와 전기적으로 접속하는 제 2 배선 패턴을 가지는 배선 기판을 포함한다. 외부 접속 패드는 테스트 패드의 내측에 위치된다.
Figure P1020080125595
반도체 장치, 절연층, 배선 기판, 테스트 패드

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다. 특히, 본 발명은 복수의 적층 절연층과, 다른 배선 기판이 접속되는 면의 반대측의 적층 절연층의 면에 배치된 테스트 패드 및 외부 접속 패드와, 내부 접속 패드를 테스트 패드와 전기적으로 접속하는 제 1 배선 패턴과, 반도체 소자 탑재 패드를 외부 접속 패드와 전기적으로 접속하는 제 2 배선 패턴을 가지는 배선 기판을 포함하는 반도체 장치에 관한 것이다.
배선 기판(도 1에 나타낸 제 1 배선 기판(201)에 대응함)은 복수의 적층 절연층과, 다른 배선 기판이 접속되는 면의 반대측의 적층 절연층의 면에 배치된 테스트 패드 및 외부 접속 패드와, 내부 접속 패드를 테스트 패드와 전기적으로 접속하는 제 1 배선 패턴과, 반도체 소자 탑재 패드를 외부 접속 패드와 전기적으로 접속하는 제 2 배선 패턴을 가진다.
반도체 장치(도 1 참조)는 상술한 구성을 가지는 배선 기판, 및 그 위에 위치되는 다른 배선 기판을 포함하고, 배선 기판이 다른 배선 기판과 전기적으로 접속되도록 구성된다.
도 1은 종래의 반도체 장치의 단면도이다.
도 1을 참조하면, 종래의 반도체 장치(200)는 제 1 배선 기판(201), 반도체 소자(202), 외부 접속 단자(203), 제 2 배선 기판(205), 전자 부품(206), 및 내부 접속 단자(207)를 가진다.
제 1 배선 기판(201)은 코어리스 배선 기판이고, 복수의 적층 절연층(211~214), 반도체 소자 탑재 패드(216A, 216B), 내부 접속 패드(217A, 217B), 외부 접속 패드(218A, 218B), 테스트 패드(219A, 219B), 제 1 배선 패턴(221, 222), 및 제 2 배선 패턴(224, 225)을 가진다.
복수의 적층 절연층(211~214)은 절연층(211)의 하면(211B)에 절연층(212), 절연층(213), 및 절연층(214)이 순차적으로 적층되는 구성을 가진다.
반도체 소자 탑재 패드(216A, 216B)는 반도체 소자(202)가 탑재되는 측의 반도체 소자 탑재 패드(216A, 216B)의 면이 절연층(211)의 상면(211A)과 실질적으로 동일 평면이 되도록, 절연층(211)에 배치된다. 반도체 소자 탑재 패드(216A, 216B)는 제 1 배선 기판(201)의 중앙부에 대응하는 부분의 절연층(211)에 위치된다.
내부 접속 패드(217A, 217B)는 내부 접속 단자(207)가 탑재되는 측의 내부 접속 패드(217A, 217B)의 면이 절연층(211)의 상면(211A)과 실질적으로 동일 평면이 되도록, 절연층(211)에 배치된다. 내부 접속 패드(217A, 217B)는 제 1 배선 기판(201)의 외주부에 대응하는 부분의 절연층(211)에 위치된다.
외부 접속 패드(218A, 218B)는 절연층(214)의 하면(214A)에 배치된다. 외부 접속 패드(218A, 218B)는 제 1 배선 기판(201)의 외주부에 대응하는 부분의 절연 층(214)에 위치된다.
테스트 패드(219A, 219B)는 절연층(214)의 하면(214A)에 배치된다. 테스트 패드(219A, 219B)는 제 1 배선 기판(201)의 중앙부에 대응하는 부분의 절연층(214)에 위치된다. 테스트 패드(219A, 219B)는 반도체 장치(200)가 마더보드 등의 탑재 기판(도시 생략) 상에 탑재되기 전에 반도체 장치(200)의 전기적 검사를 수행하는데 이용된다.
제 1 배선 패턴(221)은 복수의 적층 절연층(211~214)에 배치되고, 복수의 배선 및 비아에 의해 구성된다. 제 1 배선 패턴(221)의 일 단부는 내부 접속 패드(217A)와 접속되고, 타 단부는 테스트 패드(219A)와 접속된다. 제 1 배선 패턴(221)은 절연층(213)의 하면(213A)에 배치되는 라우팅 배선(231)을 가진다. 라우팅 배선(231)은 제 1 배선 기판(201)의 외주부에 위치된 내부 접속 패드(217A)로부터 제 1 배선 기판(201)의 중앙부에 위치된 테스트 패드(219A)까지 제 1 배선 패턴(221)을 라우팅하는 배선이다.
제 1 배선 패턴(222)은 복수의 적층 절연층(211~214)에 배치되고, 복수의 배선 및 비아에 의해 구성된다. 제 1 배선 패턴(222)의 일 단부는 내부 접속 패드(217B)와 접속되고, 타 단부는 테스트 패드(219B)와 접속된다. 제 1 배선 패턴(222)은 절연층(212)의 하면(212A)에 배치되는 라우팅 배선(232)을 가진다. 라우팅 배선(232)은 제 1 배선 기판(201)의 외주부에 위치된 내부 접속 패드(217B)로부터 제 1 배선 기판(201)의 중앙부에 위치된 테스트 패드(219B)까지 제 1 배선 패턴(222)을 라우팅하는 배선이다.
제 2 배선 패턴(224)은 복수의 적층 절연층(211~214)에 배치되고, 복수의 배선 및 비아에 의해 구성된다. 제 2 배선 패턴(224)의 일 단부는 반도체 소자 탑재 패드(216A)와 접속되고, 타 단부는 외부 접속 패드(218A)와 접속된다. 제 2 배선 패턴(224)은 절연층(211)의 하면(211A)에 배치되는 라우팅 배선(234)을 가진다. 라우팅 배선(234)은 제 1 배선 기판(201)의 중앙부에 위치된 반도체 소자 탑재 패드(216A)로부터 제 1 배선 기판(201)의 외주부에 위치된 외부 접속 패드(218A)까지 제 2 배선 패턴(224)을 라우팅하는 배선이다.
제 2 배선 패턴(225)은 복수의 적층 절연층(211~214)에 배치되고, 복수의 배선 및 비아에 의해 구성된다. 제 2 배선 패턴(225)의 일 단부는 반도체 소자 탑재 패드(216B)와 접속되고, 타 단부는 외부 접속 패드(218B)와 접속된다. 제 2 배선 패턴(225)은 절연층(212)의 하면(212A)에 배치되는 라우팅 배선(235)을 가진다. 라우팅 배선(235)은 제 1 배선 기판(201)의 중앙부에 위치된 반도체 소자 탑재 패드(216B)로부터 제 1 배선 기판(201)의 외주부에 위치된 외부 접속 패드(218B)까지 제 2 배선 패턴(225)을 라우팅하는 배선이다.
반도체 소자(202)는 제 1 배선 기판(201)에 배치된 반도체 소자 탑재 패드(216A, 216B) 상에 탑재된다. 외부 접속 단자(203)는 외부 접속 패드(218A, 218B) 상에 배치된다. 외부 접속 단자(203)는 마더보드 등의 탑재 기판(도시 생략)과 접속된다.
제 2 배선 기판(205)은 복수의 적층 절연층(241~243), 전자 부품 탑재 패드(245), 내부 접속 패드(247), 및 배선 패턴(248)을 가진다.
복수의 적층 절연층(241~243)은 절연층(241)의 하면(241B)에 절연층(242) 및 절연층(243)이 순차적으로 적층되는 구성을 가진다.
전자 부품 탑재 패드(245)는 전자 부품(206)이 탑재되는 측의 전자 부품 탑재 패드(245)의 면이 절연층(241)의 상면(241A)과 실질적으로 동일 평면이 되도록 절연층(241)에 배치된다.
내부 접속 패드(247)는 절연층(243)의 하면(243A)에 배치된다. 내부 접속 패드(247)는 내부 접속 단자(207)와 접속되고, 내부 접속 단자(207)를 통해 제 1 배선 기판(201)과 전기적으로 접속된다.
전자 부품(206)은 제 2 배선 기판(205)에 배치된 전자 부품 탑재 패드(245) 상에 탑재된다. 내부 접속 단자(207)는 제 1 배선 기판(201)과 제 2 배선 기판(205) 사이에 위치된다. 내부 접속 단자(207)의 상단부는 제 1 배선 기판(201)에 배치된 내부 접속 패드(217A, 217B)와 접속되고, 그 하단부는 제 2 배선 기판(205)에 배치된 내부 접속 패드(247)와 접속된다(예를 들면, 특허 문헌 1 참조).
[특허 문헌 1] 일본 공개 특허 공보 제2006-351565호
종래의 반도체 장치(200)에서, 외부 접속 단자(203)가 배치되는 외부 접속 패드(218A, 218B)는 제 1 배선 기판(201)의 외주부에 대응하는 부분의 절연층(214)의 하면(214A)에 위치된다. 따라서, 예를 들면 마더보드 등의 탑재 기판(도시 생략)의 패드 상의 솔더가 가열 및 용융되고 탑재 기판 상에 제 1 배선 기판(201)이 탑재되는 경우에, 반도체 소자(202), 제 1 배선 기판(201), 탑재 기판 등의 사이에는 열 팽창 계수의 차이로 인해서 제 1 배선 기판(201)의 휨이 발생하고, 제 1 배선 기판(201)의 외주부는 상방으로(즉, 탑재 기판으로부터 멀어지는 방향으로) 휜다. 이 경우에, 제 1 배선 기판(201)의 외부 접속 패드(218A, 218B) 상에 배치된 외부 접속 단자(203)와 탑재 기판의 패드 사이에는 접속 불량이 발생하여, 제 1 배선 기판(201)과 탑재 기판 사이에는 전기적 접속의 신뢰성이 저감되는 문제가 있다.
또한, 종래의 반도체 장치(200)에서는, 라우팅 배선(231, 232)을 포함하는 제 1 배선 패턴(221, 222)을 사용함으로써, 제 1 배선 기판(201)의 외주부에 위치된 내부 접속 패드(217A, 217B)가 제 1 배선 기판(201)의 중앙부에 위치된 테스트 패드(219A, 219B)와 전기적으로 접속되고, 라우팅 배선(234, 235)을 포함하는 제 2 배선 패턴(224, 225)을 사용함으로써, 제 1 배선 기판(201)의 중앙부에 위치된 반도체 소자 탑재 패드(216A, 216B)가 제 1 배선 기판(201)의 외주부에 위치된 외부 접속 패드(218A, 218B)와 전기적으로 접속된다. 따라서, 제 1 및 제 2 배선 패턴 의 배선 길이가 더 길어짐에 따라, 제 1 및 제 2 배선 패턴의 라우팅이 더 복잡해지고, 크로스토크(노이즈)가 발생하는 문제가 있다.
상술한 두 가지의 문제는 제 1 및/또는 제 2 배선 기판(201, 205)이 코어 기판을 가지는 코어 장착형 빌드업 기판인 경우에도 야기될 수 있다.
본 발명의 예시적인 실시예는 장치가 탑재 기판과 접속되는 경우에 전기적 접속의 신뢰성이 향상되고, 크로스토크가 저감될 수 있는 반도체 장치를 제공한다.
본 발명의 일 양태에 따르면, 반도체 장치는 복수의 적층 절연층, 상기 복수의 적층 절연층의 상면 측에 배치되는 내부 접속 패드, 상기 복수의 적층 절연층의 상면 측에 배치되는 반도체 소자 탑재 패드, 상기 복수의 적층 절연층의 하면 측에 배치되는 테스트 패드, 상기 복수의 적층 절연층의 하면 측에 배치되고, 외부 접속 단자가 배치되는 외부 접속 패드, 상기 복수의 적층 절연층에 배치되고, 상기 내부 접속 패드를 상기 테스트 패드와 전기적으로 접속하는 제 1 배선 패턴, 및 상기 반도체 소자 탑재 패드를 상기 외부 접속 패드와 전기적으로 접속하는 제 2 배선 패턴을 가지는 제 1 배선 기판과; 상기 제 1 배선 기판 위에 위치되고, 상기 내부 접속 패드 상에 탑재되며, 상기 제 1 배선 기판과 전기적으로 접속되는 제 2 배선 기판과; 상기 반도체 소자 탑재 패드 상에 탑재되는 반도체 소자를 포함하고, 상기 외부 접속 패드는 상기 테스트 패드의 내측에 위치된다.
제 1 배선 기판은 복수의 적층 절연층의 상면 측에 배치되는 전자 부품 탑재 패드를 가질 수 있고, 반도체 장치는 전자 부품 탑재 패드 상에 탑재되는 전자 부 품을 포함할 수 있다.
본 발명에 따르면, 외부 접속 패드가 테스트 패드의 내측에 위치되는 구성은 제 1 배선 기판의 외주부의 내측에 위치된 부분의 반도체 장치의 휨(예를 들면, 마더보드 등의 탑재 기판의 패드 상의 솔더가 가열 및 용융되어 탑재 기판 상에 반도체 장치가 탑재되는 경우에 발생하는 반도체 장치의 휨)을 제 1 배선 기판의 외주부에 대응하는 부분의 반도체 장치의 휨보다 작은 정도가 되도록 한다. 따라서, 외부 접속 패드 상에 배치된 외부 접속 단자와 탑재 기판의 패드 사이의 접속의 신뢰성은 향상되고, 반도체 장치와 탑재 기판 사이의 전기적 접속의 신뢰성은 향상될 수 있다.
또한, 외부 접속 패드가 테스트 패드의 내측에 위치되는 구성은 내부 접속 패드를 테스트 패드와 전기적으로 접속하는 제 1 배선 패턴의 배선 길이, 및 반도체 소자 탑재 패드를 외부 접속 패드와 전기적으로 접속하는 제 2 배선 패턴의 배선 길이를 짧게 하는 동시에, 제 1 및 제 2 배선 패턴의 라우팅이 복잡해지지 않게 한다. 따라서, 제 1 및 제 2 배선 패턴으로 인한 크로스토크(노이즈)는 저감될 수 있다.
본 발명에 따르면, 탑재 기판과 접속된 반도체 장치의 전기적 접속의 신뢰성은 향상될 수 있고, 크로스토크는 저감될 수 있다.
다른 특징 및 이점은 다음의 상세한 설명, 첨부된 도면 및 특허청구범위에서 분명해진다.
이하에서는, 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.
(실시예)
도 2는 본 발명의 실시예의 반도체 장치의 단면도이다.
도 2를 참조하면, 본 실시예의 반도체 장치(10)는 제 1 배선 기판(11), 반도체 소자(12), 외부 접속 단자(13), 전자 부품(16), 제 2 배선 기판(17), 전자 부품(18) 및 내부 접속 단자(19)를 가진다.
제 1 배선 기판(11)은 코어리스 배선 기판이고, 복수의 적층 절연층(21, 22), 반도체 소자 탑재 패드(25, 26), 전자 부품 탑재 패드(27), 내부 접속 패드(28, 29), 외부 접속 패드(31, 32), 테스트 패드(34, 35), 제 1 배선 패턴(37, 38), 및 제 2 배선 패턴(41, 42)을 가진다.
복수의 적층 절연층(21, 22)은 절연층(21)의 하면(21B)에 절연층(22)이 적층되는 구성을 가진다. 절연층(21, 22)으로서는, 예를 들면 절연 수지층을 사용할 수 있다. 절연 수지층의 재료로서는, 예를 들면 에폭시 수지, 폴리이미드 수지 등을 사용할 수 있다.
반도체 소자 탑재 패드(25, 26)는 반도체 소자(12)가 탑재되는 측의 반도체 소자 탑재 패드(25, 26)의 탑재면(25A, 26A)이 절연층(21)의 상면(21A)(복수의 적층 절연층(21, 22)의 상면)과 실질적으로 동일 평면이 되도록, 절연층(21)에 배치된다. 반도체 소자 탑재 패드(25, 26)는 제 1 배선 기판(11)의 중앙부에 대응하는 부분의 절연층(21)에 위치된다. 반도체 소자 탑재 패드(25, 26)로서는, 예를 들면 금속막(예를 들면, Cu 막)을 사용할 수 있다. 반도체 소자 탑재 패드(25, 26)로서 Cu 막을 사용하는 경우에, Cu 막 상에는 확산 방지층(예를 들면, Ni 층 및 Au 층이 순차적으로 적층되는 Ni/Au 적층막)을 형성할 수 있다.
전자 부품 탑재 패드(27)는 반도체 소자(12)가 탑재되는 측의 전자 부품 탑재 패드(27)의 탑재면(27A)이 절연층(21)의 상면(21A)(복수의 적층 절연층(21, 22)의 상면)과 실질적으로 동일 평면이 되도록, 절연층(21)에 배치된다. 전자 부품 탑재 패드(27)는 반도체 소자 탑재 패드(25)의 근방에 위치되어, 그와 전기적으로 접속된다. 전자 부품 탑재 패드(27)는 전자 부품(16)을 탑재하는데 사용된다. 전자 부품 탑재 패드(27)로서는, 예를 들면 금속막(예를 들면, Cu 막)을 사용할 수 있다. 전자 부품 탑재 패드(27)로서 Cu 막을 사용하는 경우에, Cu 막 상에 확산 방지층(예를 들면, Ni 층 및 Au 층이 순차적으로 적층되는 Ni/Au 적층막)을 형성할 수 있다.
내부 접속 패드(28, 29)는 내부 접속 단자(19)가 위치되는 측의 내부 접속 패드(28, 29)의 면(28A, 29A)이 절연층(21)의 상면(21A)(복수의 적층 절연층(21, 22)의 상면)과 실질적으로 동일 평면이 되도록, 절연층(21)에 배치된다. 내부 접속 패드(28, 29)는 제 1 배선 기판(11)의 외주부에 대응하는 부분의 절연층(21)에 위치된다. 내부 접속 패드(28, 29)로서는, 예를 들면 금속막(예를 들면, Cu 막)을 사용할 수 있다. 내부 접속 단자(19)에 대면하는 내부 접속 패드(28, 29)의 면에는 확산 방지층(예를 들면, Ni 층 및 Au 층이 순차적으로 적층되는 Ni/Au 적층막)을 형성할 수 있다.
외부 접속 패드(31, 32)는 외부 접속 단자(13)가 배치되고, 절연층(22)의 하면(22A)(복수의 적층 절연층(21, 22)의 하면)에 배치되는 패드이다. 외부 접속 패드(31, 32)는 테스트 패드(34, 35)의 내측에 위치된다. 외부 접속 패드(31, 32)로서는, 금속막(예를 들면, Cu 막)을 사용할 수 있다. 외부 접속 단자(13)에 대면하는 외부 접속 패드(31, 32)의 면에는 확산 방지층(예를 들면, Ni 층 및 Au 층이 순차적으로 적층되는 Ni/Au 적층막)을 형성할 수 있다.
외부 접속 패드(31, 32)가 테스트 패드(34, 35)의 내측에 위치되는 구성은 제 1 배선 기판(11)의 외주부의 내측에 위치된 부분의 제 1 배선 기판(11)의 휨(예를 들면, 마더보드 등의 탑재 기판(14)의 패드(15) 상의 솔더가 가열 및 용융되어 탑재 기판(14) 상에 제 1 배선 기판(11)이 탑재되는 경우에 발생하는 제 1 배선 기판(11)의 휨)이 제 1 배선 기판(11)의 외주부의 휨보다 작은 정도가 되도록 한다. 따라서, 외부 접속 패드(31, 32) 상에 배치된 외부 접속 단자(13)와 탑재 기판(14)의 패드(15) 사이의 접속의 신뢰성은 향상될 수 있고, 제 1 배선 기판(11)과 탑재 기판(14) 사이의 전기적 접속의 신뢰성은 향상될 수 있다.
또한, 외부 접속 패드(31, 32)가 테스트 패드(34, 35)의 내측에 위치되는 구성은 내부 접속 패드(28, 29)를 테스트 패드(34, 35)와 전기적으로 접속하는 제 1 배선 패턴(37, 38)의 배선 길이, 및 반도체 소자 탑재 패드(25, 26)를 외부 접속 패드(31, 32)와 전기적으로 접속하는 제 2 배선 패턴(41, 42)의 배선 길이를 짧게 하는 동시에, 제 1 및 제 2 배선 패턴(37, 38, 41, 42)의 라우팅이 복잡해지지 않게 한다. 따라서, 제 1 및 제 2 배선 패턴(37, 38, 41, 42)으로 인한 크로스토크 (노이즈)는 저감될 수 있다.
외부 접속 패드(31, 32)는 제 1 배선 기판(11)의 중앙부에 대응하는 부분의 절연층(22)의 하면(22A)에 위치된다. 제 1 배선 기판(11)에서 휨이 최소로 발생하는 제 1 배선 기판(11)의 중앙부에 대응하는 부분의 절연층(22)의 하면(22A)에 외부 접속 패드(31, 32)가 위치되는 구성은 제 1 배선 기판(11)과 탑재 기판(14) 사이의 전기적 접속의 신뢰성을 더 향상시킬 수 있다.
외부 접속 패드(31)는 복수의 적층 절연층(21, 22)을 통해 반도체 소자 탑재 패드(25)의 반대측이 되도록 위치되고, 외부 접속 패드(32)는 복수의 적층 절연층(21, 22)을 통해 반도체 소자 탑재 패드(26)의 반대측이 되도록 위치된다.
외부 접속 패드(31, 32)가 반도체 소자 탑재 패드(25, 26)의 반대측이 되도록 위치되는 구성은 외부 접속 패드(31)를 반도체 소자 탑재 패드(25)와 전기적으로 접속하는 제 2 배선 패턴(41)의 배선 길이, 및 외부 접속 패드(32)를 반도체 소자 탑재 패드(26)와 전기적으로 접속하는 제 2 배선 패턴(42)의 배선 길이를 가능한 짧게 할 수 있다(즉, 종래의 배선 기판(도 1 참조)의 제 1 배선 기판(201)에 배치되는 라우팅 배선(234, 235)이 불필요함). 따라서, 제 2 배선 패턴(41, 42)으로 인한 크로스토크(노이즈)는 더 저감될 수 있다.
테스트 패드(34, 35)는 반도체 장치(10)의 전기적 검사를 수행하는데 사용된다. 테스트 패드(34, 35)는 제 1 배선 기판(11)의 외주부에 대응하는 절연층(22)의 하면(22A)(복수의 적층 절연층(21, 22)의 하면)에 배치된다. 테스트 패드(34, 35)는 외부 접속 패드(31, 32)의 외측에 위치 결정되는 절연층(22)의 하면(22A)에 위치된다.
테스트 패드(34)는 복수의 적층 절연층(21, 22)을 통해 내부 접속 패드(28)의 반대측이 되도록 위치되고, 테스트 패드(35)는 복수의 적층 절연층(21, 22)을 통해 내부 접속 패드(29)의 반대측이 되도록 위치된다.
테스트 패드(34, 35)가 내부 접속 패드(28, 29)의 반대측이 되도록 위치되는 구성은 테스트 패드(34)를 내부 접속 패드(28)와 전기적으로 접속하는 제 1 배선 패턴(37)의 배선 길이, 및 테스트 패드(35)를 내부 접속 패드(29)와 전기적으로 접속하는 제 1 배선 패턴(38)의 배선 길이를 가능한 짧게 할 수 있다(즉, 종래의 배선 기판의 제 1 배선 기판(201)(도 1 참조)에 배치되는 라우팅 배선(231, 232)이 불필요함). 따라서, 제 1 배선 패턴(37, 38)으로 인한 크로스토크(노이즈)는 더 저감될 수 있다.
테스트 패드(34, 35)는 그 형성 영역이 평면에서 프레임(frame) 형상을 가지도록 절연층(22)의 하면(22A)에 배치될 수 있다. 테스트 패드(34, 35)는 제 1 배선 기판(11)의 전체에서 제 1 배선 기판(11)의 휨 양이 최대가 되는 제 1 배선 기판(11)의 코너 가장자리부에만 배치될 수 있다.
제 1 배선 기판(11)의 휨 양이 큰 제 1 배선 기판(11)의 코너 가장자리부에 대응하는 부분의 절연층(22)의 하면(22A)에만 테스트 패드(34, 35)가 배치되는 구성은 제 1 배선 기판(11)의 휨 양이 작은 제 1 배선 기판(11)에 대응하는 부분의 절연층(22)의 하면(22A)에 외부 접속 패드(31, 32)를 배치할 수 있게 한다.
테스트 패드(34, 35)로서는, 예를 들면 금속막(예를 들면, Cu 막)을 사용할 수 있다. 테스트 패드(34, 35)에는, 확산 방지층(예를 들면, Ni 층 및 Au 층이 순차적으로 적층되는 Ni/Au 적층막)을 배치할 수 있다.
제 1 배선 패턴(37)은 복수의 적층 절연층(21, 22)에 배치되고, 비아(45, 47) 및 배선(46)을 가지도록 구성된다. 비아(45)는 내부 접속 패드(28)의 아래에 위치된 부분의 절연층(21)을 관통하도록 배치된다. 비아(45)의 상단부는 내부 접속 패드(28)와 접속된다. 배선(46)은 절연층(21)의 하면(21B)에 배치되고, 비아(45)의 하단부와 접속된다. 비아(47)는 배선(46)과 테스트 패드(34) 사이에 위치된 부분의 절연층(22)을 관통하도록 배치된다. 비아(47)의 상단부는 배선(46)과 접속되고, 그 하단부는 테스트 패드(34)와 접속된다.
이렇게 구성된 제 1 배선 패턴(37)은 절연층(21, 22)을 통해 서로 반대측이 되는 내부 접속 패드(28)와 테스트 패드(34)를 전기적으로 접속하는 도체에 의해 형성된다. 제 1 배선 패턴(37)으로서는, 예를 들면 금속막(예를 들면, Cu 막)을 사용할 수 있다.
내부 접속 패드(28)를 테스트 패드(34)와 전기적으로 접속하는 제 1 배선 패턴(37)이 절연층(21, 22)을 통해 서로 반대측이 되는 내부 접속 패드(28)와 테스트 패드(34) 사이에 배치되는 구성은 종래의 제 1 배선 기판(201)(도 1 참조)에 배치되고, 내부 접속 패드(217A, 218B)를 테스트 패드(219A, 219B)와 전기적으로 접속하는 제 1 배선 패턴(221, 222)보다 제 1 배선 패턴(37)의 배선 길이를 짧게 할 수 있다.
제 1 배선 패턴(38)은 복수의 적층 절연층(21, 22)에 배치되고, 비아(51, 53) 및 배선(52)을 가지도록 구성된다. 비아(51)는 내부 접속 패드(29)의 아래에 위치된 부분의 절연층(21)을 관통하도록 배치된다. 비아(51)의 상단부는 내부 접속 패드(29)와 접속된다. 배선(52)은 절연층(21)의 하면(21B)에 배치되고, 비아(51)의 하단부와 접속된다. 비아(53)는 배선(52)과 테스트 패드(35) 사이에 위치된 부분의 절연층(22)을 관통하도록 배치된다. 비아(53)의 상단부는 배선(52)과 접속되고, 그 하단부는 테스트 패드(35)와 접속된다.
이렇게 구성된 제 1 배선 패턴(38)은 절연층(21, 22)을 통해 서로 반대측이 되는 배치된 내부 접속 패드(29)과 테스트 패드(35)를 전기적으로 접속하는 도체에 의해 형성된다. 제 1 배선 패턴(38)으로서는, 예를 들면 금속막(예를 들면, Cu 막)을 사용할 수 있다.
내부 접속 패드(29)를 테스트 패드(35)와 전기적으로 접속하는 제 1 배선 패턴(38)이 절연층(21, 22)을 통해 서로 반대측이 되는 내부 접속 패드(29)와 테스트 패드(35) 사이에 배치되는 구성은 종래의 제 1 배선 기판(201)(도 1 참조)에 배치되고, 내부 접속 패드(217A, 217B)를 테스트 패드(219A, 219B)와 전기적으로 접속하는 제 1 배선 패턴(221, 222)보다 제 1 배선 패턴(38)의 배선 길이를 짧게 할 수 있다. 따라서, 복수의 적층 절연층(21, 22)의 층 수는 종래의 구성의 층 수보다 저감될 수 있으므로, 제 1 배선 기판(11)의 두께 방향의 크기는 저감될 수 있다.
제 2 배선 패턴(41)은 복수의 적층 절연층(21, 22)에 배치되고, 비아(55, 57) 및 배선(56)을 가지도록 구성된다. 비아(55)는 반도체 소자 탑재 패드(25)의 아래에 위치된 부분의 절연층(21)을 관통하도록 배치된다. 비아(55)의 상단부는 반도체 소자 탑재 패드(25)와 접속된다. 배선(56)은 절연층(21)의 하면(21B)에 배치되고, 비아(55)의 하단부와 접속된다. 비아(57)는 배선(56)과 외부 접속 패드(31) 사이에 위치된 부분의 절연층(22)을 관통하도록 배치된다. 비아(57)의 상단부는 배선(56)과 접속되고, 그 하단부는 외부 접속 패드(31)와 접속된다.
이렇게 구성된 제 2 배선 패턴(41)은 절연층(21, 22)을 통해 서로 반대측이 되는 반도체 소자 탑재 패드(25)와 외부 접속 패드(31)를 전기적으로 접속하는 도체에 의해 형성된다. 제 2 배선 패턴(41)으로서는, 예를 들면 금속막(예를 들면, Cu 막)을 사용할 수 있다.
반도체 소자 탑재 패드(25)를 외부 접속 패드(31)와 전기적으로 접속하는 제 2 배선 패턴(41)이 절연층(21, 22)을 통해 서로 반대측이 되는 반도체 소자 탑재 패드(25)와 외부 접속 패드(31) 사이에 배치되는 구성은 종래의 제 1 배선 기판(201)(도 1 참조)에 배치되고, 반도체 소자 탑재 패드(216A, 216B)를 외부 접속 패드(218A, 218B)와 전기적으로 접속하는 제 2 배선 패턴(224, 225)보다 제 2 배선 패턴(41)의 배선 길이를 짧게 할 수 있다. 따라서, 복수의 적층 절연층(21, 22)의 층 수는 종래의 구성의 층 수보다 저감될 수 있으므로, 제 1 배선 기판(11)의 두께 방향의 크기는 저감될 수 있다.
제 2 배선 패턴(42)은 복수의 적층 절연층(21, 22)에 배치되고, 비아(61, 63) 및 배선(62)을 가지도록 구성된다. 비아(61)는 반도체 소자 탑재 패드(26)의 아래에 위치된 부분의 절연층(21)을 관통하도록 배치된다. 비아(55)의 상단부는 반도체 소자 탑재 패드(26)와 접속된다. 배선(62)은 절연층(21)의 하면(21B)에 배 치되고, 비아(61)의 하단부와 접속된다. 비아(63)는 배선(62)과 외부 접속 패드(32) 사이에 위치된 부분의 절연층(22)을 관통하도록 배치된다. 비아(63)의 상단부는 배선(62)과 접속되고, 그 하단부는 외부 접속 패드(32)와 접속된다.
이렇게 구성된 제 2 배선 패턴(42)은 절연층(21, 22)을 통해 서로 반대측이 되는 반도체 소자 탑재 패드(26)와 외부 접속 패드(32)를 전기적으로 접속하는 도체에 의해 형성된다. 제 2 배선 패턴(42)으로서는, 예를 들면 금속막(예를 들면, Cu 막)을 사용할 수 있다.
반도체 소자 탑재 패드(26)를 외부 접속 패드(32)와 전기적으로 접속하는 제 2 배선 패턴(42)이 절연층(21, 22)을 통해 서로 반대측이 되는 반도체 소자 탑재 패드(26)와 외부 접속 패드(32) 사이에 배치되는 구성은 종래의 제 1 배선 기판(201)(도 1 참조)에 배치되고, 반도체 소자 탑재 패드(216A, 216B)를 외부 접속 패드(218A, 218B)와 전기적으로 접속하는 제 2 배선 패턴(224, 225)보다 제 2 배선 패턴(42)의 배선 길이를 짧게 할 수 있다.
반도체 소자(12)는 반도체 소자 탑재 패드(25, 26) 상에 탑재(플립칩(flip chip) 실장)된다. 반도체 소자(12)로서는, 예를 들면 논리 반도체 소자를 사용할 수 있다.
외부 접속 단자(13)는 외부 접속 패드(31, 32) 상에 배치된다. 외부 접속 단자(13)는 반도체 장치(10)가 마더보드 등의 탑재 기판(14) 상에 탑재되는 경우, 탑재 기판(14) 상에 배치된 패드(15)와 전기적으로 접속되는 단자이다. 외부 접속 단자(13)로서는, 예를 들면 솔더 볼을 사용할 수 있다.
전자 부품(16)은 전자 부품 탑재 패드(27) 상에 탑재되고, 반도체 소자(12)와 전기적으로 접속된다. 전자 부품(16)으로서는, 예를 들면 칩 커패시터, 칩 인덕터, 칩 저항 등을 사용할 수 있다.
제 2 배선 기판(17)은 복수의 적층 절연층(71~73), 전자 부품 탑재 패드(75, 76), 내부 접속 패드(78, 79), 및 배선 패턴(81, 82)을 가진다.
복수의 적층 절연층(71~73)은 절연층(71)의 하면(71B)에 절연층(72) 및 절연층(73)이 순차적으로 적층되는 구성을 가진다. 절연층(71~73)으로서는, 예를 들면 절연 수지층을 사용할 수 있다. 절연 수지층의 재료로서는, 예를 들면 에폭시 수지, 폴리이미드 수지 등을 사용할 수 있다.
전자 부품 탑재 패드(75, 76)는 전자 부품(18)이 탑재되는 측의 전자 부품 탑재 패드(75, 76)의 면(75A, 76A)이 절연층(71)의 상면(71A)과 실질적으로 동일 평면이 되도록, 절연층(71)에 배치된다. 전자 부품 탑재 패드(75, 76)로서는, 예를 들면 금속막(예를 들면, Cu 막)을 사용할 수 있다. 전자 부품(18)에 대향하는 전자 부품 탑재 패드(75, 76)의 면에는 확산 방지층(예를 들면, Ni 층 및 Au 층이 순차적으로 적층되는 Ni/Au 적층막)을 형성할 수 있다.
내부 접속 패드(78, 79)는 절연층(73)의 하면(73A)에 배치되고, 내부 접속 단자(19)와 접속된다. 내부 접속 패드(78)는 내부 접속 단자(19)를 통해 제 1 배선 기판(11)에 배치된 내부 접속 패드(28)와 전기적으로 접속되는 동시에, 배선 패턴(81)을 통해 전자 부품 탑재 패드(75)와 전기적으로 접속된다. 내부 접속 패드(79)는 내부 접속 단자(19)를 통해 제 1 배선 기판(11)에 배치된 내부 접속 패 드(29)와 전기적으로 접속되는 동시에, 배선 패턴(82)을 통해 전자 부품 탑재 패드(76)와 전기적으로 접속된다. 내부 접속 패드(78, 79)로서는, 예를 들면 금속막(예를 들면, Cu 막)을 사용할 수 있다. 내부 접속 단자(19)에 대면하는 내부 접속 패드(78, 79)의 면에는 확산 방지층(예를 들면, Ni 및 Au 층이 순차적으로 적층되는 Ni/Au 적층막)을 형성할 수 있다.
배선 패턴(81)은 복수의 적층 절연층(71~73)에 배치되고, 비아(85, 87, 89) 및 배선(86, 88)을 가지도록 구성된다. 비아(85)는 전자 부품 탑재 패드(75)의 아래에 위치된 부분의 절연층(71)을 관통하도록 배치된다. 비아(85)의 상단부는 전자 부품 탑재 패드(75)와 접속된다. 배선(86)은 절연층(71)의 하면(71B)에 배치되고, 비아(85)의 하단부와 접속된다. 비아(87)는 배선(86)의 아래에 위치된 부분의 절연층(72)을 관통하도록 배치된다. 배선(88)은 절연층(72)의 하면(72A)에 배치되고, 비아(87)의 하단부와 접속된다. 비아(89)는 내부 접속 패드(78)와 배선(88) 사이에 위치된 부분의 절연층(73)을 관통하도록 배치된다. 비아(89)의 상단부는 배선(88)과 접속되고, 그 하단부는 내부 접속 패드(78)와 접속된다. 이렇게 구성된 배선 패턴(81)은 전자 부품 탑재 패드(75)를 내부 접속 패드(78)와 전기적으로 접속한다.
배선 패턴(82)은 복수의 적층 절연층(71~73)에 배치되고, 비아(91, 93, 95) 및 배선(92, 94)을 가지도록 구성된다. 비아(91)는 전자 부품 탑재 패드(76)의 아래에 위치된 부분의 절연층(71)을 관통하도록 배치된다. 비아(91)의 상단부는 전자 부품 탑재 패드(76)와 접속된다. 배선(92)은 절연층(71)의 하면(71B)에 배치되 고, 비아(91)의 하단부와 접속된다. 비아(93)는 배선(92)의 아래에 위치된 부분의 절연층(72)을 관통하도록 배치된다. 배선(94)은 절연층(72)의 하면(72A)에 배치되고, 비아(93)의 하단부와 접속된다. 비아(95)는 내부 접속 패드(79)와 배선(94) 사이에 위치된 부분의 절연층(73)을 관통하도록 배치된다. 비아(95)의 상단부는 배선(94)과 접속되고, 그 하단부는 내부 접속 패드(79)와 접속된다. 이렇게 구성된 배선 패턴(82)은 전자 부품 탑재 패드(76)를 내부 접속 패드(79)와 전기적으로 접속한다.
전자 부품(18)은 제 2 배선 기판(17)에 배치된 전자 부품 탑재 패드(75, 76) 상에 탑재된다. 전자 부품(18)으로서는, 예를 들면 반도체 소자, 칩 커패시터, 칩 저항, 칩 인덕터 등을 사용할 수 있다.
내부 접속 단자(19)는 제 1 배선 기판(11)에 배치된 내부 접속 패드(28)와 제 2 배선 기판(17) 상에 배치된 내부 접속 패드(78) 사이, 및 제 1 배선 기판(11)에 배치된 내부 접속 패드(29)와 제 2 배선 기판(17) 상에 배치된 내부 접속 패드(79) 사이에 배치된다. 내부 접속 단자(19)는 내부 접속 패드(28)를 내부 접속 패드(78)와 전기적으로 접속하고, 내부 접속 패드(29)를 내부 접속 패드(79)와 전기적으로 접속하는데 사용된다. 내부 접속 단자(19)의 직경은 제 1 배선 기판(11)과 제 2 배선 기판(17) 사이에 형성된 갭에 반도체 소자(12)가 수용되게 하는 치수를 가지도록 설정된다. 내부 접속 단자로서는, 예를 들면 솔더볼, 제 1 배선 기판(11)과 제 2 배선 기판(17) 사이의 갭을 소정의 값으로 유지하는데 사용되는 코어부 및 코어부를 피복하는 피복부에 의해 각각 구성된 전기적 도전성 볼 등을 사 용할 수 있다.
제 1 배선 기판(11)과 제 2 배선 기판(17) 사이의 갭을 소정의 값으로 유지하는데 사용되는 코어부를 가지는 각각의 전기적 도전성 볼이 내부 접속 단자(19)로서 사용되는 구성은 반도체 장치(10)에 외력이 가해지는 경우에도, 제 1 배선 기판(11)과 제 2 배선 기판(17) 사이의 갭을 소정의 값으로 유지하게 한다. 또한, 제 2 배선 기판(17)은 제 1 배선 기판(11)에 실질적으로 평행해지도록, 제 1 배선 기판(11) 상에 정밀하게 탑재될 수 있다.
코어부로서는, 예를 들면 금속볼(예를 들면, Cu 볼) 또는 수지볼을 사용할 수 있다. 수지볼의 재료로서는, 예를 들면 폴리스티렌, 폴리아크릴산 에스테르, 폴리염화비닐 등을 사용할 수 있다. 피복부의 재료로서는, 예를 들면 솔더를 사용할 수 있다.
이 실시예의 반도체 장치에 따르면, 외부 접속 패드(31, 32)가 테스트 패드(34, 35)의 내측에 위치되는 구성은 제 1 배선 기판(11)의 외주부의 내측에 위치된 부분의 반도체 장치(10)의 휨(예를 들면, 마더보드 등의 탑재 기판(14)의 패드 상의 솔더가 가열 및 용융되어 탑재 기판(14) 상에 반도체 장치(10)가 탑재되는 경우에 발생하는 반도체 장치(10)의 휨)을 제 1 배선 기판(11)의 외주부에 대응하는 부분의 반도체 장치의 휨보다 작은 정도가 되도록 한다. 따라서, 외부 접속 패드(31, 32) 상에 배치된 외부 접속 단자(13)와 탑재 기판(14)의 패드(15) 사이의 접속의 신뢰성은 향상될 수 있고, 반도체 장치(10)와 탑재 기판(14) 사이의 전기적 접속의 신뢰성은 향상될 수 있다.
또한, 외부 접속 패드(31, 32)가 테스트 패드(34, 35)의 내측에 위치되는 구성은 내부 접속 패드(28, 29)를 테스트 패드(34, 35)와 전기적으로 접속하는 제 1 배선 패턴(37, 38)의 배선 길이, 및 반도체 소자 탑재 패드(25, 26)를 외부 접속 패드(31, 32)와 전기적으로 접속하는 제 2 배선 패턴(41, 42)의 배선 길이를 짧게 하는 동시에, 제 1 및 제 2 배선 패턴(37, 38, 41, 42)의 라우팅이 복잡해지지 않게 한다. 따라서, 제 1 및 제 2 배선 패턴(37, 38, 41, 42)으로 인한 크로스토크(노이즈)는 저감될 수 있다.
제 1 배선 기판(11)에 배치된 적층 절연층(21, 22) 사이에는 코어 기판(예를 들면, 유리 섬유를 수지로 함침시킨 글래스 에폭시 기판)이 배치될 수 있다. 즉, 제 1 배선 기판(11)으로서 코어 장착형 빌드업 기판을 사용하는 경우에도, 이 실시예의 배선 기판(11)(코어리스 기판)과 동일한 효과를 얻을 수 있다. 제 2 배선 기판(17)으로서는, 코어 장착형 빌드업 기판을 사용할 수 있다.
도 3은 본 발명의 실시예의 제 1 변형인 반도체 장치의 단면도이다. 도 3에서, 상기 실시예의 반도체 장치(10)와 동일한 구성 부분에는 동일 참조 부호를 부여한다.
도 3을 참조하면, 상기 실시예의 제 1 변형인 반도체 장치(100)는 반도체 소자(12)와 내부 접속 단자(19)를 밀봉하는 밀봉 수지(101)가 반도체 장치(10)에 배치된 제 1 및 제 2 배선 기판(11, 17) 사이의 갭(gap)에 배치되는 것을 제외하면, 상기 실시예의 반도체 장치(10)와 동일한 방식으로 구성된다.
밀봉 수지(101)는 제 1 배선 기판(11)과 제 2 배선 기판(17) 사이의 갭을 충 전하도록 위치된다. 밀봉 수지(101)로서는, 예를 들면 몰드 수지를 사용할 수 있다. 몰드 수지의 재료로서는, 예를 들면 에폭시 수지를 사용할 수 있다.
제 1 및 제 2 배선 기판(11, 17) 사이의 갭에 위치된 반도체 소자(12) 및 내부 접속 단자(19)를 밀봉하는 밀봉 수지(101)가 배치되는 구성에서는, 제 1 및 제 2 배선 기판(11, 17)과 내부 접속 단자(19) 사이의 접속 강도는 향상될 수 있고, 반도체 장치(100)에 외부로부터 충격이 가해지는 경우에, 반도체 소자(12)가 파손되는 것을 방지할 수 있다.
도 4는 본 발명의 실시예의 제 2 변형인 반도체 장치의 단면도이다. 도 4에서, 상기 실시예의 제 1 변형인 반도체 장치(100)와 동일한 구성 부분에는 동일한 참조 부호를 부여한다.
도 4를 참조하면, 상기 실시예의 제 2 변형인 반도체 장치(110)는 전자 부품(18)을 밀봉하는 밀봉 수지(111)가 더 배치되는 것을 제외하면, 상기 실시예의 제 1 변형인 반도체 장치(100)와 동일한 방식으로 구성된다.
밀봉 수지(111)는 전자 부품(18)을 밀봉하도록 절연층(71)의 상면(71A)에 배치된다. 밀봉 수지(111)로서는, 예를 들면 몰드 수지를 사용할 수 있다. 몰드 수지의 재료로서는, 예를 들면 에폭시 수지를 사용할 수 있다.
전자 부품(18)을 밀봉하는 밀봉 수지(111)가 절연층(71)의 상면(71A)에 배치되는 구성에서는, 반도체 장치(110)에 외부로부터 충격이 가해지는 경우에, 전자 부품(18)이 파손되는 것을 방지할 수 있다.
본 발명의 바람직한 실시예를 상세하게 설명하였지만, 본 발명은 상술한 특 정 실시예에 제한되는 것은 아니고, 첨부된 특허청구범위에 기재된 본 발명의 사상의 범주 내에서 다양하게 변형 또는 변경될 수 있다.
반도체 장치(10, 100, 110)에서, 반도체 소자(12)를 접속하는 방법, 및 반도체 소자로서 전자 부품(18)을 사용하는 경우의, 전자 부품(18)을 접속하는 방법으로는, 플립칩 접속을 이용하거나, 와이어 본딩 접속을 이용할 수 있다.
본 발명은 탑재 기판과 접속되고, 다른 배선 기판과 전기적으로 접속되는 배선 기판을 포함하는 반도체 장치에 적용될 수 있다.
도 1은 종래의 반도체 장치의 단면도.
도 2는 본 발명의 실시예의 반도체 장치의 단면도.
도 3은 본 발명의 실시예의 제 1 변형인 반도체 장치의 단면도.
도 4는 본 발명의 실시예의 제 2 변형인 반도체 장치의 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
10, 100, 110 : 반도체 장치 11 : 제 1 배선 기판
13 : 외부 접속 단자 14 : 탑재 기판
15 : 패드 16 : 전자 부품
17 : 제 2 배선 기판 19 : 내부 접속 단자
31, 32 : 외부 접속 패드 34, 35 : 테스트 패드
37, 38 : 제 1 배선 패턴 41, 42 : 제 2 배선 패턴
75, 76 : 전자 부품 탑재 패드 78, 79 : 내부 접속 패드

Claims (8)

  1. 복수의 적층 절연층,
    상기 복수의 적층 절연층의 상면 측에 배치되는 내부 접속 패드,
    상기 복수의 적층 절연층의 상면 측에 배치되는 반도체 소자 탑재 패드,
    상기 복수의 적층 절연층의 하면 측에 배치되는 테스트 패드,
    상기 복수의 적층 절연층의 하면 측에 배치되고, 외부 접속 단자가 배치되는 외부 접속 패드,
    상기 복수의 적층 절연층에 배치되고, 상기 내부 접속 패드를 상기 테스트 패드와 전기적으로 접속하는 제 1 배선 패턴, 및
    상기 반도체 소자 탑재 패드를 상기 외부 접속 패드와 전기적으로 접속하는 제 2 배선 패턴을 가지는 제 1 배선 기판과;
    상기 제 1 배선 기판 위에 위치되고, 상기 내부 접속 패드 상에 탑재되며, 내부 접속 단자를 통해 상기 제 1 배선 기판과 전기적으로 접속되는 제 2 배선 기판과;
    상기 반도체 소자 탑재 패드 상에 탑재되는 반도체 소자를 포함하고,
    상기 외부 접속 패드는 상기 테스트 패드의 내측에 위치되는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 외부 접속 패드는 상기 제 1 배선 기판의 중앙부에 대응하는 부분에 위치되는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 테스트 패드는 상기 내부 접속 패드의 반대측이 되도록 위치되고, 상기 반도체 소자 탑재 패드는 상기 외부 접속 패드의 반대측이 되도록 위치되는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 배선 기판과 상기 제 2 배선 기판 사이에 배치되고 상기 반도체 소자 및 상기 내부 접속 패드를 밀봉하는 밀봉 수지를 더 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 내부 접속 단자는 상기 제 1 배선 기판과 상기 제 2 배선 기판 사이의 갭(gap)을 소정의 값으로 유지하는데 이용되는 코어부, 및 상기 코어부를 피복하는 피복부를 포함하는 전기적 도전성 볼인 것을 특징으로 하는 반도체 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 배선 기판은 상기 복수의 적층 절연층 사이에 배치되는 코어 기판 을 가지는 것을 특징으로 하는 반도체 장치.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 배선 기판은 상기 복수의 적층 절연층의 상면 측에 배치되는 전자 부품 탑재 패드를 가지고,
    상기 반도체 장치는 상기 전자 부품 탑재 패드 상에 탑재되는 전자 부품을 더 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 1 배선 기판에 대면하는 측의 반대 측에 위치된 제 2 배선 기판의 면에 배치되는 다른 전자 부품을 더 포함하는 것을 특징으로 하는 반도체 장치.
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