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KR20090034081A - 적층형 반도체 패키지 장치 및 이의 제작 방법 - Google Patents

적층형 반도체 패키지 장치 및 이의 제작 방법 Download PDF

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KR20090034081A
KR20090034081A KR1020070099243A KR20070099243A KR20090034081A KR 20090034081 A KR20090034081 A KR 20090034081A KR 1020070099243 A KR1020070099243 A KR 1020070099243A KR 20070099243 A KR20070099243 A KR 20070099243A KR 20090034081 A KR20090034081 A KR 20090034081A
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KR
South Korea
Prior art keywords
chip
stacked
circuit
base
laminated
Prior art date
Application number
KR1020070099243A
Other languages
English (en)
Inventor
최주일
정현수
이인영
이호진
황선관
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Abstract

본 발명은 적층형 반도체 패키지 장치 및 이의 제작 방법에 관한 것으로서, 본 발명의 적층형 반도체 패키지 장치는, 일면에 회로가 형성되는 베이스칩; 일면에 회로가 형성되고, 상기 베이스칩에 적층되는 적어도 하나의 적층칩; 상기 베이스칩과 적층칩 사이에 설치되는 접착물; 및 상기 베이스칩의 회로와 상기 적층칩의 회로가 전기적으로 서로 연결되도록 상기 적층칩의 측면을 따라 형성되는 신호전달부재;를 포함하여 이루어지는 것을 특징으로 하기 때문에 공정의 난이도를 줄이고, 공정의 개수를 줄여서 생산 시간 및 비용을 절감할 수 있고, 단자와 신호전달부재의 전기적 접촉을 견고하게 하여 수행 능력의 신뢰도를 향상시킬 수 있으며, 와이어나 관통전극을 대체하는 새로운 포스트 형태의 신호전달부재를 개발하여 구조적으로 견고하고, 생산성을 크게 향상시킬 수 있는 효과를 갖는다.
베이스칩, 적층칩, 접착물, 신호전달부재, 메탈 포스트, 포토 레지스트

Description

적층형 반도체 패키지 장치 및 이의 제작 방법{Stack-type semiconductor Package apparatus and manufacturing method the same}
본 발명은 적층형 반도체 패키지 장치 및 이의 제작 방법에 관한 것으로서, 더욱 상세하게는 베이스칩 제작용 웨이퍼에 적층칩을 적층시키고 웨이퍼 상태에서 신호전달부재를 일괄 형성하여 공정의 난이도를 줄이고, 공정의 개수를 줄일 수 있게 하는 적층형 반도체 패키지 장치 및 이의 제작 방법에 관한 것이다.
일반적으로 미세 회로가 설계된 반도체 칩을 실제 전자 기기에 실장하여 사용할 수 있도록 플라스틱 수지나 세라믹 등의 접착물로 봉하는 패키징(Packaging) 공정은 반도체 및 전자기기의 최종 제품화를 위한 매우 중요한 공정이다.
이러한 패키징 공정을 통해 제작되는 반도체 패키지 장치는, 외부의 환경으로부터 내부의 반도체 칩을 보호하고, 내부의 반도체 칩과 기기 부품 간의 전기적인 연결이 가능하며, 반도체 칩의 동작시 발생하는 열을 원활하게 방출하여 반도체 칩의 열적, 전기적 수행 능력에 대한 신뢰성을 확보하여야 한다.
한편, 전자 제품의 소형화 추세가 진전됨에 따라 전자 제품에 사용되는 반도체 패키지의 발전 방향도 이에 부응하여 변화되고 있다.
최근 소형화에 초점을 맞추어 개발이 활발하게 이루어지는 반도체 패키지는 플립 칩 패키지(Flip chip package), 웨이퍼 레벨 패키지(Wafer level package) 및 웨이퍼 레벨 스택 패키지(Wafer level stack package) 등이 있다.
특히, 고용량 집적이 가능하도록 다수 개의 반도체 칩들을 다층으로 적층하는 적층기술이 널리 적용됨에 따라 공정의 난이도가 높아지고, 공정의 개수가 증대되고 있다.
본 발명의 목적은, 웨이퍼 상태에서의 일괄 공정이 가능하여 공정의 난이도를 줄이고, 공정의 개수를 줄여서 생산 시간 및 비용을 절감할 수 있게 하는 적층형 반도체 패키지 장치 및 이의 제작 방법을 제공함에 있다.
또한, 본 발명의 다른 목적은, 도금 과정을 통해 단자와 신호전달부재의 전기적 접촉을 견고하게 하여 수행 능력의 신뢰도를 향상시킬 수 있게 하는 적층형 반도체 패키지 장치 및 이의 제작 방법을 제공함에 있다.
또한, 본 발명의 또 다른 목적은, 와이어나 관통전극을 대체하는 새로운 포스트 형태의 신호전달부재를 개발하여 구조적으로 견고하고, 생산성을 크게 향상시킬 수 있게 하는 적층형 반도체 패키지 장치 및 이의 제작 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 적층형 반도체 패키지 장치는, 일면에 회로가 형성되는 베이스칩; 일면에 회로가 형성되고, 상기 베이스칩에 적층되는 적어도 하나의 적층칩; 상기 베이스칩과 적층칩 사이에 설치되는 접착물; 및 상기 베이스칩의 회로와 상기 적층칩의 회로가 전기적으로 서로 연결되도록 상기 적층칩의 측면을 따라 형성되는 신호전달부재;를 포함하여 이루어지는 것을 특징으로 한다.
또한, 본 발명에 따르면, 상기 베이스칩의 회로는, 상기 신호전달부재의 위치까지 연장되는 에지 단자가 설치되고, 상기 에지 단자와 연결되는 에지 패드가 설치되고, 상기 에지 패드와 연결회로를 통해 연결되는 센터 패드가 설치되는 것이 가능하다.
또한, 본 발명에 따르면, 상기 적층칩의 회로는, 칩의 에지부분으로 연장되는 에지 단자가 설치되고, 상기 에지 단자와 연결되는 에지 패드가 설치되고, 상기 에지 패드와 연결회로를 통해 연결되는 센터 패드가 설치되는 것이 가능하다.
또한, 본 발명에 따르면, 상기 접착물은, 상기 베이스칩의 회로를 덮어 보호하고, 상기 베이스칩의 에지 단자의 일면이 노출되도록 빈공간이 형성되는 베이스 접착층; 및 상기 적층칩의 회로를 덮어 보호하고, 상기 적층칩의 에지 단자의 일면이 노출되도록 빈공간이 형성되는 적층 접착층;을 포함하여 이루어지는 것이 바람직하다.
또한, 본 발명에 따르면, 상기 신호전달부재는 상기 베이스 접착층의 빈공간과 상기 적층 접착층의 빈공간에 채워져서 형성되는 전도성 재질의 포스트인 것이 바람직하다.
또한, 본 발명에 따르면, 상기 베이스칩의 노출된 에지 단자와 상기 적층칩의 노출된 에지 단자에 각각 도금용 씨드 메탈(seed metal)이 형성되고, 상기 신호전달부재는 상기 베이스 접착층의 빈공간과 상기 적층 접착층의 빈공간에 도금으로 채워져서 형성되도록 도금용 씨드 메탈에 도금되는 메탈 포스트(metal post)인 것이 가능하다.
또한, 본 발명에 따르면, 상기 접착물은, 패턴 형성이 가능한 감광성 접착제로 이루어지는 것이 바람직하다.
또한, 본 발명에 따르면, 상기 적층칩은, 베이스칩 제작용 웨이퍼의 상기 베 이스칩용 회로의 상면에 상기 접착물로 접착되어 적층되는 것이 바람직하다.
한편, 상기 목적을 달성하기 위한 본 발명의 적층형 반도체 패키지 장치의 제작 방법은, 베이스칩 제작용 웨이퍼 상에 적어도 하나 이상의 베이스칩용 회로를 형성하는 단계; 적층칩 제작용 웨이퍼 상에 적어도 하나 이상의 적층칩용 회로를 형성하는 단계; 상기 적층칩 제작용 웨이퍼의 절단선을 절단하여 개별 적층칩들을 제작하는 단계; 상기 베이스칩용 회로 상에 접착물을 형성하는 단계; 상기 접착물 상에 상기 개별 적층칩을 적층하는 단계; 상기 개별 적층칩의 회로 상에 접착물을 형성하는 단계; 웨이퍼 상태인 상기 베이스칩용 회로와, 적층된 상기 적층칩의 회로가 전기적으로 서로 연결되도록 상기 적층칩의 측면을 따라 신호전달부재를 형성하는 단계; 및 상기 신호전달부재가 형성된 베이스칩 제작용 웨이퍼의 절단선을 절단하여 상기 적층칩이 적층된 베이스칩을 제작하는 단계;를 포함하여 이루어지는 것을 특징으로 한다.
또한, 본 발명에 따르면, 상기 베이스칩용 회로 상에 접착물을 형성하는 단계는, 상기 베이스칩 제작용 웨이퍼 상에 베이스 접착층을 도포하는 단계; 및 상기 베이스칩의 에지 단자가 빈공간에 의해 노출되도록 상기 에지 단자에 대응되는 베이스 접착층의 일부를 제거하는 단계;를 포함하여 이루어지는 것이 바람직하다.
또한, 본 발명에 따르면, 상기 개별 적층칩의 회로 상에 접착물을 형성하는 단계는, 상기 적층칩 제작용 웨이퍼 상에 적층 접착층을 도포하는 단계; 및 상기 적층칩의 에지 단자가 빈공간에 의해 노출되도록 상기 에지 단자에 대응되는 적층 접착층의 일부를 제거하는 단계;를 포함하여 이루어지는 것이 바람직하다.
또한, 본 발명에 따르면, 상기 적층칩의 측면을 따라 신호전달부재를 형성하는 단계는, 상기 베이스칩에 적층된 적층칩과 상기 베이스칩을 포토 레지스트로 도포하는 단계; 상기 포토 레지스트에 빛을 조사하고, 상기 신호전달부재와 대응되는 부분에 빈공간이 형성되도록 상기 포토 레지스트를 에칭하는 단계; 및 상기 신호전달부재와 대응되는 빈공간에 도금으로 메탈 포스트를 채워 형성하는 단계;를 포함하여 이루어지는 것이 바람직하다.
이상에서와 같이 본 발명의 적층형 반도체 패키지 장치 및 이의 제작 방법에 의하면, 공정의 난이도를 줄이고, 공정의 개수를 줄여서 생산 시간 및 비용을 절감할 수 있고, 단자와 신호전달부재의 전기적 접촉을 견고하게 하여 수행 능력의 신뢰도를 향상시킬 수 있으며, 와이어나 관통전극을 대체하는 새로운 포스트 형태의 신호전달부재를 개발하여 구조적으로 견고하고, 생산성을 크게 향상시킬 수 있는 효과를 갖는 것이다.
이하, 본 발명의 바람직한 여러 실시예들에 따른 적층형 반도체 패키지 장치 및 이의 제작 방법을 도면을 참조하여 상세히 설명한다.
먼저, 도 1 및 도 2에 도시된 바와 같이, 본 발명의 바람직한 일 실시예에 따른 적층형 반도체 패키지 장치는, 크게 베이스칩(1)과, 그 위에 적층되는 적층칩(2)들과, 상기 베이스칩(1)/적층칩(2) 각각의 상면을 덮는 접착물(3) 및 상기 베이스칩(1)/적층칩(2) 들을 전기적으로 연결하는 신호전달부재(4)를 포함하여 이루 어지는 구성이다.
즉, 상기 베이스칩(1)은, 일면에 회로가 형성되는 것으로서, 도 2에 도시된 바와 같이, 상기 베이스칩(1)의 회로는, 상기 신호전달부재(4)의 위치까지 연장되는 에지 단자(5)가 설치되는 것이다.
여기서, 이러한 상기 에지 단자(5)는 반드시 칩의 모서리까지 연장되는 것이 아니라 상기 신호전달부재(4)의 위치까지 연장되는 것이 가능한 모든 형태의 단자가 적용될 수 있는 것이다.
특히, 그 일례로서, 도 1 및 도 2에서는, 상기 베이스칩(1)의 테두리에 상기 신호전달부재(4)를 지지하는 지지부(16)를 형성하고, 상술된 상기 에지 단자(5)를 상기 지지부(16)의 상기 신호전달부재(4)의 위치까지 연장하는 것을 예시한다.
이 외에도, 도 3에 도시된 바와 같이, 상기 베이스칩(1)의 회로는, 상기 에지 단자(5)와 연결되는 에지 패드(6)가 설치되거나, 상기 에지 패드(6)와 연결회로(7)를 통해 연결되는 센터 패드(8)가 설치되는 등 회로적으로 매우 다양한 형태의 경로 설계가 가능한 것이다.
한편, 본 발명의 상기 적층칩(2)은, 일면에 회로가 형성되고, 상기 베이스칩(1)에 적층되는 것으로서, 상기 베이스칩(1) 위에 적어도 하나 이상으로 적층될 수 있는 것이다.
또한, 상기 적층칩(2)의 회로는, 칩의 에지(edge)부분으로 연장되는 에지 단자(9)가 설치된다.
여기서, 이러한 상기 에지 단자(9)는 반드시 칩의 에지부분까지 연장되는 것 이 아니라 상기 신호전달부재(4)의 위치까지 연장되는 것이 가능한 모든 형태의 단자가 적용될 수 있는 것이다.
이 외에도, 도 3에 도시된 바와 같이, 상기 적층칩(2)의 회로는, 상기 에지 단자(9)와 연결되는 에지 패드(10)가 설치되거나, 상기 에지 패드(10)와 연결회로(11)를 통해 연결되는 센터 패드(12)가 설치되는 등 회로적으로 매우 다양한 형태의 경로 설계가 가능한 것이다.
한편, 도 1 및 도 2에 도시된 바와 같이, 상기 접착물(3)은, 상기 베이스칩(1)과 적층칩(2) 사이에 설치되는 것으로서, 상기 베이스칩(1)의 회로를 덮는 베이스 접착층(13) 및 상기 적층칩(2)의 회로를 덮는 적층 접착층(14)을 포함하여 이루어지는 구성이다.
여기서, 상기 베이스 접착층(13)은, 상기 베이스칩(1)의 회로를 덮어 보호하는 동시에, 도 6에 도시된 바와 같이, 상기 베이스칩(1)의 에지 단자(5)의 일면이 노출되도록 빈공간(A)이 형성되는 것이다.
또한, 상기 적층 접착층(14)은, 상기 적층칩(2)의 회로를 덮어 보호하는 동시에, 상기 적층칩(2)의 에지 단자(9)의 일면이 노출되도록 빈공간(B)이 형성되는 것이다.
특히, 이러한 상기 접착물(3)은, 상술된 빈공간(A)(B)을 형성하기 위하여 선택적으로 패턴 형성이 가능한 감광성 접착제를 적용하는 것이 바람직하다.
즉, 상기 접착물(3)은 패턴 형성이 가능한 감광성 접착제를 상기 베이스칩(1) 및 상기 적층칩(2) 위에 도포하고, 상기 베이스 접착층(13) 및 적층 접착 층(14)의 부분 제거를 위해 도포된 상기 접착물(3)의 에지 단자(5)(9) 대응 부분에 빛이 조사하는 감광 또는 빛이 조사되지 않은 비감광 부분을 형성하고, 경화되지 않은 감광 또는 비감광 부분을 에칭(etching)에 의해 제거하여 이루어지는 것이다.
한편, 본 발명의 신호전달부재(4)는, 상기 베이스칩(1)의 회로와 상기 적층칩(2)의 회로가 전기적으로 서로 연결되도록 상기 적층칩의 측면을 따라 형성되는 것으로서, 상기 베이스 접착층(13)의 빈공간(A)과 상기 적층 접착층(14)의 빈공간(B)에 채워져서 형성되는 전도성 재질의 메탈 포스트(15)(metal post)이다.
이러한, 상기 메탈 포스트(15)는, 종래의 와이어나 관통 전극과는 달리, 도금 공정으로 이루어지는 구성이다.
즉, 상기 메탈 포스트(15)를 형성하기 위해 상기 베이스칩(1)의 노출된 에지 단자(5)와 상기 적층칩(2)의 노출된 에지 단자(9)에 각각 도금용 씨드 메탈(seed metal)이 형성되고, 상기 신호전달부재(4)는 상기 베이스 접착층(13)의 빈공간(A)과 상기 적층 접착층(14)의 빈공간(B)에 도금으로 금속성분이 채워져서 포스트(post)가 형성되도록 도금용 씨드 메탈에 도금되는 것이다.
특히, 이러한 상기 메탈 포스트(15) 형성을 위한 도금 공정이 웨이퍼 상태에서 모든 베이스칩용 회로 상에 일괄적으로 이루어지도록 상기 적층칩(2)은, 도 9에 도시된 바와 같이, 상기 베이스칩 제작용 웨이퍼(W1) 상태의 상기 베이스칩용 회로의 상면에 상기 접착물(3)로 접착되어 적층되는 것이 바람직하다.
따라서, 상술된 도금 공정은, 상기 베이스칩 제작용 웨이퍼(W1)에서 웨이퍼 상태로 모든 베이스칩(1) 및 적층칩(2)에 일괄적으로 이루어지는 것으로서, 종래의 와이어 용접이나 솔더볼 용접이나 관통전극 형성을 위해 무수한 공정을 거쳐서 개별 칩 상태로 로봇이나 용접기에 의해 형성되던 신호전달 공정을 단일 공정으로 단순화하여 생산시간 및 생산비용을 크게 절감할 수 있는 것이다.
또한, 이러한 도금 공정으로 인하여 상기 베이스칩 제작용 웨이퍼(W1)에 형성된 빈공간(A)(B)에 금속 성분이 미세하게 침투하여 부착되는 것으로 이러한 도금 공정으로 말미암아 상기 베이스칩(1)과 적층칩(2)을 전기적으로 연결하는 연결 구조가 매우 치밀하여 견고하고 내구성이 우수하고, 신뢰성이 매우 높은 제품을 생산할 수 있는 것이다.
한편, 이러한 본 발명의 적층형 반도체 패키지 장치를 제작하기 위한 제작 방법을 도면을 참조하여 설명하면, 도 4는 본 발명의 바람직한 일 실시예에 따른 적층형 반도체 패키지 장치의 제작 방법을 나타내는 블록도이다. 도 4에 도시된 바와 같이, 본 발명의 바람직한 일 실시예에 따른 적층형 반도체 패키지 장치의 제작 방법은, 베이스칩 제작용 웨이퍼(W1) 상에 적어도 하나 이상의 베이스칩용 회로를 형성하는 단계(S1)와, 적층칩 제작용 웨이퍼(W2) 상에 적어도 하나 이상의 적층칩용 회로를 형성하는 단계(S2)와, 상기 적층칩 제작용 웨이퍼(W2)의 절단선(L2)을 절단하여 개별 적층칩(2)들을 제작하는 단계(S3)와, 상기 베이스칩 제작용 웨이퍼(W1)의 상기 베이스칩용 회로 상에 접착물(3)을 형성하는 단계(S4)와, 상기 접착물(3) 상에 상기 개별 적층칩(2)을 적층하는 단계(S5)와, 웨이퍼(W1) 상태인 상기 베이스칩용 회로와, 적층된 상기 적층칩(2)의 회로가 전기적으로 서로 연결되도록 상기 적층칩(2)의 측면을 따라 신호전달부재(4)를 형성하는 단계(S6) 및 상기 신호 전달부재(4)가 형성된 베이스칩 제작용 웨이퍼(W1)의 절단선(L1)을 절단하여 상기 적층칩(2)이 적층된 베이스칩(1)을 완성하는 단계(S7)를 포함하여 이루어지는 것이다.
여기서, 도 5는 도 4의 S1 단계에서 베이스칩 제작용 웨이퍼(W1)의 베이스칩용 회로를 나타내는 평면도로서, 상기 S1 단계에서 상기 베이스칩용 회로에 상술된 에지 단자(5)와 에지 패드(6) 및 절단선 (L1) 등이 구획되어 형성된다.
또한, 도 4에 도시된 바와 같이, 상기 S1 단계는, 상기 베이스칩용 회로에 칩의 에지 부분으로 연장되는 에지 단자(5) 상에 상기 신호전달부재(4)가 도금으로 채워질 수 있도록 상기 에지 단자(5)와 대응되는 부분에 씨드 메탈을 형성하는 단계(S8)를 포함하여 이루어질 수 있다.
이러한 상기 S8 단계는, 도 5에 도시된 바와 같이, 상기 베이스칩 제작용 웨이퍼(W1) 상에 씨드 메탈을 형성하고, 상기 씨드 메탈 상에 포토 레지스트를 도포하며, 상기 포토 레지스트 상에 빛을 조사하고, 상기 에지 단자(5)와 대응되는 씨드 메탈 부분을 제외한 나머지 부분의 씨드 메탈을 에칭하는 일련의 단계들을 수행하여 이루어질 수 있다.
특히, 상기 S1 단계에서 캐소드(Cathode) 등의 도금 전극(도시하지 않음)의 전기적인 연결을 위해 상기 베이스칩 제작용 웨이퍼(W1)의 테두리부분(300)에 씨드 메탈을 형성하는 것도 가능하다.
이어서, 도 6은 도 4의 S4 단계에서 베이스칩 제작용 웨이퍼(W1)의 상기 베이스칩용 회로 상에 형성되는 베이스 접착층(13)을 나타내는 평면도이다.
도 6에 도시된 바와 같이, 상기 S4 단계는, 상기 베이스칩 제작용 웨이퍼(W1) 상에 베이스 접착층(13)을 도포하고, 상기 베이스칩(1)의 에지 단자(5)가 빈공간(A)에 의해 노출되도록 상기 에지 단자(5)에 대응되는 베이스 접착층(13)의 일부를 제거하는 일련의 단계들을 수행하여 이루어진다.
여기서, 상기 베이스 접착층(13)은 패턴 형성이 가능한 감광성 접착제를 도포하여 이루어지고, 상기 베이스 접착층(13)의 부분 제거는 감광 또는 비감광 부분의 에칭에 의해 제거되는 것이다.
도 7은 도 4의 S2 단계에서 적층칩 제작용 웨이퍼(W2)의 적층칩용 회로를 나타내는 평면도이다.
도 7에 도시된 바와 같이, 상기 S2 단계는, 상술된 S1 단계와는 별도로, 상기 적층칩 제작용 웨이퍼(W2) 상에 적어도 하나 이상의 적층칩용 회로를 형성하는 것으로서, 상기 적층칩용 회로에 상술된 에지 단자(9)와 에지 패드(10) 및 절단선 (L2) 등이 구획되어 형성된다.
또한, 상기 S2 단계는, 도 4에 도시된 바와 같이, 상기 적층칩용 회로에 칩의 에지 부분으로 연장되는 에지 단자(9) 상에 상기 신호전달부재(4)가 도금으로 채워질 수 있도록 상기 에지 단자(9)와 대응되는 부분에 씨드 메탈을 형성하는 단계(S9)를 더 포함하여 이루어지는 것도 가능하다.
이러한 상기 S9 단계는, 상기 적층칩 제작용 웨이퍼(W2) 상에 씨드 메탈을 형성하고, 상기 씨드 메탈 상에 포토 레지스트를 도포하며, 상기 포토 레지스트 상에 빛을 조사하고, 상기 에지 단자(9)와 대응되는 씨드 메탈 부분을 제외한 나머지 부분의 씨드 메탈을 에칭하는 일련의 단계들을 수행하여 이루어질 수 있다.
또한, 상기 S2 단계는, 상기 적층칩용 회로 상에 적층 접착층(14)을 형성하는 단계(S10)를 더 포함하여 이루어지는 것이다.
여기서, 상기 S10 단계는, 상기 적층칩 제작용 웨이퍼(W2) 상에 적층 접착층(14)을 도포하는 단계 및 상기 적층칩용 회로(2)의 에지 단자(9)가 도 8의 빈공간(B)에 의해 노출되도록 상기 에지 단자(9)에 대응되는 적층 접착층(14)의 일부를 제거하는 단계를 포함하여 이루어지는 것이 바람직하다.
여기서, 상기 적층 접착층(14)은 패턴 형성이 가능한 감광성 접착제를 도포하여 이루어지고, 상기 적층 접착층(14)의 부분 제거는 감광 또는 비감광 부분의 에칭에 의해 제거되는 것이다.
도 8은 도 4의 S3 단계에서 도 7의 절단선(L2)을 절단하여 제작된 개별 적층칩들을 나타내는 사시도이다.
도 8에 도시된 바와 같이, S3 단계에서 상기 적층칩 제작용 웨이퍼(W2)의 절단선(L2)을 절단하여 개별 적층칩(2)들을 제작할 수 있는 것이다.
도 9는 도 4의 S5 단계에서 접착물 상에 적층된 개별 적층칩을 나타내는 사시도이다.
결국, 도 9에 도시된 바와 같이, S5 단계는, 상기 베이스 접착층(13) 상에 개별 적층칩(2)을 적층하고, 이어서, 상기 적층 접착층(14) 상에 다른 개별 적층칩(2)을 다단으로 적층할 수 있는 것이다.
여기서, 상기 빈공간(A)(B)에 의해 상기 베이스칩(1)과 적층칩(2)의 에지 단 자(5)(9)의 일부가 노출되는 것이다.
도 10은 도 4의 S6 단계에서 적층칩의 측면을 따라 신호전달부재를 형성하도록 적층칩에 도포된 포토 레지스트를 나타내는 사시도이다.
도 11은 도 4의 S6 단계에서 적층칩의 측면을 따라 형성된 신호전달부재를 나타내는 사시도이다.
도 12는 도 4의 S7 단계에서 베이스칩 제작용 웨이퍼(W1)의 절단선(L1)을 절단하는 상태를 나타내는 측단면도이다.
이어서, 도 10에 도시된 바와 같이, 상기 S6 단계는, 상기 베이스칩(1)에 적층된 적층칩(2)과 상기 베이스칩(1)을 포토 레지스트(100)로 도포하고, 상기 포토 레지스트(100)에 빛을 조사하고, 상기 신호전달부재(4)와 대응되는 부분에 빈공간(C)이 형성되도록 상기 포토 레지스트(100)를 에칭하며, 상기 신호전달부재(4)와 대응되는 빈공간(C)에 도금으로 메탈 포스트(15)를 채워서, 도 11에 도시된 바와 같이, 상기 베이스칩(1)과 상기 적층칩(2)을 전기적으로 연결하는 신호전달부재(4)를 형성할 수 있는 것이다.
이어서, 도 12에 도시된 바와 같이, 상기 S7 단계는, 상기 신호전달부재(4)가 형성된 베이스칩 제작용 웨이퍼(W1)의 절단선(L1)을 절단하여 상기 적층칩(2)이 적층된 베이스칩(1)을 완성하는 것으로서, 레이저 커팅기(200)를 이용하여 상기 베이스칩(1) 제작용 웨이퍼(W1)의 절단선(L1)을 절단할 수 있는 것이다.
여기서 상기 레이저 커팅기(200)를 대신하여 다양한 형태의 소윙(sawing) 장치가 사용될 수 있으나, 정교하고 신속한 절단이 가능한 레이저 커팅기를 사용하는 것이 바람직하다.
본 발명은 상술한 실시예에 한정되지 않으며, 본 발명의 사상을 해치지 않는 범위 내에서 당업자에 의한 변형이 가능함은 물론이다.
따라서, 본 발명에서 권리를 청구하는 범위는 상세한 설명의 범위 내로 정해지는 것이 아니라 후술되는 청구범위와 이의 기술적 사상에 의해 한정될 것이다.
도 1은 본 발명의 바람직한 일 실시예에 따른 적층형 반도체 패키지 장치를 나타내는 사시도이다.
도 2는 도 1의 측단면도이다.
도 3은 본 발명의 바람직한 다른 실시예에 따른 적층형 반도체 패키지 장치를 나타내는 측단면도이다.
도 4는 본 발명의 바람직한 일 실시예에 따른 적층형 반도체 패키지 장치의 제작 방법을 나타내는 블록도이다.
도 5는 도 4의 S1 단계에서 베이스칩 제작용 웨이퍼(W1)의 베이스칩용 회로를 나타내는 평면도이다.
도 6은 도 4의 S4 단계에서 베이스칩 제작용 웨이퍼(W1)의 상기 베이스칩용 회로 상에 형성되는 접착물을 나타내는 평면도이다.
도 7은 도 4의 S2 단계에서 적층칩 제작용 웨이퍼(W2)의 적층칩용 회로를 나타내는 평면도이다.
도 8은 도 4의 S3 단계에서 도 7의 절단선(L2)을 절단하여 제작된 개별 적층칩들을 나타내는 사시도이다.
도 9는 도 4의 S5 단계에서 접착물 상에 적층된 개별 적층칩을 나타내는 사시도이다.
도 10은 도 4의 S6 단계에서 적층칩의 측면을 따라 신호전달부재를 형성하도록 적층칩에 도포된 포토 레지스트를 나타내는 사시도이다.
도 11은 도 4의 S6 단계에서 적층칩의 측면을 따라 형성된 신호전달부재를 나타내는 사시도이다.
도 12는 도 4의 S7 단계에서 베이스칩 제작용 웨이퍼(W1)의 절단선(L1)을 절단하는 상태를 나타내는 측단면도이다.
(도면의 주요한 부호에 대한 설명)
1: 베이스칩 2: 적층칩
3: 접착물 4: 신호전달부재
5, 9: 에지 단자 6, 10: 에지 패드
7: 연결회로 8, 12: 센터 패드
11: 연결회로 A, B, C: 빈공간
13: 베이스 접착층 14: 적층 접착층
15: 메탈 포스트 W1: 베이스칩 제작용 웨이퍼
W2: 적층칩 제작용 웨이퍼 L1, L2: 절단선
100: 포토 레지스트 200: 레이저 커팅기
300: 테두리부분

Claims (26)

  1. 일면에 회로가 형성되는 베이스칩;
    일면에 회로가 형성되고, 상기 베이스칩에 적층되는 적어도 하나의 적층칩;
    상기 베이스칩과 적층칩 사이에 설치되는 접착물; 및
    상기 베이스칩의 회로와 상기 적층칩의 회로가 전기적으로 서로 연결되도록 상기 적층칩의 측면을 따라 형성되는 신호전달부재;
    를 포함하여 이루어지는 것을 특징으로 하는 적층형 반도체 패키지 장치.
  2. 제 1항에 있어서,
    상기 베이스칩의 회로는, 상기 신호전달부재의 위치까지 연장되는 에지 단자가 설치되는 것을 특징으로 하는 적층형 반도체 패키지 장치.
  3. 제 2항에 있어서,
    상기 베이스칩의 회로는, 상기 에지 단자와 연결되는 에지 패드가 설치되는 것을 특징으로 하는 적층형 반도체 패키지 장치.
  4. 제 3항에 있어서,
    상기 베이스칩의 회로는, 상기 에지 패드와 연결회로를 통해 연결되는 센터 패드가 설치되는 것을 특징으로 하는 적층형 반도체 패키지 장치.
  5. 제 1항에 있어서,
    상기 적층칩의 회로는, 칩의 에지부분으로 연장되는 에지 단자가 설치되는 것을 특징으로 하는 적층형 반도체 패키지 장치.
  6. 제 5항에 있어서,
    상기 적층칩의 회로는, 상기 에지 단자와 연결되는 에지 패드가 설치되는 것을 특징으로 하는 적층형 반도체 패키지 장치.
  7. 제 6항에 있어서,
    상기 적층칩의 회로는, 상기 에지 패드와 연결회로를 통해 연결되는 센터 패드가 설치되는 것을 특징으로 하는 적층형 반도체 패키지 장치.
  8. 제 1항에 있어서,
    상기 접착물은,
    상기 베이스칩의 회로를 덮어 보호하고, 상기 베이스칩의 에지 단자의 일면이 노출되도록 빈공간이 형성되는 베이스 접착층; 및
    상기 적층칩의 회로를 덮어 보호하고, 상기 적층칩의 에지 단자의 일면이 노출되도록 빈공간이 형성되는 적층 접착층;
    을 포함하여 이루어지는 것을 특징으로 하는 적층형 반도체 패키지 장치.
  9. 제 8항에 있어서,
    상기 신호전달부재는 상기 베이스 접착층의 빈공간과 상기 적층 접착층의 빈공간에 채워져서 형성되는 전도성 재질의 포스트인 것을 특징으로 하는 적층형 반도체 패키지 장치.
  10. 제 9항에 있어서,
    상기 베이스칩의 노출된 에지 단자와 상기 적층칩의 노출된 에지 단자에 각각 도금용 씨드 메탈(seed metal)이 형성되고,
    상기 신호전달부재는 상기 베이스 접착층의 빈공간과 상기 적층 접착층의 빈공간에 도금으로 채워져서 형성되도록 도금용 씨드 메탈에 도금되는 메탈 포스트(metal post)인 것을 특징으로 하는 적층형 반도체 패키지 장치.
  11. 제 1항 또는 제 8항에 있어서,
    상기 접착물은, 패턴 형성이 가능한 감광성 접착제로 이루어지는 것을 특징으로 하는 적층형 반도체 패키지 장치.
  12. 제 1항에 있어서,
    상기 적층칩은, 베이스칩 제작용 웨이퍼의 상기 베이스칩용 회로의 상면에 상기 접착물로 접착되어 적층되는 것을 특징으로 하는 적층형 반도체 패키지 장치.
  13. 제 1항에 있어서,
    상기 베이스칩의 테두리에 상기 신호전달부재를 지지하는 지지부가 형성되는 것을 특징으로 하는 적층형 반도체 패키지 장치.
  14. 일면에 회로가 형성되고, 상기 회로와 연결된 에지 단자가 설치되는 베이스칩;
    일면에 회로가 형성되고, 상기 회로와 연결된 에지 단자가 설치되며, 상기 베이스칩에 적층되는 적어도 하나의 적층칩;
    상기 베이스칩과 적층칩에 설치되고, 상기 베이스칩의 에지 단자와 상기 적층칩의 에지 단자가 노출되도록 빈공간이 형성되는 접착물; 및
    상기 베이스칩의 에지 단자와 상기 적층칩의 에지 단자가 전기적으로 서로 연결되도록 상기 접착물의 빈공간에 채워지고, 상기 적층칩의 측면을 따라 형성되는 신호전달부재;
    를 포함하여 이루어지는 것을 특징으로 하는 적층형 반도체 패키지 장치.
  15. 베이스칩 제작용 웨이퍼 상에 적어도 하나 이상의 베이스칩용 회로를 형성하는 단계;
    적층칩 제작용 웨이퍼 상에 적어도 하나 이상의 적층칩용 회로를 형성하는 단계;
    상기 적층칩 제작용 웨이퍼의 절단선을 절단하여 개별 적층칩들을 제작하는 단계;
    상기 베이스칩 제작용 웨이퍼의 상기 베이스칩용 회로 상에 접착물을 형성하는 단계;
    상기 접착물 상에 상기 개별 적층칩을 적층하는 단계;
    상기 개별 적층칩의 회로 상에 접착물을 형성하는 단계;
    웨이퍼 상태인 상기 베이스칩용 회로와, 적층된 상기 적층칩의 회로가 전기적으로 서로 연결되도록 상기 적층칩의 측면을 따라 신호전달부재를 형성하는 단계; 및
    상기 신호전달부재가 형성된 베이스칩 제작용 웨이퍼의 절단선을 절단하여 상기 적층칩이 적층된 베이스칩을 제작하는 단계;
    를 포함하여 이루어지는 것을 특징으로 하는 적층형 반도체 패키지 장치의 제작 방법.
  16. 제 15항에 있어서,
    상기 베이스칩 제작용 웨이퍼 상에 적어도 하나 이상의 베이스칩용 회로를 형성하는 단계는, 상기 베이스칩용 회로에 칩의 에지 부분으로 연장되는 에지 단자 상에 상기 신호전달부재가 도금으로 채워질 수 있도록 상기 에지 단자와 대응되는 부분에 씨드 메탈을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 적층형 반도체 패키지 장치의 제작 방법.
  17. 제 16항에 있어서,
    상기 씨드 메탈을 형성하는 단계는,
    상기 베이스칩 제작용 웨이퍼 상에 씨드 메탈을 형성하는 단계;
    상기 씨드 메탈 상에 포토 레지스트를 도포하는 단계; 및
    상기 포토 레지스트 상에 빛을 조사하고, 상기 에지 단자와 대응되는 씨드 메탈 부분을 제외한 나머지 부분의 씨드 메탈을 에칭하는 단계;
    를 포함하여 이루어지는 것을 특징으로 하는 적층형 반도체 패키지 장치의 제작 방법.
  18. 제 15항에 있어서,
    상기 적층칩 제작용 웨이퍼 상에 적어도 하나 이상의 적층칩용 회로를 형성하는 단계는, 상기 적층칩용 회로에 칩의 에지 부분으로 연장되는 에지 단자 상에 상기 신호전달부재가 도금으로 채워질 수 있도록 상기 에지 단자와 대응되는 부분에 씨드 메탈을 형성하는 단계;를 더 포함하여 이루어지는 것을 특징으로 하는 적층형 반도체 패키지 장치의 제작 방법.
  19. 제 18항에 있어서,
    상기 씨드 메탈을 형성하는 단계는,
    상기 적층칩 제작용 웨이퍼 상에 씨드 메탈을 형성하는 단계;
    상기 씨드 메탈 상에 포토 레지스트를 도포하는 단계; 및
    상기 포토 레지스트 상에 빛을 조사하고, 상기 에지 단자와 대응되는 씨드 메탈 부분을 제외한 나머지 부분의 씨드 메탈을 에칭하는 단계;
    를 포함하여 이루어지는 것을 특징으로 하는 적층형 반도체 패키지 장치의 제작 방법.
  20. 제 15항에 있어서,
    상기 베이스칩용 회로 상에 접착물을 형성하는 단계는,
    상기 베이스칩 제작용 웨이퍼 상에 베이스 접착층을 도포하는 단계; 및
    상기 베이스칩의 에지 단자가 빈공간에 의해 노출되도록 상기 에지 단자에 대응되는 베이스 접착층의 일부를 제거하는 단계;
    를 포함하여 이루어지는 것을 특징으로 하는 적층형 반도체 패키지 장치의 제작 방법.
  21. 제 20항에 있어서,
    상기 베이스 접착층은 패턴 형성이 가능한 감광성 접착제를 도포하여 이루어지고, 상기 베이스 접착층의 부분 제거는 감광 또는 비감광 부분의 에칭에 의해 제거되는 것을 특징으로 하는 적층형 반도체 패키지 장치의 제작 방법.
  22. 제 15항에 있어서,
    상기 개별 적층칩의 회로 상에 접착물을 형성하는 단계는,
    상기 적층칩 제작용 웨이퍼 상에 적층 접착층을 도포하는 단계; 및
    상기 적층칩의 에지 단자가 빈공간에 의해 노출되도록 상기 에지 단자에 대응되는 적층 접착층의 일부를 제거하는 단계;
    를 포함하여 이루어지는 것을 특징으로 하는 적층형 반도체 패키지 장치의 제작 방법.
  23. 제 22항에 있어서,
    상기 적층 접착층은 패턴 형성이 가능한 감광성 접착제를 도포하여 이루어지고, 상기 적층 접착층의 부분 제거는 감광 또는 비감광 부분의 에칭에 의해 제거되는 것을 특징으로 하는 적층형 반도체 패키지 장치의 제작 방법.
  24. 제 15항에 있어서,
    상기 적층칩의 측면을 따라 신호전달부재를 형성하는 단계는,
    상기 베이스칩에 적층된 적층칩과 상기 베이스칩을 포토 레지스트로 도포하는 단계;
    상기 포토 레지스트에 빛을 조사하고, 상기 신호전달부재와 대응되는 부분에 빈공간이 형성되도록 상기 포토 레지스트를 에칭하는 단계; 및
    상기 신호전달부재와 대응되는 빈공간에 도금으로 메탈 포스트를 채워 형성하는 단계;
    를 포함하여 이루어지는 것을 특징으로 하는 적층형 반도체 패키지 장치의 제작 방법.
  25. 제 15항에 있어서,
    상기 적층칩이 적층된 베이스칩을 제작하는 단계는, 레이저 커팅기를 이용하여 상기 베이스칩 제작용 웨이퍼의 절단선을 절단하는 것을 특징으로 하는 적층형 반도체 패키지 장치의 제작 방법.
  26. 제 15항에 있어서,
    상기 베이스칩 제작용 웨이퍼 상에 적어도 하나 이상의 베이스칩용 회로를 형성하는 단계는, 도금 전극(도시하지 않음)의 연결을 위해 상기 베이스칩 제작용 웨이퍼의 테두리부분에 씨드 메탈을 형성하는 단계;를 더 포함하여 이루어지는 것을 특징으로 하는 적층형 반도체 패키지 장치의 제작 방법.
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