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KR20080038135A - 가상 바디 접점 트리게이트 - Google Patents

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KR20080038135A
KR20080038135A KR1020087002075A KR20087002075A KR20080038135A KR 20080038135 A KR20080038135 A KR 20080038135A KR 1020087002075 A KR1020087002075 A KR 1020087002075A KR 20087002075 A KR20087002075 A KR 20087002075A KR 20080038135 A KR20080038135 A KR 20080038135A
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KR
South Korea
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sige
fet
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silicon
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KR1020087002075A
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Inventor
브렌트 에이 앤더슨
매튜 제이 브레이트위시
에드워드 제이 노왁
베단 레이니
Original Assignee
인터내셔널 비지네스 머신즈 코포레이션
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Publication date
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Abstract

기판(101); 기판(101) 위에 SiGe(silicon germanium)층(103); SiGe층(103) 위에 그리고 SiGe층(103)에 인접한 반도체층(105); 기판(101), SiGe층(103), 및 반도체층(105)에 인접한 절연층(109a); 절연층(109a)에 인접한 한 쌍의 제1 게이트 구조(111); 및 절연층(109a) 위에 제2 게이트 구조(113)를 구비하는 FET(field effect transistor) 및 FET를 형성하는 방법. 바람직하게, 절연층(109a)은 SiGe층(103)의 측면 그리고 반도체층(105)의 상면, 반도체층 (105)의 하면, 및 반도체층(105)의 측면에 인접하다. 바람직하게, SiGe층(103)은 탄소를 구비한다. 바람직하게, 한 쌍의 제1 게이트 구조(111)는 사실상 제2 게이트 구조(113)까지 횡단한다. 추가적으로, 한 쌍의 제1 게이트 구조(111)는 바람직하게 절연층(109a)에 의해 캡슐화된다.
Figure P1020087002075
트리게이트, FET, SiGe층, 게이트 구조, 절연층, 반도체층,

Description

가상 바디 접점 트리게이트 {VIRTUAL BODY-CONTACTED TRIGATE}
본 발명의 실시예는 일반적으로 반도체 디바이스에 관한 것으로서, 좀더 구체적으로는, 전계 효과 트랜지스터(FET) 디바이스에 관한 것이다.
하이브리드 배향 기술(HOT; hybrid orientation technology)은 PFET 역전층(inversion layers)을 위한 표면 및 NFET 역전층을 위한 표면을 제공한다. HOT를 실현하는 값싼 수단은 산화물(SOI(silicon on insulator))에 의해 격리되는 FET의 한 유형 및 벌크 웨이퍼에 물리적으로 접속되는 나머지 유형의 디바이스 바디를 초래한다. 트리게이트 디바이스(trigate devices)가 HOT로 제시되었지만, 트리게이트 디바이스는 일반적으로 전기적인 임계 전압(Vt) 조정 수단이 부족하다. 벌크 실리콘상의 트리게이트 디바이스에서 핀(fin)의 높이를 설정하는 것이 일반적으로 결정적인데, 본 설계가 폭 및 높이가 완전한 공핍과 제어되는 단채널 효과(controlled short-channel effects)를 보장하도록 제어될 것을 요구하기 때문이다.
트리게이트 기술은 상보성 금속 산화막 반도체(CMOS) 기술의 크기 조정을 65nm 노드 이상으로 연장하기 위해 제안되어 왔다. 추가적으로, 접합-격리형(junction-isolated)이나 산화물-격리형(oxide-isolated) FinFET를 제공하는 벌 크 FinFET 집적 방식이 도입되어 왔다. 더 나아가, 디바이스가 물리적으로 사이즈 축소됨에 따라, 도핑에 의한 임계 전압 제어는 일반적으로, 개개 디바이스에서의 도펀트 등락(dopant fluctuations)으로 인해 점차적으로 무효해지게 된다. 추가적으로, Vt 제어는 CMOS 디바이스의 추가 크기 조정을 위한 주된 장벽이 되고 있다. 따라서, FET 디바이스에서의 임계 전압을 좀더 양호하게 제어할 수 있는 디바이스에 대한 필요성이 여전히 존재한다.
상기 관점에서, 본 발명의 실시예는 기판; 기판상의 SiGe(silicon germanium)층; SiGe층상의 그리고 SiGe층에 인접한 반도체층; 기판, SiGe층, 및 반도체층에 인접한 절연층; 절연층에 인접한 한 쌍의 제1 게이트 구조; 및 절연층상의 제2 게이트 구조를 구비하는 FET(field effect transistor)를 제공한다. 바람직하게, 절연층은 SiGe층의 측면 그리고 반도체층의 상면, 반도체층의 하면, 및 반도체층의 측면에 인접한다. 바람직하게, SiGe층은 탄소를 구비한다. 바람직하게, 한 쌍의 제1 게이트 구조는 사실상 제2 게이트 구조까지 횡단한다. 추가적으로, 한 쌍의 제1 게이트 구조는 절연층에 의해 캡슐화되는 것이 바람직하다.
본 발명의 다른 실시예는 기판; 기판에 인접한 SiGe(silicon germanium)층; 기판에 인접한 제1 FET(field effect transistor); 및 SiGe층에 인접한 제2 FET를 구비하는 집적 회로를 제공하는데, 이 경우, 제1 FET는 FinFET 및 트리게이트 구조 중 어떤 것도 구비할 수 있고, 제2 FET는 FinFET 및 트리게이트 구조 중 어떤 것도 구비할 수 있으며, 제1 FET는 기판상의 반도체층; 반도체층상의 절연층; 반도체층상의 유전체층; 및 유전체층과 절연층상의 폴리실리콘층을 구비할 수도 있다. 더 나아가, 제2 FET는 SiGe층상의 반도체층; 반도체층상의 그리고 SiGe층에 인접한 유전체층; 및 유전체층상의 그리고 SiGe층에 인접한 폴리실리콘층을 구비할 수도 있다. 더 나아가, SiGe층은 탄소를 구비할 수도 있다. 집적 회로는 기판에, 적어도 하나가 SiGe층과 접촉하는, 복수개의 임플란트 웰 영역(implant well regions)을 더 구비할 수도 있다. 추가적으로, 집적 회로는 기판에, 적어도 하나가 반도체층과 접촉하는 복수개 임플란트 웰 영역(implant well regions)을 더 구비할 수도 있다.
본 발명의 다른 태양은 실리콘 기판; 실리콘 기판상의 SiGe(silicon germanium)층; 실리콘 기판상의 제1 FET(field effect transistor); 및 SiGe층과 접촉하는 제2 FET를 구비하는 트랜지스터를 제공하는데, 이 경우, 제1 FET는 바람직하게 FinFET 및 트리게이트 구조 중 어떤 것도 구비하고, 제2 FET는 바람직하게 부분적으로 공핍된 FET 구조를 구비한다. 바람직하게, 제1 FET는 실리콘 기판상의 반도체층; 반도체층상의 절연층; 반도체층상의 유전체층; 및 유전체층과 절연층상의 폴리실리콘층을 구비한다. 더 나아가, 제2 FET는 SiGe층상의 반도체층; 반도체층상의 그리고 SiGe층에 인접한 유전체층; 및 유전체층상의 그리고 SiGe층에 인접한 폴리실리콘층을 구비할 수도 있다. 또한, SiGe층은 바람직하게 탄소를 구비한다. 바람직하게, 트랜지스터는 기판에, 적어도 하나가 SiGe층과 접촉하는 복수개 임플란트 웰 영역을 더 구비한다. 또한, 트랜지스터는 기판에, 적어도 하나가 반도체층과 접촉하는 복수개 임플란트 웰 영역을 더 구비할 수도 있다. 바람직하게, 트랜지스터는 제1 FET와 실리콘 기판 사이에 절연층을 더 구비한다. 더 나아가, 트랜지스터는 절연층에 공간 전하 영역을 구비할 수도 있다. 추가적으로, 트랜지스터는 바람직하게 제2 FET와 기판 사이에 바디 영역을 더 구비하는데, 바디 영역은 SiGe층에 대해 사실상 평탄하다. 바람직하게, 트랜지스터는 바디 영역에 중성 영역을 더 구비한다. 더 나아가, 제1 FET는 바람직하게 제1 폭을 구비하고, 제2 FET는 제1 폭보다 큰 제2 폭을 구비한다.
본 발명의 또 다른 실시예는 FET를 제조하는 방법을 제공하는데, 이 경우, 본 방법은 기판 위에 SiGe(silicon germanium)층을 형성하는 단계; SiGe층 위에 그리고 SiGe층에 인접하게 반도체층을 증착하는 단계; 기판, SiGe층, 및 반도체층에 인접하게 절연층을 구성하는 단계; 절연층에 인접하게 한 쌍의 제1 게이트 구조를 배치하는 단계; 및 절연층 위에 제2 게이트 구조를 형성하는 단계를 구비하고, 상기 구성하는 단계는 SiGe층의 측면 그리고 반도체층의 상면, 반도체층의 하면, 및 반도체층의 측면에 인접하게 절연층을 형성하는 단계를 구비할 수도 있다. 바람직하게, 상기 구성하는 단계는 한 쌍의 제1 게이트 구조를 절연층에 의해 캡슐화하는 단계를 구비한다.
본 발명의 다른 태양은 트랜지스터를 가공하는 방법을 제공하는데, 본 방법은 실리콘 기판 위에 SiGe(silicon germanium)층을 형성하는 단계; 실리콘 기판 위에 제1 FET(field effect transistor)를 구성하는 단계; 및 제2 FET를 SiGe층에 접촉시키는 단계를 구비하고, 상기 구성하는 단계는 바람직하게 제1 FET를 실리콘 기판에 접촉시키는 단계를 구비하며, 구성하는 단계는 바람직하게 실리콘 기판 위에 반도체층을 형성하는 단계; 반도체층 위에 절연층을 형성하는 단계; 반도체층 위에 유전체층을 형성하는 단계; 및 유전체층과 절연층 위에 폴리실리콘층을 형성하는 단계를 구비한다. 바람직하게, 제2 FET는 SiGe층 위에 반도체층을 배치하는 단계; 반도체층 위에 그리고 SiGe층에 인접하게 유전체층을 배치하는 단계; 및 유전체층 위에 그리고 SiGe층에 인접하게 폴리실리콘층을 배치하는 단계에 의해 형성된다. 본 방법은 제1 FET와 기판 사이에 그리고 제2 FET와 기판 사이에 절연층을 형성하는 단계를 더 구비할 수도 있다. 추가적으로, 본 방법은 제1 폭으로써 제1 FET를 구성하는 단계 및 제1 폭보다 큰 제2 폭으로써 제2 FET를 구성하는 단계를 더 구비할 수도 있다.
본 발명의 실시예에 대한 이들 및 다른 태양은, 다음의 설명 및 첨부 도면과 관련하여 고려될 때, 좀더 양호하게 인식되고 이해될 것이다. 그러나, 다음 설명은, 본 발명의 바람직한 실시예 및 그것에 관한 구체적인 다수 세부 사항을 지시하기는 하지만, 한정이 아닌 일례로써 제시된다는 것을 이해할 수 있어야 한다. 본 발명에 관한 정신으로부터 벗어나지 않으면서, 본 발명의 실시예의 범위내에서 다수의 변화 및 변경이 이루어질 수도 있고, 본 발명의 실시예는 그러한 모든 변경을 포함한다.
본 발명의 실시예는 도면을 참조하는 다음의 상세한 설명으로부터 좀더 양호하게 이해될 것이다.
도 1 내지 도 8(b)는 본 발명의 제1 실시예에 따른 집적 회로 구조의 연속적인 가공 개략도를 예시한다.
도 9 내지 도 14는 본 발명의 제2 실시예에 따른 집적 회로 구조의 연속적인 가공 개략도를 예시한다.
도 15 내지 도 23은 본 발명의 제3 실시예에 따른 집적 회로 구조의 연속적인 가공 개략도를 예시한다.
도 24 내지 도 35(b)는 본 발명의 제4 실시예에 따른 집적 회로 구조의 연속적인 가공 개략도를 예시한다.
본 발명의 실시예 및 그것에 관한 다양한 사양과 바람직한 세부 사항이, 첨부 도면에서 예시되고 다음 설명에서 부연되는 비제한적 실시예를 참조하여 좀더 완전하게 설명된다. 도면에서 예시된 사양이 반드시 실제 비율대로 그려질 필요는 없다는 것에 주의해야 한다. 주지 컴포넌트 및 프로세싱 기술에 대한 설명은, 본 발명의 실시예를 불필요하게 불명료화하지 않기 위해 생략된다. 여기에서 사용되는 일례는 단지, 본 발명의 실시예가 실시될 수 있는 방법에 대한 이해를 용이하게 하고 더 나아가 당업자가 본 발명의 실시예를 실시하는 것을 가능하게 하기 위한 것일 뿐이다. 따라서, 이러한 일례가 본 발명의 실시예의 범위를 제한하는 것으로 생각되어서는 안된다.
언급된 바와 같이, FET 디바이스에서의 임계 전압을 좀더 양호하게 제어할 수 있는 디바이스에 대한 필요성이 여전히 존재한다. 본 발명의 실시예는 자체-정 렬된 바디 접점의 SiGe-기반 디바이스(self-aligned body contacted SiGe-based devices)를 가진 구조를 트리게이트 구성으로 제공하는 것에 의해 이를 실현한다. 이하에서는, 유사한 참조 부호가 도면 전체에 걸쳐 일관성있게 대응되는 사양을 지시하는 도면을, 좀더 구체적으로는, 도 1 내지 도 35(b)를 참조하여, 본 발명의 바람직한 실시예가 도시된다.
도 1 내지 도 9(b)는 본 발명의 제1 실시예를 예시한다. 첫번째로, 도 1에 도시된 바와 같이, 본 발명의 제1 실시예의 구조는, 먼저 약 200 내지 500 ㎛의 바람직한 두께를 가진 반도체(예를 들어, 실리콘) 웨이퍼(101)로써 시작하는 것에 의해 형성된다. 바람직하게, 웨이퍼(101)는 {100} 결정 방향의 벌크 실리콘을 구비한다. 그후에는, 탄소에 의해, 선택적으로, SiGe층의 층(103)(예를 들어, p-형 SiGe층)이, 약 550℃의 바람직한 성장 온도에서, 분자빔 증착기(MBE; molecular beam epitaxy), 원자층 증착(ALD; Atomic Layer Deposition), 또는 화학 증착(CVD; chemical vapor deposition) 기술을 사용하여, 실리콘 웨이퍼(101)상에 에피택셜 성장된다. 예를 들어, SiGe층(103)에서의 스트레인(strain)을 경감시키기 위해, 중량에 의해 탄소가 1%까지 SiGe층(103)에 추가될 수도 있다. SiGe층은 바람직하게는 약 15 내지 50nm 사이의 대략적인 두께를 가진다.
다음으로는, 실리콘의 다른 층(105)이, 주지의 MBE 또는 CVD 기술을 사용하여, SiGe층(103) 위에 에피택셜 성장된다. 바람직하게, 실리콘층(105)은 {100} 결정 방향 및 대략 7 내지 50nm 범위의 바람직한 두께를 가진 실리콘을 구비한다. {100} 실리콘의 사용은 후속적으로 형성되는 채널을 위해 높은 이동도 평면(high- mobility planes)을 사용할 수 있게 한다. 다음으로는, 도 2에 도시된 바와 같이, 하부 실리콘 웨이퍼(101)에서 중단하면서, 상부 실리콘층(105)을 에칭한 다음 노출된 SiGe층(103)을 실리콘에 대하여 선택적으로 에칭하는 에칭(etch)을 사용하는 것에 의해, 트리게이트 바디(trigate body)가 정의된다. 에칭 프로세스는 플라즈마 에칭, 반응성 이온 에칭(RIE; reactive ion etching), 습식 에칭, 또는 MOS(metal oxide semiconductor) 디바이스에 적합한 주지의 다른 임의 에칭 프로세스를 사용해 실현될 수 있다. 그 후, SiGe층(103)의 끝부분은, 선택적 에칭과 같은, 등방성 에칭 기술(isotropic etch technique)을 사용하여 또는, 등방성 SiO2 에칭이 수반되는, Si보다 훨씬 높은 속도에서 SiGe를 산화시키는 약 600℃에서의 열 산화(thermal oxidation)에 의해, 선택적으로 제거되어 나머지 상부 실리콘 영역(105)을 언더컷(undercut)한다.
도 3에 예시된 바와 같이 바람직하게 약 900℃에서의 고온 산화를 사용하여, 희생 산화물(107;sacrificial oxide)이 디바이스 위에 열 성장된다. 다음으로는, 도 4 및 도 5에 도시된 바와 같이, 습식 에칭을, 바람직하게, 완충된 플루오르화 수소(BHF; buffered hydrofluoric) 용액을 사용해, 산화물층(107)을 제거하고, 게이트 특성 유전체(109a;gate-quality dielectric)가 성장되거나 증착된다. 이 유전체(109a)는 실리콘 이산화물, 질화된 실리콘 이산화물, 또는 하프늄 실리케이트, 하프늄 이산화물 등과 같은 하이-k 유전체 중 어떤 것도 구비할 수 있다. 도 6(a) 및 도 6(b)에 도시된 바와 같이, 궁극적 트리게이트 디바이스의 바디 게이트를 형 성할 폴리실리콘층(111)이 CVD와 같은 등각 증착 프로세스(conformal deposition process)를 사용하여 증착된다. 폴리실리콘층(111)은 바람직하게 상부 실리콘 영역(105)을 언더컷하는 영역을 완전히 채우기에 충분한 두께이고 바람직하게 6과 200nm 사이의 대략적인 두께를 가진다.
다음으로는, 폴리실리콘층(111)에 레지스트(120)가 증착되고, 실리콘 바디 영역(105) 위쪽의 폴리실리콘층(111) 부분의 상부가 노출될 때까지, 예를 들어, 스핀온(spin-on) 또는 에치백(etch back) 프로세스에 의해 평탄화된다. 그 다음, 레지스트(120)는 전통적인 포토리소그래피 프로세스에 의해 패터닝된다.
그 후, 폴리실리콘층(111) 및 산화물층(109a)의 부분을 에칭하기 위한 이방성 RIE 프로세스가 수행되어, 각각, 하부 및 상부 실리콘층(101, 105)을 노출시킨다. SiGe층(103)의 측면에 상주하는 폴리실리콘(111)의 나머지 부분은 디바이스의 바디 게이트로서 기능하고, 레지스트(120)에 의해 보호되는 폴리실리콘(111)의 나머지 부분은 디바이스의 접촉 영역으로서 기능한다. 도 7에 예시된 바와 같이, 디바이스의 노출된 부분 위에 CVD 또는 ALD 기술에 의해 증착된, 노출된 실리콘 표면의 또는 하이-k 유전체의 열 산화 및/또는 질화를 통해 제3 유전체층(109b)이 후속적으로 성장된다. 유전체층(109b)은 바람직하게 1과 50nm 사이의 대략적인 두께를 가지며, 폴리실리콘 바디 게이트 영역(111)을 둘러싸는 면적에서 유전체층(109a)과 등각적으로 블렌딩한다. 더 나아가, 산화물층(109b)은 디바이스의 궁극적 FET 부분을 위한 게이트 산화물로서 기능한다. 다음으로는, 도 8(a) 및 도 8(b)에 예시된 바와 같이, (예를 들어, CVD를 사용해) 산화물층(109b) 위에 폴리실리콘층(113) 을 증착하는 것에 의해, 트리게이트 구조[2개의 바디 게이트(111) 및 FET 게이트(113)]를 생성하기 위한 FET 게이트가 구성된다. 폴리실리콘층(113)은 바람직하게 핀[실리콘 영역(105)] 높이의 적어도 2배 높이를 가진다. 추가적으로, 주지 프로세스를 사용해, 소스/드레인 접점(112), 메인 게이트 접점(116), 및 바디 게이트 접점(114)이 디바이스(150)상에 형성된다.
본 발명의 제1 실시예는 효과적이고 값싼 트리게이트 반도체 구조(150) 및 벌크 실리콘 웨이퍼(101)에서의 가공을 위한 방법을 제공한다. 본 발명의 제1 실시예는, 핀(105)의 높이가, 정확한 실리콘 에칭 시간(exact silicon etch time)에 대체로 무관하게 하는 에칭 스톱 재료(etch-stop material)를 제공하는 것에 의해, 벌크 실리콘(101)에서 트리게이트 핀 높이의 양호한 제어를 제공하는 게이팅된 바디 접점(114;gated body contact)을 제공한다. 더 나아가, 게이팅된 바디 접점(114)은, 트리게이트 핀(105)이 바디쪽으로 주입되는 전하를 가질 수 있게 하는데, 바디쪽으로 주입되는 전하는 Vt 변화를 가능하게 할 뿐만 아니라, 바디 전위가, 필요에 따라, 동적으로 변경 또는 "플로팅"될 수 있게 한다. 따라서, 기판 바이어스에 대한 Vt의 의존성 및 채널 드라이브의 손실과 같은 유해한 바디 효과가, (n-형 FET의 경우에는, 또는 p-형 FET의 경우에는 반대로) 임계 전압보다 높은 전압으로 바디 접점(114)을 "오프(off)"로 게이팅하는 것에 의해 방지될 수 있다.
구체적으로, 기판(101)으로부터 트리게이트 FET 바디(111)로의 바디 접점(114)은, 바디 접점 게이트(114)가 임계 전압 미만일 경우에만 전기적으로 연속 인데, 그 시점에서, 바디 접점 게이트(111)에 의해 둘러싸인 바디 접점(114)은 누적되어 전기 도전성을 띠게 된다(p-형 트리게이트 FET를 위해서는 반대가 성립한다). 이와 같이, 하나의 구조에서 최적 동작을 위한 융통성이 실현된다. 따라서, 디바이스(150)는 반도체 재료에 인가되는 전계의 효과에 의해 적어도 부분적으로 격리된다.
따라서, 본 발명의 제1 실시예는 (1) 트리게이트에서의 Vt 제어를 위한 핵심인, 양호하게 제어되는 핀 높이, (2) (도시되어 있지 않은) 벌크 기생 채널의 양호하게 제어되는 격리, 및 (3) 격리 게이트(113)로의 차단 전압 인가에 의해 트리게이트 디바이스의 바디를 선택적으로 "플로팅"하기 위한 기회에 의해, 기판(101)으로부터의 벌크 트리게이트 핀(105)의 격리를 제공한다.
도 9 내지 도 14에 예시된 본 발명의 제2 실시예에서는, 웨이퍼(101), SiGe층(103), 및 실리콘층(105)을 포함하는, 제1 실시예에서 제공된 것과 동일한 베이스 기판이 형성된다. 그 후에는, 도 9에 도시된 바와 같이, 실리콘층(105) 위에 제1 마스크(106a)가 패터닝되어 하부 실리콘층(105)의 일부를 노출시킨다. 주지의 이온 주입 기술을 사용하여, 깊은 임플란트 웰 영역(108)이 형성된다. 예를 들어, 웰 영역(108)은 디바이스의 궁극적 p-웰 영역으로 기능할 수도 있다. 이온 주입 파라미터에 따라, 웰 영역(108)은, 다른 방법으로, 디바이스의 궁극적 n-웰 영역으로서 기능할 수도 있다. 다음으로는, 도 10에 예시된 바와 같이, 5와 50nm 사이의 대략적인 두께를 가질 수 있는 하드 마스크(110)가 실리콘(105) 위에 증착된다. 하드 마스크(110)는 바람직하게 실리콘 이산화물 및/또는 실리콘 질화물을 구비하 고, 바람직하게 산화/질화 또는 CVD 기술을 사용하여 형성된다.
그 후에는, 제2 마스크(106b)가 하드 마스크층(110) 위에 형성되는데, 마스크(106b) 및 아래쪽 하드 마스크층(110)의 부분은, 도 10에 도시된 바와 같이, 아래쪽 실리콘층(105)에 이르도록 선택적으로 에칭된다. 다음으로는, 제2 마스크(106b)를 분리한 후에, 도 11에 도시된 바와 같이, 다른 에칭 프로세스가 발생하여, SiGe층(103)의 부분을 노출시키면서, 실리콘층(105)의 노출된 영역을 제거한다. 도 11의 왼쪽 핀(105)은 일반적으로 디바이스의 NFET 부분이 될 것이고, 도 11의 오른쪽 핀(205)은 일반적으로 디바이스의 PFET 부분이 될 것이다. 물론, 당업자라면, 초기 임플란트 웰 영역(108)이 수행되었을 때의 초기 이온 주입 파라미터에 따라, NFET 및 PFET 부분이 바뀔 수 있다는 것[즉, 오른쪽 핀(205)이 NFET가 되고 왼쪽 핀(105)이 PFET가 될 수 있다는 것]을 쉽게 알 수 있을 것이다. (도 11에서의 아래쪽 화살표에 의해 일반적으로 지시되는 바와 같이) 선택적인 산소 이온 주입 프로세스가 수행될 수도 있다.
다음으로는, 도 12에 도시된 바와 같이, BHF 또는 RIE를 사용하여, 하드 마스크층(110)의 나머지 영역이 에칭되고, 디바이스의 노출된 부분 위에 산화물층(112)이 형성된다. 산화물층(112)은, SiGe를 Si의 속도에 비해 크게 향상된 속도에서 산화시키는 약 600℃ 산화 환경에서 형성된다. 도 13에 도시된 바와 같이, CVD 기술을 사용하여, 바람직하게 12와 150nm 사이 또는 트리게이트 핀(105, 205) 높이의 약 2배의 대략적인 두께를 가진 폴리실리콘층(114)이 디바이스 위에 증착되고, 폴리실리콘층(114)은 평탄화된다. 그 후에는, 도 14에 도시된 바와 같이, 주 지 기술을 사용하여, 폴리실리콘층(114)은 선택적으로 패터닝되고 에칭되어 트리게이트 구조(160)를 생성한다. 트리게이트 구조(160)는 반도체 핀(105, 205), 핀(105, 205)의 위쪽, 왼쪽 및 오른쪽 측면상의 (도시되어 있지 않은) 채널 평면, 채널 평면상의 게이트 유전체(112), 및 게이트 유전체 영역(112)에 접촉하는 게이트 전극(114)을 구비한다.
본 발명의 제2 실시예는, 핀 높이의 정확한 제어를 제공하는 방식으로 트리게이트 CMOS 디바이스(160)에 Vt에 대한 전기적 설정을 제공할 수 있는 구조 및 방법을 제공한다. 핀(105, 205)의 높이는, SiGe층(103)의 선택적인 에칭/산화 특성에 의해 가능해지는 실리콘 영역(105)의 두께에 의해 주어진다. 더 나아가, 트리게이트 구조의 경우, 핀(105, 205) 높이에 대한 핀(105, 205) 폭의 비는 바람직하게 2:1과 1:2 사이의 비에 해당된다. 더 나아가, 리트로그레이드 웰(retrograde well;108)에 전압이 인가되어 Vt를 변경 또는 제어할 수 있다.
본 발명의 제3 실시예가 도 15 내지 도 23에 예시된다. 제1 표면 배향의 실리콘 기판(101), 매입된 산화물 영역(103), 및 제2 표면 배향의 실리콘 영역(105)을 구비하는 하이브리드 SOI 베이스 기판이 제공된다. 바람직하게, 기판(101)은 {100}의 표면 배향을 가질 것이고, 제2 실리콘 영역(105)은 {110}의 표면 배향을 갖겠지만, 반대 및 다른 조합도 가능하다. 그 후에는, 도 15에 도시된 바와 같이, 실리콘 이산화물(SiO2)층(100) 및 실리콘 질화물(Si3N4)층(106)이 실리콘층(105) 위에 순차적으로 증착된다. SiO2층(100)은 바람직하게 5와 50nm 사이의 대략적인 두 께를 갖고, Si3N4층(106)은 바람직하게 5와 50nm 사이의 대략적인 두께를 가진다. 다음으로는, 도 16에 도시된 바와 같이, 선택적인 에칭 프로세스가 수행되어 매입된 산화물층(103), 실리콘층(105), SiO2층(100), 및 Si3N4층(106)의 부분을 제거함으로써, 하부 기판층(101)의 부분을 노출시킨다.
도 17에 묘사된 바와 같이, 희생 측벽 스페이서(102)가, SiGe층(103), 실리콘층(105), SiO2층(100), 및 Si3N4층(106)의 나머지 층으로 이루어진 스택의 양 측면에 형성된다. 이 스페이서는 CVD 실리콘 이산화물 또는 실리콘 질화물을 구비할 수도 있고, 바람직하게 약 4와 60nm 사이의 폭이다. 측벽 스페이서(102)는 Si3N4층(106)의 상단 높이 바로 아래 높이까지 형성될 수도 있다. 다음으로는, 도 18에 도시된 바와 같이, 약 5와 50nm 사이의 바람직한 두께를 가진 얇은 SiGe층(107)이 노출된 기판(101) 위에 에피택셜 성장되고, 일반적으로 실리콘층(105)의 높이에 이를 때까지, 실리콘층(104)의 에피택셜 성장이 수반된다. 실리콘층(104)은 바람직하게 약 3과 50nm 사이의 두께를 가지며, 기판(100)과 동일한 결정 방향을 가진 실리콘을 구비한다. 그 후에, 본 구조는, 화학적 기계적 연마(CMP; Chemical-Mechanical Polishing) 및/또는 RIE 에치백을 사용하여, 도 19에 도시된 바와 같이, SiO2층(100), Si3N4층(106), 및 측벽 스페이서(102)의 위쪽 부분을 에칭하는 것에 의해, 평탄화된다.
다음으로는, 도 20에 예시된 바와 같이, n-웰 주입 영역(112)이 실리콘 층(104)에 형성되어, 기판층(101)쪽으로, 측벽 스페이서(102) 둘레로, 그리고 SiGe층(103) 아래쪽으로 연장한다. 다음으로는, 도 21에 예시된 바와 같이, 트리게이트 핀 영역(104, 105)이 포토-레지스트로써 패터닝되고 선택적인 에칭 프로세스가 수행되어, 실리콘층(104) 및 실리콘층(105)으로부터 핀을 생성한다. 핀 에칭은, 그것의 깊이가 하부 SiGe층(103)까지 연장할 때 중단될 수 있고, 그에 따라, SiGe 영역(107)도 핀(104)에 도달될 것이다. 약 600℃ 온도에서 O2를 사용하여 노출된 SiGe의 선택적 산화가 수반된다. BHF 에칭은, 산화된 SiGe 영역의 대부분을 원래대로 남기면서, 이러한 산화 프로세스 동안, 노출된 핀 측벽 및 그것에 관한 상단 부분에 성장된 소량의 실리콘 이산화물을 제거하는데 사용된다.
도 22에 묘사된 바와 같이, 게이트 유전체 재료(116)가 실리콘 산소질화물(oxynitride)을 형성하기 위한 열 산화/질화에 의해 그리고/또는 실리콘층(104, 105) 각각의 둘레에 하이-k 재료를 형성하기 위한 ALD 또는 CVD 기술의 사용에 의해 증착된다. 재료(116)의 두께는 바람직하게 약 1과 50nm 사이이다. 이 프로세스에 뒤이어, 폴리실리콘층(118)이 디바이스 위에 증착되며, 선택적으로 패터닝되고 에칭되어 게이트 전극을 형성한다. 도 23에 도시된 약간 다른 실시예에서는, p-웰 주입 영역(119)이 n-웰 주입 영역(120)을 따라 형성된다. 일반적으로, 본 발명의 제3 실시예에 따르면, n-웰 영역(112;도 22)이 p-형 벌크 실리콘층(101)에 형성될 수도 있다. 다른 방법으로는, n-대역-격리형(n-band-isolated) p-웰 주입 영역(119)이 p-형 벌크 실리콘층(101)에 형성될 수도 있다. 또 다른 방법으로는, (도시되어 있지 않은) p-웰 주입 영역이 n-형 벌크 실리콘층에 형성될 수도 있다. 당업자라면, n-웰(112, 120) 및 p-웰 영역(119)이 서로 교체될 수 있다는 것을 이해할 수 있을 것이다. 또 다른 실시예에서, SOI층(101)은 {110}의 결정 방향을 가진 실리콘을 구비할 수도 있는데, 이 경우, 디바이스(170)의 PFET 부분은 디바이스(170)의 벌크 부분에 위치하고, 디바이스(170)의 NFET 부분은 SOI층(101)에 위치한다. 도 15 내지 도 23에 따르면, 디바이스(170)의 벌크 부분은 일반적으로 디바이스의 왼쪽 부분에 의해 정의된다. 이러한 실시예 모두에서, 설명된 웰은 레지스트를 패터닝하여 웰이 소망되는 위치에 개구부를 형성하는 전통적인 포토리소그래피의 사용 및 n-형 또는 p-형 종(species)의 이온 주입(ion implant)에 의해 형성될 수도 있다. n-대역의 경우, 좀더 높은 에너지 및, 그에 따라, p-웰(p-형) 종(통상적으로, 붕소)에 비해, n-대역(n-형) 종(통상적으로, 비소)의 좀더 깊은 주입을 사용하는 것에 의해, p-웰을 주입하는데 사용되는 것과 동일한 마스크가 n-대역을 주입하는데 사용될 수 있다.
일반적으로, 본 발명의 제3 실시예는, 1개 디바이스는 SOI층(101)에 그리고 나머지 디바이스는 벌크 영역에 위치하는 상태에서, 전기적 임계 전압 제어가 가능한 HOT 트리게이트 디바이스(170)를 제공한다. 이것은, 각각, 웰 바이어스 및 백-게이트 바이어스를 통해 Vt를 전기적으로 변경하기 위해 저비용 하이브리드 웰 및 백-게이트 솔루션(low-cost hybrid well and back-gate soluton)을 제공한다. 매입된 산화물(103) 아래쪽의 웰 영역(112, 119)은 트리게이트 바디(105)를 위한 효 과적 백 게이트이다. 전기적 제어에 의해 Vt를 설정하는 것은, 도핑이 낮을 때는 도핑 등락이 Vt 변화에 영향을 덜 미치고, Vt에서의 프로세스-유도 변경(process-induced variation)이 적합한 웰 및 백-게이트 바이어스로써 전기적으로 정정될 수 있으므로, 도핑에 대한 의존도를 감소시킴으로써 좀더 양호하게 제어되는 디바이스 Vt를 가능하게 한다.
본 발명의 제4 실시예가 도 24 내지 도 35(b)에 예시된다. 벌크 웨이퍼(101), SiGe층(103), 및 실리콘층(105)을 포함하는, 제1 및 제2 실시예에서 제공되었던 것과 동일한 베이스 기판이 형성된다. 제3 실시예의 경우, 도 24에 도시된 바와 같이, SiO2층(100) 및 Si3N4층(106)이 실리콘층(105) 위에 순차적으로 증착된다. SiO2층(100)의 대략적인 두께는 바람직하게 5와 50nm 사이인 한편, Si3N4층(106)의 대략적인 두께는 바람직하게 5와 50nm 사이이다. 다음으로는, 포토레지스트 마스크(122)가 Si3N4층(106) 위에 증착되어 선택적으로 패터닝된다. 다음으로는, 선택적으로, 도 25에 예시된 바와 같이, 선택적 에칭 프로세스가 수행되어 SiO2층(100) 및 Si3N4층(106)의 부분을 제거함으로써, 아래쪽 실리콘층(105)의 부분을 노출시킨다.
그 후에는, 도 26에 묘사된 바와 같이, 포토레지스트 마스크(122)는 제거되고, SiO2층(100)은, SiO2층(100)의 끝부분이 제거되도록 에치백된다. 다음으로는, 도 27에 예시된 바와 같이, Si3N4층(106)이 주지의 에칭 프로세스를 사용해 제거된다. 도 28에 도시된 바와 같이, 본 구조는, 상부 실리콘층(105) 및 아래쪽 SiGe층(103)이, 아래쪽 실리콘 기판층(101)의 상면에 이르는, 노출된 영역에서 제거되도록, SiO2층(100)에 의해 보호되지 않는 면적에서 에칭됨으로써, 1개의 핀 구조(128) 및 메사 구조(129)를 생성한다. 도 29는, SiGe층(103)의 선택적 에치백이 발생한 이후의 구조를 예시한다. 이 에칭은, 핀(128)을 완전하게 언더컷하기에는 충분하지만 메사(129)를 언더컷하기에는 불충분한 존속 기간을 가진다. 도 29에 도시된 디바이스의 왼쪽 측면상의 핀 구조(128)는, 도 29 및 도 30에 도시된 도면에 대해 외평면(out-of-plane)이기 때문에 빗금(hashed lines)으로 묘사되지 않는 소스/드레인 영역(144)에 의해 지지된다.
다음으로는, SiO2층(100)의 선택적 분리 제거가 발생함으로써, (도시되어 있지 않은) 선택적 마스크가 도 29의 왼쪽 핀 구조(128) 위에 패터닝되고 좀더 넓은 핀 구조[129;도 29의 오른쪽 핀 구조(129)]위의 SiO2층(100)은 제거된다. 핀(128)이 SiO2층의 분리 동안 마스크되면, 핀(128)은 구조(128)의 측면에서만 게이팅될 것이다. 핀(128)이 마스크되지 않으면, 상부면도 게이팅될 것이고 핀은 트리게이트 트랜지스터를 형성할 것이다. 결과적 디바이스가 도 30에서 예시된다. 다음으로는, 도 31에 묘사된 바와 같이 바람직하게 실리콘 질화물 또는 실리콘 산화물을 구비하는 등각 스페이서(125)가 전체 구조 위에 증착된다. 이 스페이서는 바람직하 게 핀(129) 폭의 약 2.5 내지 3.5배 사이이다. 그 후에는, 도 32에 도시된 바와 같이, 지향적 에칭 프로세스가 수행됨으로써, 스페이서(125)가, 도 32의 왼쪽 핀 구조(128) 및 오른쪽 핀 구조(129) 양자에서의 실리콘층(105) 아래쪽 면적을 제외하고, 제거되는 결과를 초래한다.
다음으로는, 도 33에 묘사된 바와 같이, 핀 구조(128, 129) 위에 게이트 유전체층(130)이 증착된다. 실리콘 산소질화물을 형성하기 위한 산화 및/또는 질화 및/또는 하이-k 유전체를 형성하기 위한 CVD/ALD가 유전체층(130)을 형성하는데 사용될 수 있다. 바람직하게, 층(130)은 약 1과 5nm 사이의 두께이다. 다음으로는, 도 34에 도시된 바와 같이, 폴리실리콘층(132)이 디바이스 위에 증착되고 해당 핀 구조(128) 및 메사 구조(129) 위에서 선택적으로 에칭되어 게이트 전극을 형성한다. 바람직하게, 폴리실리콘층(132)은 핀(128, 129) 높이의 2배보다 크다.
공간 전하 영역(134)이, 각각, 도 35(a)에 도시된 디바이스(180)의 핀 및 메사 구조(128, 129) 각각에 형성된다. 영역(134)은, 트랜지스터의 바디에서 대다수 전자 캐리어를 밀어내는 게이트 전극(132)의 전기적 영향으로 인해 "공간 충전된다". 일반적으로, 핀 구조(128)는 완전하게 공핍된 FinFET 또는 트리게이트 디바이스이고, 메사 구조(129)는 부분적으로 공핍된 벌크-접점 바디 FET 디바이스이다. 상당한 부피를 가지며 디바이스의 바디 중 일부만이 게이트 전극(132)에 의해 대다수 캐리어에서 효과적으로 공핍될 수 있으므로 "부분적으로 공핍된다"라고 하는, 실리콘층(105)과 접촉하고 있는 SiGe/Si층(103/101)에 의한, 메사 구조(129)와 달리, 구조(128)는, 게이트 전극이 대다수 캐리어의 전체 핀(또는 바디)을 공핍시켜 그것을 소위 "완전하게 공핍된 디바이스"가 되게 하는 충분히 작은 부피로 이루어진다. 추가적으로, (도시되어 있지 않은) 웰 영역이 디바이스(180)에 주입되어 주지의 절차에 따라 PFET 및 NFET 구조를 형성할 수도 있다. 도 35(b)는 각 핀(128, 129)의 개개 폴리실리콘 게이트 영역(132)과 함께 핀 구조(128)의 소스/드레인 영역(146a) 및 핀 구조(129)의 소스/드레인 영역(146b)을 추가적으로 예시하는 도 35(a)의 디바이스(180)에 대한 상면도를 예시한다.
본 발명의 제4 실시예는 바디 접점에 의해 저비용, 저-커패시턴스 프로세스로 절연체-격리형 FinFET 또는 트리게이트 디바이스(128) 및 부분적으로 공핍된 벌크 FET(129) 양자를 제공한다. 따라서, 본 발명의 제4 실시예는 양호하게 제어되는 핀 높이로 기판(101)으로부터 벌크 트리게이트 핀(105)의 격리를 제공하는데, 트리게이트 구조에서의 Vt 제어 및 벌크 기생 채널의 양호하게 제어되는 격리를 위한 핵심이, 양호하게 제어되는 핀 높이이다. 핀 높이는 SiGe층(103)에 의해 정확하게 제어되고, 이로 인해, SiGe층(103) 위에 실리콘층(105)의 두께와 동일한 핀 높이를 구성할 수 있다. 더 나아가, 부분적으로 공핍된 FET(129)는 그것의 기판(101)으로 전기 바이어스를 인가하는 것에 의해 Vt가 추가적으로 조정되게 할 수 있다. 본 발명의 제4 실시예는 벌크 기판(101)에 FinFET 및/또는 트리게이트를 발생시키는데 SiGe-기반 벌크 집적을 이용한다. 얇은 산화물 충전 프로세스가 수반되는, SiGe층(103)의 제한된 선택적 에치백을 추가하는 것에 의해, 본 발명의 제4 실시예는 산화물-격리 핀 및 벌크-접속 FET 양자를 실현한다.
본 발명의 수개 실시예가 집적 회로 칩으로 형성될 수 있다. 결과적 집적 회로 칩은 제작자에 의해 미가공 웨이퍼 형태로(즉, 패키지화되지 않은 다수 칩을 갖춘 단일 웨이퍼로서), 베어다이(bare die)로서, 또는 패키지화된 형태로 공급될 수 있다. 후자의 경우, 칩은 (마더보드 또는 다른 좀더 고급 레벨 캐리어에 고정되어 있는 리드를 갖춘, 플라스틱 캐리어와 같은) 단일 칩 패키지에 또는 (어느 한쪽면 또는 양쪽면 상호 접속 또는 매입된 상호 접속을 갖춘 세라믹 캐리어와 같은) 멀티칩 패키지에 탑재된다. 어떤 경우이든, 칩은 그 다음에, 마더보드와 같은, (a) 중간 제품이나 (b) 최종 제품의 일부로서, 다른 칩, 이산 회로 소자, 및/또는 다른 신호 프로세싱 디바이스와 집적된다. 최종 제품은, 장난감 및 다른 저급 애플리케이션으로부터 디스플레이, 키보드 또는 다른 입력 디바이스, 및 중앙 프로세서를 갖춘 향상된 컴퓨터 제품에 이르는, 집적 회로 칩을 포함하는 임의 제품일 수 있다.
특정 실시예의 상기 설명은, 다른 사람들이, 일반적인 개념으로부터 벗어나지 않으면서, 현재의 지식을 적용하는 것에 의해, 이러한 특정 실시예를 용이하게 변경하고 그리고/또는 다양한 애플리케이션에 적응할 수 있는, 본 발명의 실시예에 대한 일반적인 특징을 완전하게 드러낼 것이므로, 그러한 적응 및 변경은 개시된 실시예의 등가물의 의미 및 범위내에 해당되는 것으로 해석되어야 한다. 여기에서 이용되는 어구 또는 용어는 제한이 아닌 설명의 목적을 위한 것이라는 것을 이해할 수 있어야 한다. 따라서, 바람직한 실시예의 관점에서 본 발명의 실시예가 설명되었지만, 당업자라면, 첨부된 청구항의 정신 및 범위내에서, 본 발명의 실시예가 변 경되어 실시될 수 있다는 것을 알 수 있을 것이다.

Claims (10)

  1. 기판;
    상기 기판 위에 SiGe(silicon germanium)층;
    상기 SiGe층 위에 그리고 상기 SiGe층에 인접한 반도체층;
    상기 기판, 상기 SiGe층, 및 상기 반도체층에 인접한 절연층;
    상기 절연층에 인접한 한 쌍의 제1 게이트 구조; 및
    상기 절연층 위에 제2 게이트 구조
    를 구비하는 전계 효과 트랜지스터(FET; field effect transistor).
  2. 기판;
    상기 기판에 인접한 SiGe(silicon germanium)층;
    상기 기판에 인접한 제1 FET(field effect transistor); 및
    상기 SiGe층에 인접한 제2 FET
    를 구비하는 집적 회로.
  3. 실리콘 기판;
    상기 실리콘 기판 위에 SiGe(silicon germanium)층;
    상기 실리콘 기판 위에 제1 FET(field effect transistor); 및
    상기 SiGe층과 접촉하는 제2 FET
    를 구비하는 트랜지스터.
  4. 제3항에 있어서,
    상기 기판에 복수개의 임플란트 웰 영역을 더 구비하고,
    상기 임플란트 웰 영역 중 적어도 하나는 상기 SiGe층과 접촉하는 것인, 트랜지스터.
  5. 제3항에 있어서,
    상기 제1 FET와 상기 실리콘 기판 사이에 절연층을 더 구비하는 트랜지스터.
  6. 제3항에 있어서,
    상기 제2 FET와 상기 기판 사이에, 상기 SiGe층에 대해 사실상 평탄한 바디 영역을 더 구비하는 트랜지스터.
  7. FET(field effect transistor)를 제조하는 방법으로서,
    기판 위에 SiGe(silicon germanium)층을 형성하는 단계;
    상기 SiGe층 위에 그리고 상기 SiGe층에 인접하게 반도체층을 증착하는 단계;
    상기 기판, 상기 SiGe층, 및 상기 반도체층에 인접하게 절연층을 구성하는 단계;
    상기 절연층에 인접하게 한 쌍의 제1 게이트 구조를 배치하는 단계; 및
    상기 절연층 위에 제2 게이트 구조를 형성하는 단계
    를 구비하는 FET 제조 방법.
  8. 트랜지스터를 가공하는 방법으로서,
    실리콘 기판 위에 SiGe(silicon germanium)층을 형성하는 단계;
    상기 실리콘 기판 위에 제1 FET(field effect transistor)를 구성하는 단계; 및
    제2 FET를 상기 SiGe층에 접촉시키는 단계
    를 구비하는 트랜지스터 가공 방법.
  9. 제8항에 있어서,
    상기 제1 FET와 상기 기판 사이에 그리고 상기 제2 FET와 상기 기판 사이에 절연층을 형성하는 단계를 더 구비하는 트랜지스터 가공 방법.
  10. 제8항에 있어서,
    상기 제1 FET를 제1 폭으로써 구성하는 단계 및 상기 제2 FET를 상기 제1 폭보다 큰 제2 폭으로써 구성하는 단계를 더 구비하는 트랜지스터 가공 방법.
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