[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR20220001463A - 트리-게이트 직교 채널 트랜지스터 및 그 형성 방법 - Google Patents

트리-게이트 직교 채널 트랜지스터 및 그 형성 방법 Download PDF

Info

Publication number
KR20220001463A
KR20220001463A KR1020210074848A KR20210074848A KR20220001463A KR 20220001463 A KR20220001463 A KR 20220001463A KR 1020210074848 A KR1020210074848 A KR 1020210074848A KR 20210074848 A KR20210074848 A KR 20210074848A KR 20220001463 A KR20220001463 A KR 20220001463A
Authority
KR
South Korea
Prior art keywords
layer
metal oxide
oxide semiconductor
gate electrode
semiconductor channel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1020210074848A
Other languages
English (en)
Other versions
KR102451357B1 (ko
Inventor
캐더린 에이치. 치앙
충-테 린
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20220001463A publication Critical patent/KR20220001463A/ko
Application granted granted Critical
Publication of KR102451357B1 publication Critical patent/KR102451357B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • H01L27/1052—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H10D30/6891—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • H01L21/82345—
    • H01L21/823885—
    • H01L29/7831—
    • H01L29/7856—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0411—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/611—Insulated-gate field-effect transistors [IGFET] having multiple independently-addressable gate electrodes influencing the same channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6217—Fin field-effect transistors [FinFET] having non-uniform gate electrodes, e.g. gate conductors having varying doping
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6733—Multi-gate TFTs
    • H10D30/6734—Multi-gate TFTs having gate electrodes arranged on both top and bottom sides of the channel, e.g. dual-gate TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H10D30/689—Vertical floating-gate IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0135—Manufacturing their gate conductors
    • H10D84/014—Manufacturing their gate conductors the gate conductors having different materials or different implants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0195—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices the components including vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D99/00—Subject matter not provided for in other groups of this subclass
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13081—Multigate devices
    • H01L2924/13084—Trigate transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

반도체 디바이스는 금속 산화물 반도체 채널층, 금속 산화물 반도체 채널층의 주요면의 제1 부분과 접촉하는 제1 게이트 유전체 층, 제1 게이트 유전체 층 위에 배치되고 금속 산화물 반도체 채널층의 주요면의 제2 부분과 접촉하는 제1 게이트 전극, 금속 산화물 반도체 채널층의 다른 주요면과 접촉하는 드레인 영역 및 후면 게이트 유전체 층, 후면 게이트 유전체 층과 접촉하는 후면 게이트 전극, 금속 산화물 반도체 채널층의 단부 표면과 접촉하는 제2 게이트 유전체 층, 제2 게이트 유전체 층의 표면에 접촉하는 제2 게이트 전극 및 금속 산화물 반도체 채널층의 다른 단부 표면과 접촉하는 소스 영역을 포함한다.

Description

트리-게이트 직교 채널 트랜지스터 및 그 형성 방법{TRI-GATE ORTHOGONAL CHANNEL TRANSISTOR AND METHODS OF FORMING THE SAME}
관련 출원
본 출원은 2020년 6월 29일자 출원되었고 그 전체 내용이 모든 목적으로 참조로 여기에 포함된 "이중 게이트 직교 금속 게이트 디바이스"라는 제하의 미국 임시 출원 제63/045,310호의 이익과 그에 대한 우선권을 주장한다.
배경
저장된 전하를 사용하는 메모리 디바이스는 휘발성 동적 랜덤 액세스 메모리 디바이스를 포함한다. 이러한 휘발성 동적 랜덤 액세스 메모리 디바이스는 저장된 전하의 주기적인 리프레싱(refreshing)을 필요로 한다. 다른 메모리 디바이스는 전하 터널링을 사용하는 비휘발성 플래시 메모리 디바이스를 포함할 수 있다. 플래시 메모리 디바이스는 비휘발성 디바이스이기 때문에 유리할 수 있지만, 플래시 메모리 디바이스는 반복 사용 후 시간이 경과됨에 따라 디바이스 성능이 저하되는 경향이 있다. 시간에 따른 반복적인 사용은 터널링 유전체에 누적 손상을 야기한다. 따라서, 플래시 메모리 디바이스보다 더 긴 유지성을 제공할 수 있는 비휘발성 메모리 디바이스가 바람직하다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 파악시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아님을 알아야 한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1a는 본 개시 내용의 일 실시예에 따른 절연 매트릭스 층에 드레인 리세스 영역 및 게이트 리세스 영역을 형성한 후의 제1의 예시적인 구조체의 평면도이다.
도 1b는 도 1a의 B-B' 수직면을 따른 제1 예시적인 구조체의 수직 단면도이다.
도 1c는 도 1a의 C-C' 수직면을 따른 제1 예시적인 구조체의 수직 단면이다.
도 1d는 도 1a의 D-D' 수직면을 따른 제1 예시적인 구조체의 수직 단면이다.
도 2a는 본 개시 내용의 일 실시예에 따른 절연 매트릭스 층에 드레인 영역 및 후면 게이트 전극을 형성한 후의 제1의 예시적인 구조체의 평면도이다.
도 2b는 도 2a의 B-B' 수직면을 따른 제1 예시적인 구조체의 수직 단면도이다.
도 2c는 도 2a의 C-C' 수직면을 따른 제1 예시적인 구조체의 수직 단면이다.
도 2d는 도 2a의 D-D' 수직면을 따른 제1 예시적인 구조체의 수직 단면이다.
도 3a는 본 개시 내용의 일 실시예에 따른 절연 매트릭스 층에 소스 리세스 영역을 형성한 후의 제1의 예시적인 구조체의 평면도이다.
도 3b는 도 3a의 B-B' 수직면을 따른 제1 예시적인 구조체의 수직 단면도이다.
도 3c는 도 3a의 C-C' 수직면을 따른 제1 예시적인 구조체의 수직 단면이다.
도 3d는 도 3a의 D-D' 수직면을 따른 제1 예시적인 구조체의 수직 단면이다.
도 4a는 본 개시 내용의 일 실시예에 따른 후면 게이트 전극을 드리밍한 후의 제1의 예시적인 구조체의 평면도이다.
도 4b는 도 4a의 B-B' 수직면을 따른 제1 예시적인 구조체의 수직 단면도이다.
도 4c는 도 4a의 C-C' 수직면을 따른 제1 예시적인 구조체의 수직 단면이다.
도 4d는 도 4a의 D-D' 수직면을 따른 제1 예시적인 구조체의 수직 단면이다.
도 5a는 본 개시 내용의 일 실시예에 따른 절연 매트릭스 층에 후면 게이트 유전체 층을 형성한 후의 제1의 예시적인 구조체의 평면도이다.
도 5b는 도 5a의 B-B' 수직면을 따른 제1 예시적인 구조체의 수직 단면도이다.
도 5c는 도 5a의 C-C' 수직면을 따른 제1 예시적인 구조체의 수직 단면이다.
도 5d는 도 5a의 D-D' 수직면을 따른 제1 예시적인 구조체의 수직 단면이다.
도 6a는 본 개시 내용의 일 실시예에 따른 소스 영역의 제1 부분 및 금속 산화물 반도체 채널층을 형성한 후의 제1의 예시적인 구조체의 평면도이다.
도 6b는 도 6a의 B-B' 수직면을 따른 제1 예시적인 구조체의 수직 단면도이다.
도 6c는 도 6a의 C-C' 수직면을 따른 제1 예시적인 구조체의 수직 단면이다.
도 6d는 도 6a의 D-D' 수직면을 따른 제1 예시적인 구조체의 수직 단면이다.
도 7a는 본 개시 내용의 일 실시예에 따른 절연 매트릭스 층에 소스 영역의 제2 부분을 형성한 후의 제1의 예시적인 구조체의 평면도이다.
도 7b는 도 7a의 B-B' 수직면을 따른 제1 예시적인 구조체의 수직 단면도이다.
도 7c는 도 7a의 C-C' 수직면을 따른 제1 예시적인 구조체의 수직 단면이다.
도 7d는 도 7a의 D-D' 수직면을 따른 제1 예시적인 구조체의 수직 단면이다.
도 8a는 본 개시 내용의 일 실시예에 따른 제1 게이트 유전체 재료층을 성막한 후의 제1의 예시적인 구조체의 평면도이다.
도 8b는 도 8a의 B-B' 수직면을 따른 제1 예시적인 구조체의 수직 단면도이다.
도 8c는 도 8a의 C-C' 수직면을 따른 제1 예시적인 구조체의 수직 단면이다.
도 8d는 도 8a의 D-D' 수직면을 따른 제1 예시적인 구조체의 수직 단면이다.
도 9a는 본 개시 내용의 일 실시예에 따른 제1 게이트 전극 재료층을 형성한 후의 제1의 예시적인 구조체의 평면도이다.
도 9b는 도 9a의 B-B' 수직면을 따른 제1 예시적인 구조체의 수직 단면도이다.
도 9c는 도 9a의 C-C' 수직면을 따른 제1 예시적인 구조체의 수직 단면이다.
도 9d는 도 9a의 D-D' 수직면을 따른 제1 예시적인 구조체의 수직 단면이다.
도 10a는 본 개시 내용의 일 실시예에 따른 유전체 레일의 형성 후의 제1의 예시적인 구조체의 평면도이다.
도 10b는 도 10a의 B-B' 수직면을 따른 제1 예시적인 구조체의 수직 단면도이다.
도 10c는 도 10a의 C-C' 수직면을 따른 제1 예시적인 구조체의 수직 단면이다.
도 10d는 도 10a의 D-D' 수직면을 따른 제1 예시적인 구조체의 수직 단면이다.
도 11a는 본 개시 내용의 일 실시예에 따른 게이트 비아 공동의 형성 후의 제1의 예시적인 구조체의 평면도이다.
도 11b는 도 11a의 B-B' 수직면을 따른 제1 예시적인 구조체의 수직 단면도이다.
도 11c는 도 11a의 C-C' 수직면을 따른 제1 예시적인 구조체의 수직 단면이다.
도 11d는 도 11a의 D-D' 수직면을 따른 제1 예시적인 구조체의 수직 단면이다.
도 12a는 본 개시 내용의 일 실시예에 따른 각 게이트 비아 공동에 제2 게이트 유전체 층 및 제2 게이트 전극을 형성한 후의 제1의 예시적인 구조체의 평면도이다.
도 12b는 도 12a의 B-B' 수직면을 따른 제1 예시적인 구조체의 수직 단면도이다.
도 12c는 도 12a의 C-C' 수직면을 따른 제1 예시적인 구조체의 수직 단면이다.
도 12d는 도 12a의 D-D' 수직면을 따른 제1 예시적인 구조체의 수직 단면이다.
도 13a는 본 개시 내용의 일 실시예에 따른 측면 절연된 소스 접속 구조체의 형성 후의 제1의 예시적인 구조체의 평면도이다.
도 13b는 도 13a의 B-B' 수직면을 따른 제1 예시적인 구조체의 수직 단면도이다.
도 13c는 도 13a의 C-C' 수직면을 따른 제1 예시적인 구조체의 수직 단면이다.
도 13d는 도 13a의 D-D' 수직면을 따른 제1 예시적인 구조체의 수직 단면이다.
도 14a는 본 개시 내용의 일 실시예에 따른 게이트 콘택트 비아 구조체 및 드레인 콘택트 비아 구조체의 형성 후의 제1의 예시적인 구조체의 평면도이다.
도 14b는 도 14a의 B-B' 수직면을 따른 제1 예시적인 구조체의 수직 단면도이다.
도 14c는 도 14a의 C-C' 수직면을 따른 제1 예시적인 구조체의 수직 단면이다.
도 14d는 도 14a의 D-D' 수직면을 따른 제1 예시적인 구조체의 수직 단면이다.
도 15a는 본 개시 내용의 일 실시예에 따른 제1 게이트 전극에 전하가 저장되는 실시예에서 판독 동작 중의 본 개시 내용의 이중 채널 트랜지스터 디바이스의 구성을 나타내는 개략도이다.
도 15b는 본 개시 내용의 일 실시예에 따른 제1 게이트 전극에 전하가 저장되지 않는 실시예에서 판독 동작 중의 본 개시 내용의 이중 채널 트랜지스터 디바이스의 구성을 나타내는 개략도이다.
도 16a는 본 개시 내용의 일 실시예에 따라 "1"을 기록하기 위한 기록 동작 중의 본 개시 내용의 이중 채널 트랜지스터 디바이스의 구성을 나타내는 개략도이다.
도 16b는 본 개시 내용의 일 실시예에 따라 "0"을 기록하기 위한 기록 동작 중의 본 개시 내용의 이중 채널 트랜지스터 디바이스의 구성을 나타내는 개략도이다.
도 17은 본 개시 내용의 일 실시예에 따른 메모리 셀들의 3차원 어레이를 포함하는 제2의 예시적인 구조체의 수직 단면도이다.
도 18은 본 개시 내용의 일 실시예에 따른 메모리 셀들의 3차원 어레이를 포함하는 제3의 예시적인 구조체의 수직 단면도이다.
도 19는 본 개시 내용의 일 실시예에 따른 메모리 셀들의 3차원 어레이를 포함하는 제4의 예시적인 구조체의 수직 단면도이다.
도 20은 본 개시 내용의 일 실시예에 따른 메모리 셀들의 3차원 어레이를 포함하는 제5의 예시적인 구조체의 수직 단면도이다.
도 21은 본 개시 내용의 일 실시예에 따른 이중 채널 트랜지스터 디바이스의 제조를 위한 단계들을 나타낸 흐름도이다.
다음의 설명은 제공된 주제의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 디바이스의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다. 달리 명시되지 않는 한, 동일한 참조 번호를 가지는 각 요소는 동일한 재료 조성을 가지며 동일한 두께 범위 내의 두께를 가지는 것으로 간주된다.
본 개시 내용은 개괄적으로 반도체 디바이스에 관한 것으로, 구체적으로 3개의 게이트 전극 및 이중 반도체 채널을 사용하는 반도체 디바이스 및 그 제조 방법에 관한 것이다. 본 개시 내용의 일 실시예에 따르면, 수평 전류 경로와 수직 전류 경로를 모두 제공하기 위해 금속 산화물 반도체 채널 층이 사용된다. 수평 전류 경로는 소스 영역과 드레인 영역 사이에 배치될 수 있다. 수평 전류 경로는 전하를 저장할 수 있는 플로팅 게이트 전극인 제1 게이트 전극에 의해 제어될 수 있다. 또한, 수평 전류 경로는 후면 게이트 전극에 의한 어레이 세팅에서 선택될 수 있다. 후면 게이트 전극은 수평 전류 경로를 턴 온시키거나 수평 전류 경로를 턴 오프시킬 수 있다. 드레인 영역은 절연 매트릭스 층에 매립될 수 있다. 드레인 영역은 금속 산화물 반도체 채널층의 제1 주요면의 단부 부분과 접촉할 수 있다. 소스 영역은 제1 주요면에 수직일 수 있는 금속 산화물 반도체 채널층의 제1 단부 표면과 접촉할 수 있다. 제1 게이트 전극에서의 전하의 충전 또는 방전은 금속 산화물 반도체 채널층의 측벽에 제공될 수 있는 제2 게이트 유전체 층 및 제2 게이트 전극의 조합에 의해 수행될 수 있다. 본 개시 내용의 다양한 실시예의 메모리 디바이스는 3개의 게이트 전극, 즉 후면 게이트 전극, 금속 산화물 반도체 채널층의 제2 주요면 위에 배치된 제1 게이트 전극 및 제2 게이트 유전체 층에 의해 금속 산화물 반도체 채널층의 제2 단부 표면으로부터 측방향으로 이격된 제2 게이트 전극을 포함하는 3개의 게이트 전극을 사용하는 이중 채널 트랜지스터 디바이스를 포함한다. 이중 채널 트랜지스터 디바이스는 전하 터널링없이 제1 게이트 전극에 전하를 저장할 수 있다. 제1 채널 방향은 제2 채널 방향과 직교할 수 있다. 따라서, 본 개시 내용의 다양한 실시예의 메모리 디바이스는 직교 채널 트랜지스터 디바이스로도 지칭된다.
도 1a-1d를 참조하면, 본 개시 내용의 일 실시예에 따른 제1의 예시적인 구조체가 예시된다. 제1 예시적인 구조체는 반도체 기판(예, 반도체 웨이퍼), 절연 기판, 도전 기판 또는 다중 재료층을 포함하는 하이브리드 기판일 수 있는 기판(10)을 포함한다. 절연 매트릭스 층(20)이 기판(10)의 상부 표면에 형성될 수 있거나, 기판(10)의 상부 부분으로서 제공될 수 있다. 대안적으로, 기판(10)이 절연 기판을 포함하는 실시예에서, 절연 매트릭스 층(20)은 절연 기판의 상부 부분일 수 있다. 예시적인 예에서, 절연 매트릭스 층(20)은 동형(conformal) 또는 비-동형 성막 방법을 이용하여 성막될 수 있다. 예를 들어, 절연 매트릭스 층(20)은 실리콘 산화물 재료(예, 도핑되지 않은 실리케이트 유리 또는 도핑된 실리케이트 유리)를 포함할 수 있다. 절연 매트릭스 층(20)은 100 nm 내지 2,000 nm 범위의 두께를 가질 수 있지만, 더 얇고 더 두꺼운 두께도 사용될 수 있다. 절연 매트릭스 층(20)에 사용될 수 있는 대체 재료는 한정되는 것은 아니지만, 석영, 실리콘 탄화물 질화물 및 알루미늄 산화물을 포함한다. 다른 적절한 재료도 본 개시 내용의 고려 범위 내에 있다. 기판(10)이 반도체 기판(예, 실리콘 기판)을 포함하는 실시예에서, 전계효과 트랜지스터와 같은 반도체 디바이스(미도시)가 기판(10) 상에 형성될 수 있다. 이러한 실시예에서, 절연 매트릭스 층(20)은 내부에 형성된 금속 상호 접속 구조체(미도시)를 가질 수 있다.
포토레지스트 층(미도시)이 절연 매트릭스 층(20)의 상부 표면 위에 도포될 수 있다. 포토레지스트 층은 리소그래피 방식으로 패터닝되어 개별 관통 개구를 형성할 수 있다. 포토레지스트 층에 적어도 한 쌍의 개구가 패터닝될 수 있다. 일 실시예에서, 포토레지스트 층의 개구는 제1 수평 방향(hd1)을 따라 제1 피치로 그리고 제2 수평 방향(hd2)을 따라 제2 피치로 반복될 수 있는 2차원 주기 어레이의 패턴으로 배열될 수 있다. 예시적인 예에서, 제1 피치는 더 작고 더 큰 제1 피치가 또한 사용될 수 있지만, 80 nm 내지 2,000 nm 범위, 예컨대, 200 nm 내지 1,000 nm의 범위에 있을 수 있다. 제2 피치는 더 작고 더 큰 제2 피치가 또한 사용될 수 있지만, 40 nm 내지 1,000 nm 범위, 예컨대 80 nm 내지 500 nm의 범위에 있을 수 있다.
일 실시예에서, 2차원 주기적 어레이의 패턴은 직사각형의 단위 셀(UC)의 면적을 갖는 직사각형의 주기적 패턴일 수 있다. 직사각형 주기적 패턴은 제1 수평 방향(hd1)을 따라 제1 피치로 반복될 수 있고, 제2 수평 방향(hd2)을 따라 제2 피치로 반복될 수 있다. 대안적인 실시예에서, 단위 셀의 패턴은 제1 수평 방향(hd1)을 따라 단위 셀(UC)의 각 경계에서 및/또는 제2 수평 방향(hd2)을 따라 단위 셀(UC)의 각 경계에서 미러 이미지로 전도(flipped)될 수 있다. 본 개시 내용은 단위 셀(UC)의 패턴이 제1 수평 방향(hd1)을 따라 단위 셀(UC)의 각 경계에서 미러 이미지로 전도되고, 제2 수평 방향(hd2)을 따라 단위 셀(UC)의 경계에서는 전도되지 않는 실시예를 사용하여 설명되지만, 단위 셀(UC)의 패턴이 제1 수평 방향(hd1) 및 제2 수평 방향(hd2) 각각 및/또는 이들 방향 중 하나를 따라 전도되거나 전도되지 않는 실시예들이 본 명세서에서 명시적으로 고려된다.
일 실시예에서, 단위 셀(UC)의 영역은 포토레지스트 층에 제1 수평 방향(hd1)을 따라 측방향으로 이격된 2개의 개구를 포함할 수 있다. 일 실시예에서, 포토레지스트 층의 각각의 개구는 직사각형 형상을 가질 수 있다. 개구에 대한 다른 형상도 본 개시 내용의 고려 범위 내에 있다. 절연 매트릭스 층(20)의 상부 부분을 통해 포토레지스트 층의 패턴을 전사하기 위해 이방성 에칭 공정이 수행될 수 있다. 이방성 에칭 공정에 의해 제거된 절연 매트릭스 층(20)의 공간 부분에 리세스 영역(17, 14)이 형성될 수 있다. 대안적으로, 절연 매트릭스 층(20)에 리세스 영역(17, 14)을 패터닝하기 위해 등방성 에칭 공정이 적용될 수 있다. 포토레지스트 층은 예를 들어, 애싱(ashing)에 의해 후속으로 제거될 수 있다.
리세스 영역(17, 14)은 드레인 영역이 후속으로 형성되는 드레인 리 세스 영역(17)을 포함할 수 있다. 리세스 영역(17, 14)은 후면 게이트 전극이 후속으로 형성되는 게이트 리세스 영역(14)도 포함할 수 있다. 한 쌍의 드레인 리 세스 영역(17) 및 게이트 리세스 영역(14)이 제1 수평 방향(hd1)을 따라 측방으로 이격될 수 있다. 드레인 리세스 영역(17) 및 게이트 리세스 영역(14)은 복수 쌍으로 형성될 수 있으며, 제2 수평 방향(hd2)을 따라 각각 연장되는 복수의 열로 배열될 수 있다.
각각의 리세스 영역(17, 14)은 10 nm 내지 200 nm 범위의 깊이를 가질 수 있지만, 더 작고 더 큰 깊이도 사용될 수 있다. 제1 수평 방향(hd1)을 따라 측방향으로 서로 이격되는 한 쌍의 드레인 리세스 영역(17) 및 게이트 리세스 영역(14)은 제2 수평 방향(hd2)과 평행한 에지들을 가질 수 있다. 이러한 실시예에서, 한 쌍의 드레인 리세스 영역(17) 및 게이트 리세스 영역(14)은 균일한 측방 이격 거리를 가질 수 있다. 한 쌍의 드레인 리세스 영역(17) 및 게이트 리세스 영역(14) 사이의 측방 간격은 20 nm 내지 600 nm의 범위, 예컨대 40 nm 내지 300 nm의 범위에 있을 수 있지만, 더 작고 큰 측방 간격(채널 길이)도 사용될 수 있다. 일 실시예에서, 리세스 영역(17, 14)은 직사각형 수평 단면 형상을 가질 수 있지만, 다른 단면 형상도 본 개시 내용의 고려 범위 내에 있다. 제1 수평 방향(hd1)을 따른 각각의 리세스 영역(17, 14)의 측방 치수는 20 nm 내지 600 nm의 범위에 있을 수 있지만, 더 작고 더 큰 치수도 사용될 수 있다. 제2 수평 방향(hd2)을 따른 각각의 리세스 영역(17, 14)의 측방 치수는 20 nm 내지 600 nm의 범위에 있을 수 있지만, 더 작고 더 큰 치수도 사용될 수 있다.
도 2a-2d에서, 적어도 일종의 도전 재료가 동형 또는 비-동형 성막 공정에 의해 리세스 영역(17, 14)에 성막될 수 있다. 적어도 일종의 도전 재료는 도핑된 반도체 재료 및/또는 금속 재료를 포함할 수 있다. 도전 재료로 사용될 수 있는 예시적인 금속 재료는 TiN, TaN 및/또는 WN과 같은 전도성 금속 질화물 재료, W, Ru, Co, Mo, Ti, Ta와 같은 원소 금속, 2개 이상의 원소의 금속간 합금 및 금속 실리사이드와 같은 금속 반도체 합금 재료를 포함한다. 다른 적절한 금속 재료도 본 개시 내용의 고려 범위 내에 있을 수 있다. 적어도 일종의 도전 재료로 사용될 수 있는 예시적인 도핑된 반도체 재료는 한정되는 것은 아니지만, 도핑된 폴리실리콘, 도핑된 실리콘-게르마늄 합금, GaAs, InAs 또는 InGaAs와 같은 도핑된 III-V족 화합물 반도체 재료. 그리고 높은 도핑 농도를 가지는 인듐 갈륨 아연 산화물(IGZO), 도핑된 아연 산화물, 도핑된 인듐 산화물 또는 카드뮴 산화물과 같은 고농도로 도핑된 금속 산화물 반도체 재료를 포함한다. 다른 적절한 반도체 재료도 본 개시 내용의 고려 범위 내에 있을 수 있다. 도핑된 반도체 재료의 도펀트 농도는 더 낮고 높은 도펀트 농도도 사용될 수 있지만, 1.0×1019/cm3 내지 2.0×1021/cm3의 범위일 수 있다. 도펀트는 p-형 또는 n-형일 수 있다.
적어도 일종의 도전 재료의 과잉의 부분은 화학적 기계적 평탄화(CMP) 공정과 같은 평탄화 공정에 의해 절연 매트릭스 층(20)의 상부 표면을 포함하는 수평면 위로부터 제거될 수 있다. 드레인 리세스 영역(17)을 채우는 적어도 일종의 도전 재료의 각각의 나머지 부분은 드레인 영역(18)을 포함한다. 게이트 리세스 영역(14)을 채우는 적어도 일종의 도전 재료의 각각의 나머지 부분은 후면 게이트 전극(15)을 포함한다. 일 실시예에서, 드레인 영역(18)의 상부 표면과 후면 게이트 전극(15)의 상부 표면은 절연 매트릭스 층(20)의 상부 표면과 동일 평면에 있을 수 있다.
도 3a-3d를 참조하면, 포토레지스트 층(미도시)이 절연 매트릭스 층(20), 드레인 영역(18) 및 후면 게이트 전극(15)의 상부 표면 위에 도포될 수 있다. 포토레지스트 층(미도시)은 리소그래피 방식으로 패터닝되어 개별 관통 개구를 형성할 수 있다. 포토레지스트 층의 단위 셀(UC)의 각 영역 내에 하나의 개구가 패터닝될 수 있다. 포토레지스트 층의 각각의 개구는 각각의 후면 게이트 전극(15)의 에지와 중첩되거나 에지 부분에 걸쳐있는 에지를 가질 수 있다. 일 실시예에서, 포토레지스트 층의 각각의 개구는 직사각형 형상을 가질 수 있다. 다른 형상의 개구도 본 개시 내용의 고려 범위 내에 있다. 절연 매트릭스 층(20)의 상부 부분을 통해 포토레지스트 층의 패턴을 전사하기 위해 이방성 에칭 공정이 수행될 수 있다. 이방성 에칭 공정에 의해 제거된 절연 매트릭스 층(20)의 공간 부분에 소스 리세스 영역(11)이 형성될 수 있다. 대안적으로, 절연 매트릭스 층(20)의 소스 리세스 영역(11)을 패터닝하기 위해 등방성 에칭 공정이 적용될 수 있다. 에칭 공정은 후면 게이트 전극(15)의 재료에 선택적으로 절연 매트릭스 층(20)의 재료를 제거할 수 있다. 포토레지스트 층은 예를 들어, 애싱에 의해 후속으로 제거될 수 있다.
소스 리세스 영역(11)은 후면 게이트 전극(15)의 측벽이 소스 리세스 영역(11)에 물리적으로 노출되도록 각 단위 셀(UC) 내에 형성될 수 있다. 각 소스 리세스 영역(11)은 10 nm 내지 200 nm의 범위의 깊이를 가질 수 있지만, 더 작고 더 큰 깊이도 사용될 수 있다. 일 실시예에서, 소스 리세스 영역(11)은 직사각형 수평 단면 형상을 가질 수 있지만, 다른 단면 형상도 본 개시 내용의 고려 범위 내에 있다. 제1 수평 방향(hd1)을 따른 각각의 소스 리세스 영역(11)의 측방 치수는 20 nm 내지 600 nm의 범위에 있을 수 있지만, 더 작고 더 큰 치수도 사용될 수 있다. 제2 수평 방향(hd2)을 따른 각 소스 리세스 영역의 측방 치수는 30 nm 내지 600 nm의 범위에 있을 수 있지만, 더 작고 더 큰 치수도 사용될 수 있다.
도 4a-4d를 참조하면, 포토레지스트 층(117)이 절연 매트릭스 층(20) 위에 도포될 수 있다. 포토레지스트 층(117)은 UC의 후면 게이트 전극(15)을 덮지 않으면서 UC의 드레인 영역(18)을 덮도록 리소그래피 방식으로 패터닝될 수 있다. 절연 매트릭스 층(20)의 유전체 재료에 대해 선택적으로 후면 게이트 전극(15)의 적어도 일종의 도전 재료를 등방성으로 오목화하기 위해 등방성 에칭 공정이 수행될 수 있다. 일 실시예에서, 등방성 에칭 공정은 후면 게이트 전극(15)의 물리적으로 노출된 표면을 리세스 거리만큼 등방성으로 오목화하는 느린 습식 에칭 공정일 수 있다. 일 실시예에서, 리세스 거리는 후속으로 형성될 후면 게이트 유전체 층의 두께와 동일하거나 실질적으로 동일할 수 있다. 예를 들어, 리세스 거리는 더 작고 더 큰 리세스 거리도 사용될 수 있지만, 1 nm 내지 12 nm의 범위, 예컨대, 2 nm 내지 6 nm 범위일 수 있다. 포토레지스트 층(117)은 예를 들어, 애싱에 의해 후속으로 제거될 수 있다.
통상적으로, 게이트 리세스 영역(14)의 적어도 일종의 도전 재료는 그 일부가 후면 게이트 전극(15)의 물리적으로 노출된 표면을 등방적으로 오목화함으로써 패터닝될 수 있다. 절연 매트릭스 층(20)은 드레인 영역(18) 및 후면 게이트 전극(15)을 매립할 수 있다. 드레인 영역(18) 및 후면 게이트 전극(15)은 동일한 세트의 적어도 일종의 도전 재료를 포함할 수 있고 및/또는 이러한 재료로 본질적으로 구성될 수 있다. 일 실시예에서, 드레인 영역(18) 및 후면 게이트 전극(15)은 동일한 도전 재료를 포함할 수 있고 및/또는 이러한 재료로 본질적으로 구성될 수 있다. 각 드레인 영역(18)의 원위 표면(distal surface)(예, 바닥 표면) 및 각 후면 게이트 전극(15)의 원위 표면(예, 바닥 표면)은 절연 매트릭스 층(20)의 상부 표면을 포함하는 수평면과 평행할 수 있다. 각 드레인 영역(18)의 원위 표면과 각 후면 게이트 전극(15)의 원위 표면은 절연 매트릭스 층(20)의 상부 표면을 포함하는 수평면으로부터 동일한 간격으로 수직으로 이격될 수 있다.
도 5a-5d를 참조하면, 후면 게이트 유전체 층(22)이 후면 게이트 전극(15)의 물리적으로 노출된 표면 상에 형성될 수 있다. 일 실시예에서, 후면 게이트 전극(15)은 유전체 산화물 재료(예, 실리콘 산화물)를 형성할 수 있는 고농도로 도핑된 반도체 재료(예, 고농도로 도핑된 폴리실리콘)를 포함할 수 있다. 이 실시예에서, 드레인 영역(18)의 상부 표면은 5 nm 내지 20 nm 범위의 두께를 갖는 얇은 실리콘 질화물 층과 같은 희생 산화 장벽층(미도시)으로 마스킹될 수 있다. 후면 게이트 전극(15)의 물리적으로 노출된 표면 부분을 후면 게이트 유전체 층(22)으로 변환하기 위해 산화 공정이 수행될 수 있다. 희생 산화 장벽층은 예를 들어, 애싱에 의해 제거될 수 있다.
대안적으로, 후면 게이트 유전체 층(22)은 후면 게이트 유전체 재료층을 동형으로 성막하고 후면 게이트 유전체 재료층의 나머지 부분이 후면 게이트 유전체 층(22)을 포함하도록 후면 게이트 유전체 재료층을 패터닝하는 것에 의해 형성될 수 있다. 이 실시예에서, 후면 게이트 유전체 층(22)은 저압 화학적 기상 성막(LPCVD) 공정 또는 원자층 성막(ALD) 공정과 같은 동형(conformal) 성막 공정에 의해 성막될 수 있고, 마스킹된 에칭 공정을 이용하여 패터닝될 수 있다. 이 실시예에서, 마스킹된 에칭 공정 중에는 패터닝된 포토레지스트 층을 에칭 마스크로서 사용할 수 있다. 후면 게이트 유전체 층(22)은 각각의 후면 게이트 전극(15)의 상부 표면 및 측벽을 덮을 수 있다.
후면 게이트 유전체 층(22)의 후면 게이트 유전체 재료는 실리콘 산화물, 실리콘 산질화물, 유전체 금속 산화물 또는 이들의 조합과 같은 게이트 유전체 재료를 포함할 수 있다. 다른 적절한 유전체 재료도 본 개시 내용의 고려 범위 내에 있다. 후면 게이트 유전체 층(22)의 두께는 1 nm 내지 12 nm의 범위, 예컨대, 2 nm 내지 6 nm 범위일 수 있지만, 더 작고 더 큰 두께도 사용될 수 있다.
통상적으로, 각각의 후면 게이트 유전체 층(22)은 각각의 후면 게이트 전극(15) 상에 형성될 수 있다. 각각의 후면 게이트 유전체 층(22)은 후면 게이트 전극(15) 상에 후면 게이트 유전체 재료를 성막함으로써 형성될 수 있다. 대안적으로, 각각의 후면 게이트 유전체 층(22)은 예를 들어, 산화에 의해 후면 게이트 전극(15)의 표면 부분을 유전체 재료로 변환함으로써 형성될 수 있다. 절연 매트릭스 층(20)은 각 단위 셀(UC) 내의 드레인 영역(18)과 후면 게이트 전극(15) 사이에 배치될 수 있다. 일 실시예에서, 후면 게이트 유전체 층(22)은 제1 수평 방향(hd1)에 평행하게 연장되는 제1 부분 및 제1 수평 방향(hd1)에 수직으로 연장되는 제2 부분을 포함하고 및/또는 이들 부분으로 구성될 수 있다.
도 6a-6d를 참조하면, 적어도 일종의 도전 재료가 동형 또는 비-동형 성막 공정에 의해 소스 리세스 영역(11)에 성막될 수 있다. 적어도 일종의 도전 재료는 도핑된 반도체 재료 및/또는 금속 재료를 포함할 수 있다. 드레인 영역(18) 및 후면 게이트 전극(15)을 형성하는 데 사용될 수 있는 임의의 도전 재료는 소스 리세스 영역(11)에 성막되는 적어도 일종의 도전 재료로서 사용될 수 있다. 소스 리세스 영역(11)에 성막되는 재료는 드레인 영역(18) 및 후면 게이트 전극(15)의 적어도 일종의 도전 재료와 동일하거나 상이할 수 있다.
적어도 일종의 도전 재료의 과잉의 부분은 평탄화 공정에 의해 절연 매트릭스 층(20)의 상부 표면을 포함하는 수평면 위로부터 제거될 수 있다. 일 실시예에서, 평탄화 공정은 후면 게이트 유전체 층(22) 및 절연 매트릭스 층(20)의 재료에 대해 선택적으로 적어도 일종의 도전 재료를 에칭하는 리세스 에칭 공정을 적용할 수 있다. 선택적으로, 기계적 손상을 방지하기 위해 후면 게이트 유전체 층(22)을 물리적으로 노출시키지 않고 후면 게이트 유전체 층(22) 및 절연 매트릭스 층(20) 위로부터 적어도 일종의 도전 재료를 얇게 하기 위해 화학적 기계적 평탄화 공정이 리세스 에칭 공정 이전에 수행될 수 있다.
소스 리세스 영역(11)을 채우는 적어도 일종의 도전 재료의 각각의 나머지 부분은 소스 영역의 제1 부분인 제1 소스 부분(121)을 포함한다. 각각의 제1 소스 부분(121)은 절연 매트릭스 층(20)에 형성될 수 있다. 각각의 제1 소스 부분(121)은 후면 게이트 유전체 층(22)에 인접할 수 있다. 각각의 제1 소스 부분(121)은 후면 게이트 유전체 층(22)의 측벽과 접촉할 수 있다. 일 실시예에서, 드레인 영역(18) 및 후면 게이트 유전체 층(22)의 상부 표면은 절연 매트릭스 층(20)의 상부 표면과 동일 평면 상에 있을 수 있다. 제1 소스 부분(121)의 상부 표면은 동일 평면에 있을 수 있거나, 절연 매트릭스 층(20)의 상부 표면을 포함하는 수평면 아래로 오목화될 수 있다.
제1 소스 부분(121), 후면 게이트 유전체 층(22), 드레인 영역(18) 및 절연 매트릭스 층(20) 위에 금속 산화물 반도체 채널층(30)이 성막될 수 있다. 금속 산화물 반도체 채널층(30)은 인듐 갈륨 아연 산화물(IGZO), 도핑된 아연 산화물, 도핑된 인듐 산화물 또는 도핑된 카드뮴 산화물과 같은 금속 산화물 반도체 재료를 포함한다. 다른 적절한 금속 산화물 반도체 재료도 본 개시 내용의 고려 범위 내에 있다. 금속 산화물 반도체 채널층(30)의 도펀트 레벨은 디바이스 동작 중에 금속 산화물 반도체 채널층(30)을 통한 누설 전류를 무시할 수 있도록 선택될 수 있다. 예를 들어, 금속 산화물 반도체 채널층(30)의 도펀트 레벨은 1.0×1010/cm3 내지 2.0×1016/cm3의 범위에 있을 수 있지만, 더 낮고 더 큰 도펀트 농도도 사용될 수 있다.
금속 산화물 반도체 채널층(30)은 예를 들어, 화학적 기상 성막에 의해 성막될 수 있다. 금속 산화물 반도체 채널층(30)은 전체적으로 균일한 두께를 가질 수 있다. 금속 산화물 반도체 채널층(30)의 두께는 10 nm 내지 200 nm, 예컨대, 20 nm 내지 100 nm의 범위일 수 있지만, 더 작고 더 큰 두께도 사용될 수 있다. 일 실시예에서, 금속 산화물 반도체 채널층(30)은 절연 매트릭스 층(20), 드레인 영역(18), 후면 게이트 유전체 층(22) 및 제1 소스 부분(121)과 접촉할 수 있는 제1 주요면(301)을 가질 수 있다. 금속 산화물 반도체 채널층(30)은 상부 표면인 제2 주요면(302)을 가질 수 있다. 디바이스의 주요면은 디바이스의 전체 표면적의 적어도 1/6을 포함하는 표면이다. 예시적인 예에서, 정육면체는 6개의 주요면을 가질 수 있고, 동일하지 않은 변을 가진 직육면체 형상의 대상물은 변의 길이 사이의 비율에 따라 2개 또는 4개의 주요면을 가질 수 있다. 일 실시예에서, 제1 주요면 및 제2 주요면은 평면형 표면, 즉 각각의 2차원 평면 내에 위치된 표면일 수 있다.
금속 산화물 반도체 채널층(30)에 원소 반도체 재료 또는 III-V족 화합물 반도체 재료 대신에 금속 산화물 반도체 재료를 사용하는 것은 누설 전류를 무시할 수 있는 수준으로 억제할 수 있다는 장점을 제공한다. 채널 재료로서 원소 반도체 재료 또는 III-V족 화합물 반도체 재료 대신에 금속 산화물 반도체 재료를 사용하는 것을 통해 비휘발성 메모리 디바이스의 구현이 가능할 수 있다. 금속 산화물 반도체 재료는 1.0×109 보다 큰 on-off 비율을 제공할 수 있다. 즉, 금속 산화물 반도체 재료를 채널 재료로 사용하는 전계효과 트랜지스터의 경우 on-전류 대 off-전류의 비율은 1.0×109 보다 클 수 있다. 이에 대해, 원소 반도체 재료와 III-V족 화합물 반도체 재료로 구성된 채널은 약 1.0×104의 온-오프 비율을 제공한다. 따라서, 채널 재료로 금속 산화물 반도체 재료를 사용하면 낮은 누설 전류의 장점이 제공된다. 낮은 누설 전류 특성은 비휘발성 메모리 디바이스를 제공할 수 있다. 전하 유지 시간이 1일 또는 365일을 초과하는 경우, 본 개시 내용의 메모리 디바이스는 비휘발성 메모리 디바이스로 기능할 수 있다. 선택적으로, 후속으로 형성될 메모리 디바이스는 동적 랜덤 액세스 메모리와 동일한 방식으로 주기적인 리프레싱으로 동작될 수 있다. 예를 들어, 전하 유지 시간이 1일 미만인 경우, 본 개시 내용의 메모리 디바이스는 데이터 비트가 유지 시간 내에 있는 주기적 기준에 따라 판독 및 재기록되는 주기적인 메모리 리프레시 동작으로 동작될 수 있다.
도 7a-7d를 참조하면, 제2 소스 부분(122)은 제1 소스 부분(121) 각각의 상부 표면 바로 위에 금속 산화물 반도체 채널층(30)을 통해 형성될 수 있다. 일 실시예에서, 금속 산화물 반도체 채널층(30)의 개별 부분들을 제2 소스 부분(122)으로 변환시키기 위해 마스킹된 이온 주입이 수행될 수 있다. 이 실시예에서, 포토레지스트 층(미도시)이 금속 산화물 반도체 채널층(30) 위에 도포될 수 있다. 포토레지스트 층은 리소그래피 방식으로 패터닝되어 제1 소스 부분(121) 위의 영역에 개구의 어레이를 형성할 수 있다. 금속 산화물 반도체 채널층의 주입된 부분을 제2 소스 부분(122)으로 변환하기 위해 전기 도펀트(예, p-형 도펀트 또는 n-형 도펀트)가 포토레지스트 층의 개구를 통해 주입될 수 있다. 전기 도펀트는 Na, K, Mg, Ca, Sr, Sc, Y, La, B, Al, Ga, N, P, Sb, F, Cl 및 Br로부터 선택될 수 있지만, 이에 제한되지는 않는다. 제2 소스 부분(122)의 전기 도펀트의 원자 농도는 1.0×1019/cm3 내지 2.0×1021/cm3 범위, 예를 들어, 5.0×1019/cm3 내지 1.0×1021/cm3 일 수 있지만, 더 적고 더 큰 원자 농도도 사용될 수 있다. 이 실시예에서, 각각의 제2 소스 부분(122)은 금속 산화물 반도체 채널층(30)과 동일한 금속 산화물 반도체 재료를 포함할 수 있다. 그러나, 제2 소스 부분(122)은 또한 금속 산화물 반도체 채널층(30)에서보다 높은 원자 농도의 적어도 하나의 도펀트 원자를 포함할 수 있다. 포토레지스트 층은 후속으로 제거될 수 있다.
대안적으로, 이온 주입 공정 대신에 이방성 에칭 공정이 수행될 수 있다. 포토레지스트 층의 개구 아래에 있는 금속 산화물 반도체 채널층(30)의 일부가 제거되어 리세스 공동을 형성할 수 있다. 이러한 실시예에서, 각각의 제1 소스 부분(121)의 상부 표면은 포토레지스트 층의 개구 아래에 있는 금속 산화물 반도체 채널층(30)에 형성된 각각의 리세스 공동의 바닥에서 물리적으로 노출될 수 있다. 포토레지스트 층은 예를 들어, 애싱에 의해 제거될 수 있다. 적어도 일종의 도전 재료가 리세스 공동에 성막될 수 있다. 리세스 공동에 성막되는 적어도 일종의 도전 재료는 드레인 영역(18), 후면 게이트 전극(15) 및/또는 제1 소스 부분(121)에 사용될 수 있는 임의의 도전 재료일 수 있다. 평탄화 공정에 의해 금속 산화물 반도체 채널층(30)의 상부 표면을 포함하는 수평면 위로부터 적어도 일종의 도전 재료의 과잉의 부분이 제거될 수 있다. 평탄화 공정은 리세스 에칭 공정 또는 화학적 기계적 평탄화 공정을 사용할 수 있다. 각각의 리세스 공동을 채우는 적어도 일종의 도전 재료의 각각의 나머지 부분은 제2 소스 부분(122)을 포함한다. 이 실시예에서, 제2 소스 부분(122)은 드레인 영역(18) 및 후면 게이트 전극(15)의 재료와 동일한 재료를 포함할 수 있거나 그 재료와 다른 재료를 포함할 수 있다. 제2 소스 부분(122)은 제1 소스 부분(121)의 재료와 동일한 재료를 포함하거나 그 재료와 상이한 재료를 포함할 수 있다. 제2 소스 부분(122)은 금속 산화물 반도체 채널층(30)의 재료와 동일한 재료를 포함하거나 그 재료와 상이한 재료를 포함할 수 있다. 일 실시예에서, 제2 소스 부분(122)은 적어도 일종의 금속 재료를 포함할 수 있고 및/또는 본질적으로 그 재료로 구성될 수 있다. 제1 소스 부분(121) 및 제2 소스 부분(122)의 각각의 수직 스택은 소스 영역(12)을 포함한다.
통상적으로, 소스 영역(12)은 제1 소스 부분(121)을 포함하는 제1 부분 및 제2 소스 부분(122)을 포함하는 제2 부분을 포함할 수 있다. 각 소스 영역(12)의 제2 부분은 금속 산화물 반도체 채널층(30)의 일부를 도핑하거나 금속 산화물 반도체 채널층(30)의 일부를 도전 재료 부분으로 대체하는 것에 의해 형성될 수 있다. 제2 소스 부분(122)을 포함하는 소스 영역(12)의 제2 부분은 제1 소스 부분(121)을 포함하는 소스 영역(12)의 제1 부분과 접촉한다. 통상적으로, 각각의 소스 영역(12)은 소스 영역(12)이 금속 산화물 반도체 채널층(30)의 주요면(301, 302)에 수직하게 인접한 금속 산화물 반도체 채널층(30)의 단부 표면(예, 303)과 접촉하도록 형성될 수 있다.
일 실시예에서, 각각의 소스 영역(12)은 후면 게이트 유전체 층(22)과 접촉하는 제1 소스 부분(121)을 포함할 수 있다. 각각의 소스 영역(12)은 금속 산화물 반도체 채널층(30)의 제1 단부 표면(303)과 접촉하는 제2 소스 부분(122)을 더 포함할 수 있다. 단부 표면은 주요면에 부착되는 비 주요면이다. 일 실시예에서, 제1 소스 부분(121)과 제2 소스 부분(122) 사이의 계면은 금속 산화물 반도체 채널층(30)과 절연 매트릭스 층(20) 사이의 계면을 포함하는 수평면 내에 위치될 수 있다. 대안적으로, 제1 소스 부분(121)과 제2 소스 부분(122) 사이의 계면은 절연 매트릭스 층(20)의 상부 표면 아래로 오목화될 수 있다. 일 실시예에서, 제1 소스 부분(121)과 제2 소스 부분(122)은 상이한 도전 재료를 포함할 수 있다.
도 8a-8d를 참조하면, 제1 게이트 유전체 재료층이 금속 산화물 반도체 채널층(30)의 제2 주요면(302)(즉, 평면형 상부 표면) 상에 성막될 수 있다. 제1 게이트 유전체 재료층은 실리콘 산화물, 실리콘 산질화물, 유전체 금속 산화물 또는 이들의 조합과 같은 게이트 유전체 재료를 포함한다. 다른 적절한 유전체 재료도 본 개시 내용의 고려 범위 내에 있다. 제1 게이트 유전체 재료층의 두께는 1 nm 내지 12 nm의 범위, 예컨대, 2 nm 내지 6 nm의 범위일 수 있지만, 더 작고 더 큰 두께도 사용될 수 있다. 제1 게이트 유전체 재료층은 동형 성막 공정 또는 비-동형 성막 공정에 의해 성막될 수 있다.
본 개시 내용의 일 실시예에 따르면, 제1 게이트 유전체 재료는 패터닝될 수 있다. 예를 들어, 포토레지스트 층(미도시)을 도포하는 것에 의해 제1 게이트 유전체 재료층 위에 마스크가 형성될 수 있다. 제1 게이트 유전체 재료층의 마스킹되지 않은 부분은 에칭되어 제1 게이트 유전체 층(40)을 형성할 수 있다. 제1 게이트 유전체 재료층의 각각의 나머지 패터닝된 부분은 제1 게이트 유전체 층(40)을 구성한다. 포토레지스트 층은 예컨대, 애싱에 의해 후속으로 제거될 수 있다. 일 실시예에서, 각각의 제1 게이트 유전체 층(40)은 균일한 폭을 가지고 제2 수평 방향(hd2)을 따라 측방향으로 연장되는 스트립으로서 형성될 수 있다. 일 실시예에서, 제1 수평 방향(hd1)을 따른 각각의 제1 게이트 유전체 층(40)의 균일한 폭은 제1 수평 방향(hd1)을 따른 단위 셀(UC)의 피치의 2배 미만일 수 있다. 각각의 제1 게이트 유전체 층(40)은 소스 영역(12)의 전체 영역, 소스 영역(12)과 인접 드레인 영역(18) 사이에 위치된 영역 전체 및 인접한 드레인 영역(18)의 내측 부분, 즉 각 단위 셀(UC) 내의 소스 영역(12)에 근접한 부분에 걸쳐 연속적으로 연장될 수 있다. 인접한 드레인 영역(18)의 원위 부분(distal portion)은 각 단위 셀(UC) 내의 제1 게이트 유전체 층(40)에 의해 덮이지 않을 수 있다.
일 실시예에서, 제2 수평 방향(hd2)을 따라 측방향으로 연장되는 각각의 제1 게이트 유전체 층(40)의 직선 에지는 각각의 드레인 영역(18) 위에 위치된다. 따라서, 각 드레인 영역(18)의 내측 부분은 제1 게이트 유전체 층(40)으로 덮일 수 있으며, 각 드레인 영역(18)의 원위 부분은 제1 게이트 유전체 층(40)으로 덮이지 않을 수 있다. 각각의 드레인 영역(18)의 전체 면적에 대한 각 드레인 영역(18)의 원위 부분의 비율(즉, 제1 게이트 유전체 층(40)에 의해 덮이지 않은 비율)은 0.2 내지 0.8, 예컨대 0.35 내지 0.65의 범위일 수 있지만, 더 적고 더 큰 비율도 사용될 수 있다. 금속 산화물 반도체 채널층(30)의 상부 표면은 그 일부가 금속 산화물 반도체 채널층(30)의 물리적으로 노출된 부분이 각각의 하부의 드레인 영역(18)과 중첩되는 면적을 가지도록 드레인 영역(18)의 각각의 원위 부분 위로 물리적으로 노출될 수 있다.
도 9a-9d를 참조하면, 금속 산화물 반도체 채널층(30) 및 제1 게이트 유전체 층(40)의 물리적으로 노출된 표면 상에 게이트 전극 재료가 성막되어 게이트 전극 재료층(50L)을 형성할 수 있다. 게이트 전극 재료는 도핑된 반도체 재료 또는 금속 재료를 포함할 수 있다. 게이트 전극 재료로 사용될 수 있는 도핑된 반도체 재료는 도핑된 폴리실리콘, 실리콘-게르마늄 합금 또는 도핑된 III-V족 화합물 반도체 재료를 포함한다. 다른 적절한 도핑된 반도체 재료도 본 개시 내용의 고려 범위 내에 있다. 게이트 전극 재료로서 도핑된 반도체 재료는 1.0×1019/cm3 내지 2.0×1021/cm3 범위의 도펀트 농도의 도펀트를 포함할 수 있지만, 더 적고 더 큰 도펀트 농도도 사용될 수 있다. 도펀트는 p-형 또는 n-형일 수 있다. 게이트 전극 재료로 사용될 수 있는 금속 재료는 도전 금속 질화물 재료(예, TiN, TaN 및 WN), 원소 금속(예, W, Ta, Ru, Co, 또는 Mo) 및 적어도 2종의 금속의 금속간 합금을 포함한다. 다른 적절한 금속 재료도 본 개시 내용의 고려 범위 내에 있다. 금속 산화물 반도체 채널층(30) 및 제1 게이트 유전체 층(40) 위에 게이트 전극 재료층이 형성될 수 있다. 게이트 전극 재료층(50L)의 두께는 50 nm 내지 300 nm의 범위일 수 있지만, 더 작고 큰 두께도 사용될 수 있다.
도 10a-10d를 참조하면, 포토레지스트 층(미도시)이 게이트 전극 재료층(50L) 위에 도포될 수 있다. 포토레지스트 층은 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 포토레지스트 재료 스트립을 포함하는 라인 및 공간 패턴을 형성하도록 리소그래피 방식으로 패터닝될 수 있다. 라인 및 공간 패턴은 제2 수평 방향(hd2)을 따라 균일한 피치를 가질 수 있으며, 이는 제2 피치와 동일할 수 있다. 일 실시예에서, 포토레지스트 재료 스트립 사이의 갭이 각각의 후면 게이트 전극(15)의 단부 부분과 각각의 드레인 영역(18)의 단부 부분 위에 위치될 수 있다. 각각의 포토레지스트 재료 스트립은 제2 수평 방향(hd2)을 따라 균일한 폭을 가질 수 있으며, 이는 제2 피치의 50% 내지 80% 범위에 있을 수 있다. 예를 들어, 각각의 포토레지스트 재료 스트립은 더 작고 큰 폭도 사용될 수 있지만, 20 nm 내지 800 nm의 범위, 예컨대, 60 nm 내지 300 nm 범위의 균일한 폭을 가질 수 있다.
게이트 전극 재료층(50L), 제1 게이트 유전체 층(40) 및 금속 산화물 반도체 채널층(30)의 마스킹되지 않은 부분을 드레인 영역(18) 및 후면 게이트 전극(15)의 재료에 선택적으로 에칭하기 위해 이방성 에칭 공정이 수행될 수 있다. 선택적으로, 이방성 에칭 공정은 절연 매트릭스 층(20)의 재료에 대해 선택적일 수 있다. 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 라인 트렌치가 포토레지스트 재료 스트립에 의해 마스킹되지 않은 영역에 형성될 수 있다. 게이트 전극 재료층(50L), 제1 게이트 유전체 층(40) 및 금속 산화물 반도체 채널층(30)은 각각 제1 수평 방향(hd1)을 따라 측방향으로 연장되고 제2 수평 방향(hd2)을 따라 제2 피치를 가지는 다중 스트립으로 분할될 수 있다. 구체적으로, 금속 산화물 반도체 채널층(30)은 개별 스트립 형상을 가지는 복수의 금속 산화물 반도체 채널층(30)으로 분할될 수 있다. 제1 게이트 유전체 층(40)은 개별 스트립 형상을 가지는 복수의 제1 게이트 유전체 층(40)으로 분할될 수 있다. 게이트 전극 재료층(50L)은 제1 수평 방향(hd1)을 따라 측방향으로 연장되고 제2 수평 방향(hd2)을 따라 각각의 균일한 폭을 가지는 복수의 제1 게이트 전극(50)으로 분할될 수 있다. 금속 산화물 반도체 채널층(30), 제1 게이트 유전체 층(40) 및 제1 게이트 전극(50)으로 형성된 각각의 수직 스택은 균일한 폭을 가질 수 있고, 각각의 인접한 라인 트렌치 쌍 사이에 위치될 수 있다. 포토레지스트 층은 예를 들어, 애싱에 의해 후속으로 제거될 수 있다.
금속 산화물 반도체 채널층(30), 제1 게이트 유전체 층(40) 및 제1 게이트 전극(50)의 각각의 인접한 수직 스택 쌍 사이의 라인 트렌치에 적어도 일종의 유전체 재료가 성막될 수 있다. 예를 들어, 적어도 일종의 유전체 재료는 실리콘 질화물 라이너 및 실리콘 산화물과 같은 유전체 충전 재료를 포함할 수 있다. 실리콘 질화물 라이너의 두께는 3 nm 내지 20 nm의 범위, 예컨대, 6 nm 내지 10 nm의 범위일 수 있지만, 더 작고 더 큰 두께도 사용될 수 있다. 유전체 충전 재료는 동형 성막 공정 또는 스핀 코팅에 의해 성막될 수 있다. 적어도 일종의 유전체 재료의 과잉의 부분은 평탄화 공정에 의해 제1 게이트 전극(50)의 상부 표면을 포함하는 수평면 위로부터 제거될 수 있다. 평탄화 공정은 리세스 에칭 공정 및/또는 화학적 기계적 평탄화 공정을 적용할 수 있다. 각각의 라인 트렌치를 채우는 적어도 일종의 유전체 재료의 각각의 나머지 부분은 유전체 레일(90)을 포함한다.
도 11a-11d을 참조하면, 포토레지스트 층(미도시)이 유전체 레일(90)과 제1 게이트 전극(50) 위에 도포될 수 있다. 포토레지스트 층은 포토레지스트 층의 각 개구의 에지가 동일한 UC에서 각각의 후면 게이트 전극(15)으로부터 멀리 있는 각각의 드레인 영역(18)의 주변 부분 위에 배치되게 개별 개구의 어레이를 형성하도록 리소그래피 방식으로 패터닝된다. 일 실시예에서, 포토레지스트 층의 개별 개구는 제1 게이트 유전체 층(40)이 존재하지 않는 영역 내에 형성될 수 있다. 일 실시예에서, 포토레지스트 층의 각각의 개구는 제2 수평 방향(hd2)을 따라 측방향으로 이격된 측방향으로 인접한 한 쌍의 유전체 레일(90) 사이에서 측방향으로 연장될 수 있다.
제1 게이트 전극(50), 금속 산화물 반도체 채널층(30), 절연 매트릭스 층(20)의 상부 부분 및 선택적으로 드레인 영역(18)의 에지 부분의 마스킹되지 않은 부분을 통해 에칭하기 위해 이방성 에칭 공정이 수행될 수 있다. 제1 게이트 전극(50), 금속 산화물 반도체 채널층(30) 및 절연 매트릭스 층(20)의 상부 부분의 재료가 에칭되는 공간 내에 게이트 비아 공동(69)이 형성될 수 있다. 제1 게이트 전극(50)의 측벽, 금속 산화물 반도체 채널층(30)의 제2 단부 표면(304) 및 드레인 영역(18)의 측벽이 각각의 게이트 비아 공동(69)의 일측에 물리적으로 노출될 수 있다. 일 실시예에서, 게이트 비아 공동(69)은 제1 게이트 전극(50)의 측벽, 금속 산화물 반도체 채널층(30)의 측벽 및 드레인 영역(18)의 측벽을 포함하는 직선형 측벽을 가질 수 있다. 제1 수평 방향(hd1)을 따른 각 게이트 비아 공동(69)의 측방 치수는 더 작고 더 큰 측방 치수도 사용될 수 있지만, 20 nm 내지 600 nm의 범위, 예컨대, 60 nm 내지 300 nm 범위일 수 있다. 제2 수평 방향(hd2)을 따른 각각의 게이트 비아 공동(69)의 측방 치수는 제2 수평 방향(hd2)을 따른 인접한 한 쌍의 유전체 레일(90) 사이의 측방 간격과 동일하거나 그보다 클 수 있다. 각 게이트 비아 공동(69)은 직사각형 수평 단면 형상, 원형 수평 단면 형상, 타원형 수평 단면 형상 또는 게이트 비아 공동(69)이 한 쌍의 유전체 레일(90) 사이에서 측방향으로 연장되는 경우의 임의의 폐쇄된 교차되지 않은 2차원 수평 단면 곡선형의 수평 단면 형상을 가질 수 있다.
통상적으로, 제1 게이트 전극(50)의 표면, 금속 산화물 반도체 채널층(30)의 단부 표면(예, 제2 단부 표면(304)) 및 드레인 영역(18)의 표면이 제1 게이트 전극(50), 금속 산화물 반도체 채널층(30), 절연 매트릭스 층(20) 및 드레인 영역(18)의 에지 부분의 부분들을 에칭하는 것에 의해 물리적으로 노출될 수 있다.
도 12a-12d를 참조하면, 제2 게이트 유전체 재료층(60)이 게이트 비아 공동(69) 내에 그리고 제1 게이트 전극(50) 및 유전체 레일(90) 위에 성막될 수 있다. 이 처리 단계에서 성막되는 제2 게이트 유전체 재료층(60)은 수직 게이트 유전체 재료층(수직으로 연장되는 게이트 유전체 층을 제공하기 위해 후에 사용됨)으로도 지칭된다. 제2 게이트 유전 재료층(60)은 제1 게이트 유전체 층(40) 또는 후면 게이트 유전체 층(22)에 사용될 수 있는 임의의 재료를 포함할 수 있다. 예를 들어, 제2 게이트 유전체 재료층(60)은 실리콘 산화물, 실리콘 산질화물, 유전체 금속 산화물 또는 이들의 조합과 같은 게이트 유전체 재료를 포함할 수 있다. 제2 게이트 유전체 재료층의 두께는 1 nm 내지 12 nm의 범위, 예컨대, 2 nm 내지 6 nm 범위일 수 있지만, 더 작고 더 큰 두께도 사용될 수 있다. 제2 게이트 유전체 재료층(60)은 저압 화학적 기상 성막(LPCVD) 공정 또는 원자층 성막(ALD) 공정과 같은 동형 성막 공정에 의해 성막될 수 있다. 일 실시예에서, 제2 게이트 유전체 재료층(60)은 각각의 드레인 영역(18)의 측벽, 각각의 금속 산화물 반도체 채널층(30)의 물리적으로 노출된 단부 표면 및 각각의 제1 게이트 전극(50)의 측벽 상에 성막될 수 있다. 제2 게이트 유전체 재료층(60)은 제1 게이트 유전체 층(40) 중 어느 것과도 접촉하지 않는다.
적어도 일종의 도전 충전 재료(70)가 제2 게이트 유전체 재료층(60) 위의 게이트 비아 공동(69)의 나머지 공간에 후속으로 성막될 수 있다. 적어도 일종의 도전 충전 재료(70)는 제1 게이트 전극(50)의 재료로 사용될 수 있는 재료 중 임의의 재료일 수 있다. 예를 들어, 적어도 일종의 도전 충전 재료(70)는 도핑된 반도체 재료 또는 금속 재료를 포함할 수 있다. 각 게이트 비아 공동(69)의 전체 공간은 제2 게이트 유전체 층(60)과 적어도 일종의 도전 충전 재료(70)의 조합으로 채워질 수 있다.
제1 게이트 전극(50) 및 유전체 레일(90)의 상부 표면을 포함하는 수평면 위에 놓인 제2 게이트 유전체 재료층(60) 및 적어도 일종의 도전 충전 재료(70)의 과잉의 부분은 평탄화 공정에 의해 제거될 수 있다. 평탄화 공정은 화학적 기계적 평탄화(CMP) 공정 및/또는 리세스 에칭 공정을 적용할 수 있다. 제2 게이트 유전체 재료층(60)은 복수의 개별 부분으로 분할될 수 있으며, 이들 개별 부분은 각각 여기에서 제2 게이트 유전체 층(60)으로 지칭된다. 즉, 제2 게이트 유전체 재료층의 각각의 나머지 부분은 제2 게이트 유전체 층(60)을 포함한다. 각각의 게이트 비아 공동 내의 적어도 일종의 도전 충전 재료의 각각의 나머지 부분은 제2 게이트 전극(70)을 구성한다.
통상적으로, 각각의 게이트 비아 공동(69)에 제2 게이트 유전체 층(60) 및 제2 게이트 전극(70)이 형성될 수 있다. 각각의 제2 게이트 유전체 층(60)은 드레인 영역(18)의 측벽, 금속 산화물 반도체 채널층(30)의 단부 표면(예, 측벽) 및 제1 게이트 전극(50)의 측벽 상에 형성될 수 있다. 각각의 제2 게이트 전극(70)은 각각의 제2 게이트 유전체 층(60)의 측벽 상에 형성될 수 있고, 각각의 제2 게이트 유전체 층(60) 내에 형성될 수 있다. 각각의 제2 게이트 전극(70)은 각각의 제 2 게이트 유전체 층(60)에 의해 측방으로 둘러싸일 수 있고, 각각의 제2 게이트 유전체 층(60)의 수평 바닥 부분의 상부 표면과 접촉할 수 있다.
각각의 제2 게이트 유전체 층(60)은 제1 게이트 전극(50), 금속 산화물 반도체 채널층(30) 및 드레인 영역(18)의 물리적으로 노출된 표면 상에 형성될 수 있다. 각각의 금속 산화물 반도체 채널층(30)은 절연 매트릭스 층(20), 드레인 영역(18)의 내측 표면 및 후면 게이트 유전체 층(22)의 제1 부분과 접촉하는 제1 주요면(301)을 가질 수 있다. 각각의 금속 산화물 반도체 채널층(30)은 또한 제1 게이트 유전체 층(40) 및 제1 게이트 전극(50)와 접촉하는 제2 주요면(302)을 가질 수 있다. 각각의 금속 산화물 반도체 채널층(30)은 또한 소스 영역(12)의 표면(소스 영역(12)의 제2 소스 부분(122)의 표면일 수 있음)과 접촉하는 제1 단부 표면(303) 및 제2 게이트 유전체 층(60)과 접촉하는 제2 단부 표면(304)을 가질 수 있다. 일 실시예에서, 게이트 비아 공동(69)의 측벽은 직선형일 수 있고, 금속 산화물 반도체 채널층(30)의 제2 단부 표면, 제1 게이트 전극(50)의 표면(예, 측벽) 및 드레인 영역(18)의 표면(예, 측벽)은 금속 산화물 반도체 채널층(30)의 제1 주요면(301) 및 제2 주요면(304)에 수직인 동일한 평면(예, 수직면) 내에 위치될 수 있다.
도 13a-13d를 참조하면, 포토레지스트 층(미도시)이 유전체 레일(90) 및 제1 게이트 전극(50) 위에 도포될 수 있다. 포토레지스트 층은 리소그래피 방식으로 패터닝되어 각각의 소스 영역(12)을 덮는 영역 내에 개별 개구의 어레이를 형성할 수 있다. 일 실시예에서, 포토레지스트 층의 각각의 개구는 제2 수평 방향(hd2)을 따라 측방향으로 이격된 측방향으로 인접한 유전체 레일(90) 쌍 사이에서 측방향으로 연장될 수 있다.
제1 게이트 전극(50) 및 제1 게이트 유전체 층(40)의 마스킹되지 않은 부분을 통해 에칭하기 위해 이방성 에칭 공정이 수행될 수 있다. 제1 게이트 전극(50) 및 제1 게이트 유전체 층(40)의 재료가 에칭되는 공간 내에 소스 접촉 공동이 형성될 수 있다. 제1 게이트 전극(50) 및 제1 게이트 유전체 층(40)을 통해 소스 접촉 공동(미도시)의 어레이가 형성될 수 있다. 제1 게이트 전극(50)의 측벽 및 제1 게이트 유전체 층(40)의 측벽이 소스 접촉 공동의 각 측면에 물리적으로 노출될 수 있다. 일 실시예에서, 소스 접촉 공동은 제1 게이트 전극(50)의 측벽 및 제1 게이트 유전체 층(40)의 측벽을 포함하는 직선형 측벽을 가질 수 있다. 제1 수평 방향(hd1)을 따른 각 소스 접촉 공동의 측방 치수는 더 작고 더 큰 측방 치수도 사용될 수 있지만, 20 nm 내지 600 nm의 범위, 예컨대, 60 nm 내지 300 nm의 범위에 있을 수 있다. 제2 수평 방향(hd2)을 따른 각각의 소스 접촉 공동의 측방 치수는 제2 수평 방향(hd2)을 따른 인접한 한 쌍의 유전체 레일(90) 사이의 측방 간격과 동일하거나 그보다 클 수 있다. 각 소스 접촉 공동은 직사각형 수평 단면 형상, 원형 수평 단면 형상, 타원형 수평 단면 형상 또는 소스 접촉 공동이 한 쌍의 유전체 레일(90) 사이에서 측방향으로 연장되는 경우의 임의의 폐쇄된 교차되지 않은 2차원 수평 단면 곡선형의 수평 단면 형상을 가질 수 있다.
실리콘 산화물과 같은 절연 재료층(56)이 소스 접촉 공동 내에 그리고 제1 게이트 전극(50) 위에 동형으로 성막될 수 있다. 절연 재료층(56)의 수평 연장 부분은 이방성 에칭 공정을 수행하는 것으로 제거될 수 있다. 절연 재료층의 나머지 각각의 수직 연장 관형 부분은 소스 격리 스페이서(56)를 구성한다.
적어도 일종의 도전 재료(52)가 소스 접촉 공동의 나머지 공간에 성막될 수 있다. 적어도 일종의 도전 재료는 TiN, TaN 및/또는 WN과 같은 적어도 일종의 금속 장벽 재료와 Cu, Co, Ru, Mo, W, 다른 원소 금속 및/또는 금속간 합금과 같은 금속 충전 재료를 포함할 수 있다. 다른 적절한 도전 재료도 본 개시 내용의 고려 범위 내에 있다. 적어도 일종의 도전 재료의 과잉의 부분은 화학적 기계적 평탄화 공정 및/또는 리세스 에칭 공정을 적용할 수 있는 평탄화 공정에 의해 제1 게이트 전극(50)의 상부 표면을 포함하는 수평면 위로부터 제거될 수 있다. 적어도 일종의 도전 재료의 각각의 나머지 부분은 소스 콘택트 비아 구조체(52)를 구성한다. 각각의 소스 콘택트 비아 구조체(52)는 제1 게이트 전극(50)의 상부 표면을 포함하는 수평면 내에 상부 표면을 가질 수 있다.
소스 접속 비아 구조체(52)와 소스 격리 스페이서(56)의 각 조합은 측방으로 절연된 소스 접촉 구조체(52, 56)를 구성한다. 측방으로 절연된 각각의 소스 접촉 구조체(52, 56)는 소스 영역(12)과 접촉하고 금속 산화물 반도체 채널층(30)의 제1 주요면(301) 및 제2 주요면(302)에 수직인 방향을 따라 연장되는 소스 콘택트 비아 구조체(52)를 포함할 수 있다. 각각의 측방향으로 절연된 소스 접촉 구조체(52, 56)는 또한 소스 콘택트 비아 구조체(52)를 둘러싸고 제1 게이트 전극(50) 및 제1 게이트 유전체 층(40)과 접촉하는 소스 격리 스페이서(56)를 포함할 수 있다.
단위 셀(UC)의 각 영역은 이중 채널 전계효과 트랜지스터를 포함하는 반도체 메모리 디바이스일 수 있는 반도체 디바이스를 포함한다. 반도체 디바이스는 제1 주요면(301)과 제2 주요면(302) 사이의 두께를 가지고 제1 방향(예, 제1 수평 방향(hd1))을 따라 이격된 제1 단부 표면(303)과 제2 단부 표면(304) 사이에서 연장되는 금속 산화물 반도체 채널층(30)을 포함할 수 있다. 금속 산화물 반도체 채널층(30)은 제1 주요면(301)과 제2 주요면(302)의 각각의 에지를 연결할 수 있다. 반도체 디바이스는 또한 금속 산화물 반도체 채널층(30)의 제2 주요면(302)의 제1 부분과 접촉하는 제1 게이트 유전체 층(40); 제1 게이트 유전체 층(40) 위에 놓이고 금속 산화물 반도체 채널층(30)의 제2 주요면(302)의 제2 부분과 접촉하는 제1 게이트 전극(50); 금속 산화물 반도체 채널층(30)의 제1 주요면(301)과 접촉하는 드레인 영역(18)과 후면 게이트 유전체 층(22); 후면 게이트 유전체 층(22)과 접촉하는 후면 게이트 전극(15); 금속 산화물 반도체 채널층(30)의 제2 단부 표면(304)과 접촉하는 제2 게이트 유전체 층(60); 제2 게이트 유전체 층(60)의 표면과 접촉하는 제2 게이트 전극(70); 및 금속 산화물 반도체 채널층(30)의 제1 단부 표면(303)과 접촉하는 소스 영역(12)을 포함할 수 있다.
도 14a-14d를 참조하면, 유전체 레일(90)을 통해 드레인 영역(18) 및 후면 게이트 전극(15) 각각의 상부 표면까지 아래로 콘택트 비아 공동이 형성될 수 있다. 포토레지스트 층을 사용하는 리소그래피 패터닝 단계 및 이방성 에칭 단계의 조합을 사용하여 콘택트 비아 공동을 형성할 수 있다. 콘택트 비아 공동은 드레인 영역(18) 각각으로 수직으로 연장되는 드레인 콘택트 비아 공동 및 후면 게이트 전극(15) 각각으로 수직으로 연장되는 후면 게이트 콘택트 비아 공동을 포함할 수 있다.
적어도 일종의 도전 재료가 콘택트 비아 공동에 성막되어 패터닝됨으로써 콘택트 비아 구조체(95, 98)를 형성할 수 있다. 콘택트 비아 구조체(95, 98)는 각각의 후면 게이트 전극(15)과 접촉하는 후면 게이트 콘택트 비아 구조체(95) 및 각각의 드레인 영역(18)과 접촉하는 드레인 콘택트 비아 구조체(98)를 포함한다.
단위 셀 UC)의 패턴은 적어도 일렬의 전계효과 트랜지스터를 제공하도록 제2 수평 방향(hd2)을 따라 반복될 수 있다. 선택적으로, 단위 셀(UC)의 패턴은 제1 수평 방향(hd1)을 따라 연장되는 매 행마다 거울 이미지 패턴으로 변경될 수 있다. 또한, 전계효과 트랜지스터의 열의 패턴은 복수 열의 전계효과 트랜지스터를 제공하도록 제1 수평 방향(hd1)을 따라 반복될 수 있다. 선택적으로, 단위 셀(UC)의 패턴은 제2 수평 방향(hd2)을 따라 연장되는 매 열마다 거울 이미지 패턴으로 변경될 수 있다.
통상적으로, 복수의 전계효과 트랜지스터를 포함하는 반도체 메모리 디바이스가 제공된다. 복수의 전계효과 트랜지스터로부터 선택된 각 전계효과 트랜지스터는 제1 방향(예, 제1 수평 방향(hd1)) 및 제1 방향에 수직인 제2 방향(예, 제2 수평 방향(hd2))을 따라 연장되는 절연 매트릭스 층(20) 상에 위치될 수 있다. 복수의 전계효과 트랜지스터 중의 각 전계효과 트랜지스터는 제1 주요면(301)과 제2 주요면(302) 사이에서 제3 방향(예, 수직 방향)을 따른 두께를 가지는 금속 산화물 반도체 채널층(30), 절연 매트릭스 층(20)에 매립되고 금속 산화물 반도체 채널층(30)의 제1 주요면(301)과 접촉하는 드레인 영역(18) 및 후면 게이트 유전체 층(22), 절연 매트릭스 층(20)에 매립된 후면 게이트 전극(15), 금속 산화물 반도체 채널층(30)의 제2 주요면(302)의 제1 부분과 접촉하는 제1 게이트 유전체 층(40) 및 제1 게이트 유전체 층(40) 상에 위치되고 금속 산화물 반도체 채널층(30)의 제2 주요면(302)의 제2 부분과 접촉하는 제1 게이트 전극(50)을 포함할 수 있다. 복수의 전계효과 트랜지스터는 제2 방향(예, 제2 수평 방향(hd2))을 따라 배열된 적어도 일렬의 전계효과 트랜지스터를 포함하고, 유전체 레일(90)은 금속 산화물 반도체 채널층(30) 및 각 열의 전계효과 트랜지스터의 각각의 인접한 쌍의 전계효과 트랜지스터의 제1 게이트 전극(50)과 접촉하고 그 사이에 측방향 전기적 절연을 제공한다. 각각의 전계효과 트랜지스터는 금속 산화물 반도체 채널층(30)의 제1 단부 표면(303)과 접촉하는 소스 영역(12)을 포함할 수 있다. 또한, 전계효과 트랜지스터는 금속 산화물 반도체 채널층(30)의 제2 단부 표면(304)과 접촉하는 제2 게이트 유전체 층(60) 및 제2 게이트 유전체 층(60)과 접촉하고 그에 의해 둘러싸인 제2 게이트 전극(70)을 포함할 수 있다.
일 실시예에서, 적어도 일렬의 전계효과 트랜지스터는 제1 방향(예, 제1 수평 방향(hd1))을 따라 배열된 복수의 열의 전계효과 트랜지스터를 포함하고, 제2 게이트 유전체 층(60)의 어레이가 인접한 열의 전계효과 트랜지스터 사이에 위치되어 전기적 절연을 제공하며, 각각의 제2 게이트 유전체 층(60)은 금속 산화물 반도체 채널층(30) 각각의 단부 표면(예, 제2 단부 표면304))과 접촉하고 각각의 제2 게이트 전극(70)을 둘러싼다.
본 개시 내용의 일 실시예에 따른 단위 셀 내의 전계효과 트랜지스터의 동작 중에 제1 채널 영역 및 제2 채널 영역이 형성될 수 있다. 전계효과 트랜지스터는 2개의 활성화 가능한 채널 영역을 포함하는 이중 채널 트랜지스터 디바이스이다. 제1 채널 영역은 수평 채널 영역으로도 지칭된다. 제1 채널 영역은 드레인 영역(18)과 소스 영역(12) 사이에서 전류가 흐를 수 있는 금속 산화물 반도체 채널층(30)의 영역에 대응한다. 제2 채널 영역은 수직 채널 영역으로도 지칭된다. 제2 채널 영역은 드레인 영역(18)과 제1 게이트 전극(50) 사이에서 전류가 흐를 수 있는 금속 산화물 반도체 채널층(30)의 영역에 대응한다. 회로 레벨에서, 이중 채널 트랜지스터 디바이스는 제1 채널 영역을 제1 채널로 포함하는 수평 채널 트랜지스터 및 제2 채널 영역을 제2 채널로 포함하는 수직 채널 트랜지스터를 포함한다.
도 15a를 참조하면, 본 개시 내용의 이중 채널 트랜지스터 디바이스는 제1 게이트 전극(50)에 전하가 저장되는 메모리 상태에 있으면서, 즉 제1 게이트 전극(50)에 "1" 상태가 인코딩되어 있고 판독 동작 중의 상태가 개략적으로 예시되어 있다. 도 14a-14d의 제1 예시적인 구조체의 소스 영역(12)은 수평 채널 트랜지스터에 대해 제1 소스 영역(S1)으로 표현된다. 도 14a-14의 제1 예시적인 구조체의 드레인 영역(18)은 수평 채널 트랜지스터와 수직 채널 트랜지스터에 대해 공통인 드레인 영역(D)으로 표현된다. 도 14a-14d의 제1 예시적인 구조체의 제1 게이트 전극(50)은 수평 채널 트랜지스터의 수평 게이트(HG)로 표현된다. 도 14a-14d의 제1 예시적인 구조체의 제1 게이트 전극(50)은 또한 수직 채널 트랜지스터의 제2 소스 영역(S2)으로서 기능한다. 도 14a-14d의 제1 예시적인 구조체의 제2 게이트 전극(70)은 수직 채널 트랜지스터의 수직 게이트(VG)로 표현된다. 도 14a-14d의 제1 예시적인 구조체의 제1 게이트 전극(50)은 수직 채널 트랜지스터의 수직 채널이 활성화되지 않는 한 전기적으로 플로팅되며 커패시터의 제1 노드로 기능한다. 전기적으로 접지된 부품(예, 소스 영역(12))의 전기적 접지는 커패시터의 제2 노드로 기능한다. 도 14a-14d의 제1 예시적인 구조체의 후면 게이트 전극(15)은 후면 게이트(BG)로 표현되며, 이는 제1 채널의 턴온을 가능케 하기 위해 판독 동작 중에 활성화될 수 있다. 따라서, 후면 게이트(BG)는 판독 게이트로도 지칭된다.
수평 채널 트랜지스터는 소스 영역으로서의 소스 영역(12), 드레인 영역으로서의 드레인 영역(18), 반도체 채널로서의 금속 산화물 반도체 채널층(30)의 수평 연장 부분, 게이트 전극으로서의 제1 게이트 전극(50) 및 게이트 유전체로서의 제1 게이트 유전체 층(40)을 포함한다. 수직 채널 트랜지스터는 소스 영역으로서의 제1 게이트 전극(50), 드레인 영역으로서의 드레인 영역(18), 제2 게이트 유전체 층(60) 사이의 수직 계면에 인접한 반도체 채널로서의 금속 산화물 반도체 채널층(30)의 표면 부분, 게이트 전극으로서의 제2 게이트 전극(70) 및 게이트 유전체로서의 제2 게이트 유전체 층(60)을 포함한다.
판독 동작 중에, 소스 영역(12)을 전기적으로 접지하고, 드레인 영역에 판독 전압(예, 전력 공급 전압(Vdd))을 인가하고, 그리고 드레인 영역(18)과 소스 영역(12) 사이에 흐르는 전류를 측정함으로써, 제1 게이트 전극(50) 내의 전하량을 측정하여 결정할 수 있다. 후면 게이트 전극(15)을 포함하는 후면 게이트(BG)는 제1 게이트 전극(50)이 전하로 충전된 경우에만 제1 채널이 턴 온 되도록 제1 채널의 임계 전압을 조정하는 바이어스 전압을 제공한다. 제1 게이트 전극(50)에 전하가 충전되면(즉, "1"을 프로그래밍하는 프로그래밍 동작 후의 전하 저장, 즉 제1 게이트 전극(50)에 전하가 존재하는 상태), 제1 게이트 전극(50)의 전하는 금속 산화물 반도체 채널층(30) 내의 수평 반도체 채널을 활성화시킨다. 금속 산화물 반도체 채널층(30)의 수평 반도체 채널은 전도성이 되고, 판독 전류가 드레인 영역(18)과 소스 영역(12) 사이에서 흐른다. 0이 아닌 판독 전류는 감지 증폭기에 의해 검출될 수 있으며, "1"의 상태가 감지 증폭기에 의해 측정 및 판정될 수 있다. 수직 게이트 전극(즉, 제2 게이트 전극(70))은 전기적으로 플로팅될 수 있거나, 판독 동작 중에 접지될 수 있다. 수평 반도체 채널이 활성 상태이기 때문에 제2 게이트 전극(70)에 근접한 금속 산화물 반도체 채널층(30)의 에지 부분을 통해 보조 재충전 전류가 흐를 수 있다. 따라서, 판독 동작은 "1" 상태를 재충전하고, 제1 게이트 전극(50)에 저장된 전하의 임의의 점진적인 손실을 보상할 수 있다.
도 15b를 참조하면, 본 개시 내용의 이중 채널 트랜지스터 디바이스는 제1 게이트 전극(50)에 전하가 저장되지 않은 메모리 상태, 즉 제1 게이트 전극(50)에 "0" 상태가 인코딩된 상태에서 판독 동작 중의 상태가 개략적으로 예시된다. 제1 게이트 전극(50)이 충전되지 않은 경우(즉, 제1 게이트 전극(50)에 전하가 없는 상태인 "0"을 프로그래밍하는 프로그래밍 동작 후 전하를 저장하지 않는 경우), 제1 게이트 전극(50)에 전하가 없기 때문에 금속 산화물 반도체 채널층(30) 내의 수평 반도체 채널은 판독 동작 중에 활성화되지 않는다. 금속 산화물 반도체 채널층(30)의 수평 반도체 채널은 절연 상태를 유지하고, 드레인 영역(18)과 소스 영역(12) 사이에서 판독 전류가 흐르지 않는다. 제로가 아닌 판독 전류가 감지 증폭기에 의해 검출될 수 있으며, 감지 증폭기에 의해 "0" 상태가 측정되고 결정될 수 있다. 수직 게이트 전극(즉, 제2 게이트 전극(70))은 전기적으로 플로팅될 수 있거나, 판독 동작 중에 접지될 수 있다. 금속 산화물 반도체 채널층(30)은 비 전도성을 유지하기 때문에 금속 산화물 반도체 채널층(30)을 통해 보조 재충전 전류가 흐르지 않는다. 따라서, 판독 동작은 제1 게이트 전극(50)에 어떠한 전하도 추가하지 않고, 제1 게이트 전극(50)은 0V, 즉 전기적 접지 전압으로 유지된다.
도 16a를 참조하면, 본 개시 내용의 일 실시예에 따라 "1"을 기록하기 위한 기록(프로그래밍) 동작 중의 상태의 본 개시 내용의 이중 채널 트랜지스터 디바이스가 개략적으로 예시되어 있다. 제1 게이트 전극(50)은 드레인 영역(18)에 0이 아닌 프로그래밍 전압(예, 전력 공급 전압(Vdd))을 인가하고 금속 산화물 반도체 채널층(30)의 표면 부분의 표면 반도체 채널을 활성화시키는 턴-온 전압을 제2 게이트 전극(70)에 인가하는 것에 의해 충전된 상태, 즉 "1" 상태로 프로그래밍 될 수 있다. 표면 반도체 채널은 제2 게이트 유전체 층(60)과 금속 산화물 반도체 채널층(30) 사이의 계면에 근접하게 형성될 수 있다. 충전 전류는 표면 반도체 채널을 통해 제1 게이트 전극(50)으로 흐른다. 소스 영역(12)은 전기적으로 플로팅될 수 있거나 프로그래밍 동작 중에 전기적으로 접지될 수 있다. 후면 게이트(BS)의 전압은 "1" 상태의 기록 동작에 중요하지 않다.
도 16b를 참조하면, 본 개시 내용의 일 실시예에 따라 "0"을 기록하기 위한 기록(프로그래밍) 동작 중의 본 개시 내용의 이중 채널 트랜지스터 디바이스가 개략적으로 예시된다. 제1 게이트 전극(50)은 드레인 영역(18)에 제로 전압을 인가하고 금속 산화물 반도체 채널층(30)의 표면 부분의 표면 반도채 채널을 활성화하는 턴-온 전압을 제2 게이트 전극(70)에 인가하는 것에 의해 비충전 상태, 즉 "0" 상태로 프로그램될 수 있다. 표면 반도체 채널은 제2 게이트 유전체 층(60)과 금속 산화물 반도체 채널층(30) 사이의 계면에 근접하게 형성될 수 있다. 제1 게이트 전극(50)에 저장된 임의의 전하는 표면 반도체 채널을 통해 전기적으로 접지된 드레인 영역(18)으로 드레인될 수 있다. 따라서, 제1 게이트 전극(50)의 전압은 0V, 즉 전기 접지 전압에 도달한다. 소스 영역(12)은 전기적으로 플로팅될 수 있거나, 프로그래밍 동작 중에 전기적으로 접지될 수 있다. 후면 게이트(BG)의 전압은 "0" 상태에 대한 기록 동작에 중요하지 않다.
도 17을 참조하면, 본 개시 내용의 일 실시예에 따른 제2 예시적인 구조체는 메모리 셀의 3차원 어레이를 포함한다. 각각의 메모리 셀은 도 14a-14d의 제1 예시적인 구조체의 단위 셀 내에 이중 채널 삼중 게이트 전계효과 트랜지스터를 통합한다. 단위 셀(UC)의 각 전계효과 트랜지스터는 메모리 셀로 기능하며, 도 15a-16b를 참조로 설명된 바와 같이 동작될 수 있다.
일 실시예에서, 여러 인스턴스의 메모리 셀의 2차원 어레이가 메모리 셀의 3차원 어레이를 형성하도록 기판(10) 위에 수직으로 적층될 수 있다. 기판(10)은 반도체 기판, 절연 기판 또는 도전 기판일 수 있다. 각 인스턴스의 2차원 메모리 셀 어레이는 기판(10)의 주요면(7) 위에 수직으로 적층될 수 있다. 각 금속 산화물 반도체 채널층(30)의 주요면(301, 302)은 기판(10)의 주요면(7)에 평행할 수 있다. 각 금속 산화물 반도체 채널층(30)의 단부 표면(303, 304)은 기판(10)의 주요면(7)에 수직일 수 있다.
일 실시예에서, 수직으로 중첩되는 소스 콘택트 비아 구조체(52)는 절연 매트릭스 층(20)을 통해 수직으로 연장되어 상부의 소스 영역(12) 및/또는 하부의 소스 영역(12)과 접촉할 수 있다. 이 실시예에서, 다수의 소스 영역(12) 및 다수의 소스 콘택트 비아 구조체(52)의 수직 스택은 집합적으로 금속 산화물 반도체 채널층(30)의 주요면에 수직인 방향을 따라 연장될 수 있는 소스 라인(12, 52)을 형성할 수 있다. 일부 실시예에서, 소스 영역(12)의 다양한 부분은 소스 접속 비아 구조체(52)의 수직 연장부 대신에 또는 이에 추가하여 수직으로 연장될 수 있다. 소스 격리 스페이서(56)는 필요에 따라 수직으로 연장될 수 있다.
일 실시예에서, 수직으로 중첩되는 제2 게이트 전극(70)이 단일 제2 게이트 전극(70)으로 병합될 수 있고, 단일 제2 게이트 유전체 층(60)이 수직으로 중첩되는 다수의 제2 게이트 유전체 층(60) 대신에 형성될 수 있다. 이 실시예에서, 여러 레벨의 절연 매트릭스 층(20)을 통해 수직으로 연장되는 깊은 트렌치가 서로 다른 레벨로 위치된 복수의 드레인 영역(18)의 측벽이 물리적으로 노출되도록 형성될 수 있고, 제2 게이트 유전체 재료층과 적어도 일종의 도전 충전 재료가 깊은 트렌치에 성막된 후 평탄화되어 다중 레벨을 통해 수직으로 연장되는 제2 게이트 유전체 층(60) 및 제2 게이트 전극(70)의 조합을 제공할 수 있다. 필요에 따라 메모리 셀의 구성 요소에 대해 다른 수정이 수행될 수 있다.
도 18을 참조하면, 본 개시 내용의 일 실시예에 따른 제3 예시적인 구조체는 메모리 셀의 3차원 어레이를 포함한다. 이 실시예에서, 메모리 셀의 2차원 어레이의 수직으로 이웃하는 2개의 인스턴스 내의 메모리 셀의 2차원 어레이는 거꾸로 전도될 수 있다. 예를 들어, 모든 적층된 2차원 메모리 셀 어레이을 1로 시작하는 양의 정수로 순차적으로 번호를 매길 때, 2차원 메모리 셀 어레이의 홀수 번호 인스턴스는 수직으로 형성될 수 있으며, 각각의 짝수 번호 인스턴스는 거꾸로 형성될 수 있다. 대안적으로, 메모리 셀의 2차원 어레이의 각각의 짝수 인스턴스는 수직으로 형성될 수 있고, 메모리 셀의 2차원 어레이의 각각의 홀수 인스턴스는 거꾸로 형성될 수 있다. 각 금속 산화물 반도체 채널층(30)의 주요면(301, 302)은 기판(10)의 주요면(7)과 평행할 수 있다.
일 실시예에서, 수직으로 중첩되는 소스 콘택트 비아 구조체(52)는 절연 매트릭스 층(20)을 통해 수직으로 연장되어 상부의 소스 영역(12) 및/또는 하부의 소스 영역(12)과 접촉하고 여러 레벨를 통해 연장되는 소스 라인(12, 52)을 제공할 수 있다. 일 실시예에서, 수직으로 중첩되는 제2 게이트 전극(70)이 단일 제2 게이트 전극(70)으로 병합될 수 있고, 단일 제2 게이트 유전체 층(60)이 수직으로 중첩되는 다수의 제2 게이트 유전체 층(60) 대신에 형성될 수 있다.
도 19를 참조하면, 본 개시 내용의 일 실시예에 따른 제4 예시적인 구조체는 메모리 셀의 3차원 어레이를 포함한다. 제4 예시적인 구조체는 캐리어 기판 상에 2차원 메모리 셀 어레이의 다중 인스턴스를 적층하고, 금속 산화물 반도체 채널층(30)의 주요면이 기판(10)의 주요면에 수직하도록 2차원 메모리 셀 어레이의 다중 인스턴스 스택을 기판(10)의 주요면 상에 전사함으로써 형성될 수 있다. 대안적으로, 제4 예시적 구조체는 제4 예시적 구조체의 다양한 구성 요소를 패터닝하고 기판(10)의 주요면(7)으로부터 상향으로 적층함으로써 수직으로 형성될 수 있다. 각각의 금속 산화물 반도체 채널층(30)의 주요면(301, 302)은 기판(10)의 주요면(7)에 수직일 수 있다. 동일한 일련의 처리 단계가 레벨별로 수행될 수 있다. 일 실시예에서, 메모리 셀의 인스턴스는 패턴의 어떤 변화도 없이 수평 방향을 따라 반복될 수 있다.
도 20을 참조하면, 본 개시 내용의 일 실시예에 따른 제5 예시적인 구조체는 메모리 셀의 3차원 어레이를 포함한다. 제5 예시적 구조체는 제4 예시적 구조체와 동일한 방식으로 형성될 수 있다. 일 실시예에서, 메모리 셀의 인스턴스는 수평으로 인접한 셀들이 서로의 미러 이미지가 되도록 수평 방향을 따라 반복될 수 있다. 각 금속 산화물 반도체 채널층(30)의 주요면(301, 302)은 기판(10)의 주요면(7)에 수직일 수 있다.
집합적으로 도 1a-20을 참조하고 본 개시 내용의 다양한 실시예에 따르면, 복수의 전계효과 트랜지스터를 포함하는 반도체 메모리 디바이스가 제공된다. 복수의 전계효과 트랜지스터로부터 선택된 각 전계효과 트랜지스터는 제1 방향(금속 산화물 반도체 채널층(30)의 주요면 내에 포함된 채널 방향이고 수직 또는 수평일 수 있음) 및 제1 방향에 수직인 제2 방향(금속 산화물 반도체 채널층(30)의 주요면 내에 포함되고 채널 방향에 수직인 방향)을 따라 연장되는 절연 매트릭스 층(20) 상에 위치될 수 있다. 복수의 전계효과 트랜지스터 중의 각각의 전계효과 트랜지스터는 제1 주요면(301)과 제2 주요면(302) 사이에서 제3 방향(금속 산화물 반도체 채널층(30)의 주요면에 수직인 방향)을 따라 두께를 가지는 금속 산화물 반도체 채널층(30), 절연 매트릭스 층(20)에 매립되고 금속 산화물 반도체 채널층(30)의 제1 주요면(301)과 접촉하는 드레인 영역(18) 및 후면 게이트 유전체 층(22), 절연 매트릭스 층(20)에 매립된 후면 게이트 전극(15), 금속 산화물 반도체 채널층(30)의 제2 주요면(302)의 제1 부분과 접촉하는 제1 게이트 유전체 층(40) 및 제1 게이트 유전체 층(40) 상에 위치되고 금속 산화물 반도체 채널층(30)의 제2 주요면(302)의 제2 부분과 접촉하는 제1 게이트 전극(50)을 포함할 수 있다. 복수의 전계효과 트랜지스터는 제2 방향을 따라 배열된 적어도 일렬의 전계효과 트랜지스터를 포함하고, 유전체 레일(90)은 금속 산화물 반도체 채널층(30) 및 각 열의 전계효과 트랜지스터의 각각의 인접한 쌍의 전계효과 트랜지스터의 제1 게이트 전극(50)과 접촉하고 그 사이에 측방향 전기적 절연을 제공한다. 각각의 전계효과 트랜지스터는 금속 산화물 반도체 채널층(30)의 제1 단부 표면(303)과 접촉하는 소스 영역(12)을 포함할 수 있다. 또한, 전계효과 트랜지스터는 금속 산화물 반도체 채널층(30)의 제2 단부 표면(304)과 접촉하는 제2 게이트 유전체 층(60) 및 제2 게이트 유전체 층(60)과 접촉하고 그것에 의해 둘러싸인 제2 게이트 전극(70)을 포함할 수 있다.
일부 실시예에서, 반도체 메모리 디바이스는 제1 방향 및 제2 방향을 따라 연장되고 제3 방향(적층 방향)을 따라 적어도 하나의 추가의 절연 매트릭스 층(20)에 의해 복수의 전계효과 트랜지스터로부터 이격된 각각의 추가의 절연 매트릭스 층(20) 상에 위치된 적어도 하나의 추가의 복수의 전계효과 트랜지스터를 포함할 수 있다. 적어도 하나의 추가의 복수의 전계효과 트랜지스터로부터 선택된 각각의 전계효과 트랜지스터는 각각의 제1 주요면(301)과 각각의 제2 주요면(302) 사이에서 제3 방향을 따른 두께를 가지는 각각의 금속 산화물 반도체 채널층(30), 추가의 절연 매트릭스 층(20)에 매립되고 각각의 금속 산화물 반도체 채널층(30)의 각각의 제1 주요면(301)과 접촉하는 드레인 영역(18) 및 각각의 후면 게이트 유전체 층(22), 추가의 절연 매트릭스 층(20)에 매립된 각각의 후면 게이트 전극(15), 각각의 금속 산화물 반도체 채널층(30)의 각각의 제2 주요면(302)의 제1 부분과 접촉하는 각각의 제1 게이트 유전체 층(40) 및 각각의 제1 게이트 유전체 층(40) 상에 위치되고 금속 산화물 반도체 채널층(30)의 각각의 제2 주요면(302)의 제2 부분과 접촉하는 각각의 제1 게이트 전극(50)을 포함한다.
일부 실시예에서, 반도체 메모리 디바이스는 주요면(7)을 가지는 기판(10)을 포함할 수 있다. 제1 방향(금속 산화물 반도체 채널층(30)의 주요면(301, 302)에 평행한 채널 방향)과 제2 방향(금속 산화물 반도체 채널층(30)의 주요면(301, 302)에 평행한 방향)은 기판(10)의 주요면(7)에 평행할 수 있고, 제3 방향(금속 산화물 반도체 채널층(30)의 두께 방향)은 도 18 및 도 19에 예시된 바와 같이 기판(10)의 주요면(7)에 수직일 수 있다. 일 실시예에서, 절연 매트릭스 층(20) 및 적어도 하나의 추가의 절연 매트릭스 층(20) 중 하나는 기판(10)의 주요면과 접촉하고, 절연 매트릭스 층(20) 및 적어도 하나의 추가의 절연 매트릭스 층(20) 중 다른 하나는 제3 방향을 따라 기판(10)으로부터 이격된다.
일부 실시예에서, 반도체 메모리 디바이스는 주요면(7)을 가지는 기판(10)을 포함할 수 있다. 제3 방향(금속 산화물 반도체 채널층(30)의 두께 방향) 및 제1 방향(즉, 금속 산화물 반도체 채널층(30)의 주요면(301, 302)에 평행한 채널 방향)과 제2 방향(금속 산화물 반도체 채널(30)의 주요면(301, 302)에 평행한 방향) 중 하나의 방향은 기판의 주요면(7)에 평행하다. 제1 방향 및 제2 방향 중 다른 하나는 도 20 및 도 21에 예시된 바와 같이 기판(10)의 주요면(7)에 수직이다.
도 21을 참조하면, 본 개시 내용의 일 실시예에 따른 이중 채널 트랜지스터 디바이스의 제조 단계의 흐름도가 제공된다. 2110 단계 및 도 1a-4d를 참조하면, 절연 매트릭스 층(20)이 형성될 수 있고, 여기서 절연 매트릭스 층(20)에는 드레인 영역(18) 및 후면 게이트 전극(15)가 매립될 수 있다. 2120 단계 및 도 5a-5d를 참조하면, 후면 게이트 유전체 층(22)이 후면 게이트 전극(15) 상에 형성될 수 있다. 2130 단계 및 도 6a-6d를 참조하면, 금속 산화물 반도체 채널층(30)이 드레인 영역(18) 및 후면 게이트 유전체 층(22) 위에 성막될 수 있다. 2140 단계 및 도 7a-7d를 참조하면, 소스 영역(12)이 금속 산화물 반도체 채널층(30)의 제1 단부 표면(303)과 접촉하도록 형성될 수 있다. 2150 단계 및 도 8a-8d를 참조하면, 제1 게이트 유전체 재료층이 금속 산화물 반도체 채널층(30)의 주요면(예, 제2 주요면(302)) 상에 성막되고 패터닝되어 제1 게이트 유전체 층(40)을 형성할 수 있다. 2160 단계 및 도 9a-10d를 참조하면, 제1 게이트 유전체 층(40) 상에 제1 게이트 전극(50)이 형성될 수 있다. 2170 단계 및 도 11a-12d를 참조하면, 금속 산화물 반도체 채널층(30)의 제2 단부 표면(304) 상에 제2 게이트 유전체 층(60)이 형성될 수 있다. 2180 단계 및 도 12a-12d를 참조하면, 제2 게이트 전극(70)이 제2 게이트 유전체 층(60) 상에 형성될 수 있다. 도 13a-14d 및 도 18-21에 예시된 추가의 처리 단계는 필요에 따라 수행될 수 있다.
모든 도면을 참조하고 본 개시 내용의 다양한 실시예에 따르면, 반도체 디바이스는 제1 주요면(301)과 제2 주요면(302) 사이의 두께를 가지고 제1 방향(예, 제1 수평 방향(hd1))을 따라 이격되고 제1 주요면(301)과 제2 주요면(302)의 각각의 에지를 연결하는 제1 단부 표면(303)과 제2 단부 표면(304) 사이에서 연장되는 금속 산화물 반도체 채널층(30); 금속 산화물 반도체 채널층(30)의 제2 주요면(302)의 제1 부분과 접촉하는 제1 게이트 유전체 층(40); 제1 게이트 유전체 층(40) 위에 놓이고 금속 산화물 반도체 채널층(30)의 제2 주요면(302)의 제2 부분과 접촉하는 제1 게이트 전극(50); 금속 산화물 반도체 채널층(30)의 제1 주요면(301)과 접촉하는 드레인 영역(18) 및 후면 게이트 유전체 층(22); 후면 게이트 유전체 층(22)과 접촉하는 후면 게이트 전극(15); 금속 산화물 반도체 채널층(30)의 제2 단부 표면(304)과 접촉하는 제2 게이트 유전체 층(60); 제2 게이트 유전체 층(60)의 표면과 접촉하는 제2 게이트 전극(70); 및 금속 산화물 반도체 채널층(30)의 제1 단부 표면(303)과 접촉하는 소스 영역(12)을 포함한다.
본 개시 내용의 다양한 실시예는 제1 게이트 전극의 경우, 턴-온 전압이 이중 채널 메모리 디바이스 내의 수직 채널 트랜지스터의 게이트 전극인 제2 게이트 전극(70)에 인가될 때만 드레인 영역(18)에 전기적으로 연결될 수 있는 전기적 플로팅 게이트 전극으로서 사용될 수 있는 이중 채널 메모리 디바이스 또는 "직교 채널" 메모리 디바이스의 제조 및 동작에 적용될 수 있다. 후면 게이트 전극은 판독 동작의 정확성을 향상시키고 용이하게 하기 위해 수평 채널에 대한 임계 전압을 조정하는 데 사용될 수 있다. 이중 채널 메모리 디바이스는 전하 터널링을 전혀 사용하지 않기 때문에, 사용에 따른 전하 트래핑 문제가 있는 터널링 유전체 층을 사용하는 메모리 디바이스에 비해 메모리 디바이스의 신뢰성이 향상된다. 본 개시 내용의 이중 채널 메모리 디바이스는 작은 장치 풋 프린트와 높은 장치 신뢰성을 제공할 수 있다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
[실시예 1]
반도체 디바이스로서,
제1 주요면과 제2 주요면 사이의 두께를 가지고, 제1 방향을 따라 이격되고 상기 제1 주요면과 상기 제2 주요면의 각각의 에지를 연결하는 제1 단부 표면과 제2 단부 표면 사이에서 연장되는 금속 산화물 반도체 채널층;
상기 금속 산화물 반도체 채널층의 상기 제2 주요면의 제1 부분과 접촉하는 제1 게이트 유전체 층;
상기 제1 게이트 유전체 층 위에 배치되고 상기 금속 산화물 반도체 채널층의 상기 제2 주요면의 제2 부분과 접촉하는 제1 게이트 전극;
상기 금속 산화물 반도체 채널층의 상기 제1 주요면과 접촉하는 드레인 영역 및 후면 게이트 유전체 층;
상기 후면 게이트 유전체 층과 접촉하는 후면 게이트 전극;
상기 금속 산화물 반도체 채널층의 상기 제2 단부 표면과 접촉하는 제2 게이트 유전체 층;
상기 제2 게이트 유전체 층의 표면과 접촉하는 제2 게이트 전극; 및
상기 금속 산화물 반도체 채널층의 상기 제1 단부 표면과 접촉하는 소스 영역
을 포함하는, 반도체 디바이스.
[실시예 2]
실시예 1에 있어서,
상기 금속 산화물 반도체 채널층의 상기 제1 주요면과 접촉하고 상기 드레인 영역과 상기 후면 게이트 전극 사이에 배치된 절연 매트릭스 층을 더 포함하는, 반도체 디바이스.
[실시예 3]
실시예 2에 있어서,
상기 후면 게이트 유전체 층은,
상기 제1 방향에 평행하게 연장되고 상기 금속 산화물 반도체 채널층의 상기 제1 주요면과 접촉하는 제1 부분; 및
상기 제1 방향에 수직으로 연장되고 상기 소스 영역과 접촉하는 제2 부분
을 포함하는 것인, 반도체 디바이스.
[실시예 4]
실시예 1에 있어서,
상기 제2 게이트 유전체 층은 상기 제1 게이트 전극의 표면 및 상기 드레인 영역의 표면과 접촉하는 것인, 반도체 디바이스.
[실시예 5]
실시예 4에 있어서,
상기 금속 산화물 반도체 채널층의 상기 제2 단부 표면, 상기 제1 게이트 전극의 표면 및 상기 드레인 영역의 표면은 상기 제1 방향에 수직인 동일한 평면 내에 위치되는 것인, 반도체 디바이스.
[실시예 6]
실시예 1에 있어서,
상기 제1 게이트 전극과 접촉하는 상기 금속 산화물 반도체 채널층의 부분은 상기 드레인 영역 위에 배치되고, 상기 제1 주요면에 수직인 방향을 따라 평면도 상으로 상기 후면 게이트 전극으로부터 멀리 있는 것인, 반도체 디바이스.
[실시예 7]
실시예 5에 있어서,
상기 소스 영역과 접촉하고 상기 제1 방향에 수직인 방향을 따라 연장되는 소스 콘택트 비아 구조체; 및
상기 소스 콘택트 비아 구조체를 둘러싸고 상기 제1 게이트 전극 및 상기 제1 게이트 유전체 층과 접촉하는 소스 격리 스페이서
를 더 포함하는, 반도체 디바이스.
[실시예 8]
제1항에 있어서,
상기 소스 영역은,
상기 후면 게이트 유전체 층과 접촉하는 제1 소스 부분; 및
상기 금속 산화물 반도체 채널층의 상기 제1 단부 표면과 접촉하는 제2 소스 부분
을 포함하는 것인, 반도체 디바이스.
[실시예 9]
실시예 8에 있어서,
상기 제1 소스 부분 및 상기 제2 소스 부분은 상이한 도전 재료를 포함하는 것인, 반도체 디바이스.
[실시예 10]
실시예 8에 있어서,
상기 드레인 영역 및 상기 후면 게이트 전극은 동일한 도전 재료를 포함하고;
상기 드레인 영역의 원위 표면(distal surface) 및 상기 후면 게이트 전극의 원위 표면은 상기 제1 주요면에 평행하고 상기 제1 주요면으로부터 동일한 간격만큼 이격된 것인, 반도체 디바이스.
[실시예 11]
복수의 전계효과 트랜지스터를 포함하는 반도체 메모리 디바이스로서,
상기 복수의 전계효과 트랜지스터로부터 선택된 각각의 전계효과 트랜지스터는 제1 방향 및 상기 제1 방향에 수직인 제2 방향을 따라 연장되는 절연 매트릭스 층 상에 위치되고;
상기 복수의 전계효과 트랜지스터의 각 전계효과 트랜지스터는,
제1 주요면과 제2 주요면 사이에서 제3 방향을 따른 두께를 가지는 금속 산화물 반도체 채널층;
상기 절연 매트릭스 층에 매립되고 상기 금속 산화물 반도체 채널층의 상기 제1 주요면과 접촉하는 드레인 영역 및 후면 게이트 유전체 층;
상기 절연 매트릭스 층에 매립된 후면 게이트 전극;
상기 금속 산화물 반도체 채널층의 상기 제2 주요면의 제1 부분과 접촉하는 제1 게이트 유전체 층; 및
상기 제1 게이트 유전체 층 상에 위치되고 상기 금속 산화물 반도체 채널층의 상기 제2 주요면의 제2 부분과 접촉하는 제1 게이트 전극
을 포함하고,
상기 복수의 전계효과 트랜지스터는 상기 제2 방향을 따라 배열된 적어도 일행(at least one row)의 전계효과 트랜지스터를 포함하고,
유전체 레일이 상기 금속 산화물 반도체 채널층 및 각 행의 전계효과 트랜지스터 내의 각각의 인접한 쌍의 전계효과 트랜지스터의 제1 게이트 전극과 접촉하고 그 사이에 측방향 전기적 격리를 제공하는 것인, 반도체 메모리 디바이스.
[실시예 12]
실시예 11에 있어서,
상기 적어도 일행의 전계효과 트랜지스터는 상기 제1 방향을 따라 배열된 복수 행의 전계효과 트랜지스터를 포함하고,
제2 게이트 유전체 층의 어레이가 인접하는 행의 전계효과 트랜지스터 사이에 위치되어 그 사이의 전기적 격리를 제공하고,
상기 제2 게이트 유전체 층은 각각 상기 금속 산화물 반도체 채널층 각각의 단부 표면과 접촉하고 각각의 제2 게이트 전극을 둘러싸는 것인, 반도체 메모리 디바이스.
[실시예 13]
실시예 11에 있어서,
추가의 복수의 전계효과 트랜지스터를 더 포함하고, 상기 추가의 복수의 전계효과 트랜지스터는 상기 제1 방향 및 상기 제2 방향을 따라 연장되는 추가의 절연 매트릭스 층 상에 위치되고 상기 제3 방향을 따라 상기 추가의 절연 매트릭스만큼 상기 복수의 전계효과 트랜지스터로부터 이격되고, 상기 추가의 복수의 전계효과 트랜지스터로부터 선택된 각각의 전계효과 트랜지스터는,
각각의 제1 주요면과 각각의 제2 주요면 사이에서 상기 제3 방향을 따른 두께를 가지는 각각의 금속 산화물 반도체 채널층;
상기 추가의 절연 매트릭스 층에 매립되고 상기 각각의 금속 산화물 반도체 채널층의 각각의 제1 주요면과 접촉하는 각각의 드레인 영역 및 각각의 후면 게이트 유전체 층;
상기 추가의 절연 매트릭스 층에 매립된 각각의 후면 게이트 전극;
상기 각각의 금속 산화물 반도체 채널층의 상기 각각의 제2 주요면의 제1 부분과 접촉하는 각각의 제1 게이트 유전체 층; 및
상기 각각의 제1 게이트 유전체 층 상에 위치되고 상기 각각의 금속 산화물 반도체 채널층의 상기 각각의 주요면의 제2 부분과 접촉하는 각각의 제1 게이트 전극
을 포함하는 것인, 반도체 메모리 디바이스.
[실시예 14]
실시예 13에 있어서,
주요면을 가지는 기판을 더 포함하고,
상기 제1 방향 및 상기 제2 방향은 상기 기판의 상기 주요면에 평행하고,
상기 제3 방향은 상기 기판의 상기 주요면에 수직인 것인, 반도체 메모리 디바이스.
[실시예 15]
실시예 13에 있어서,
주요면을 가지는 기판을 더 포함하고,
상기 제3 방향 및 상기 제1 방향과 상기 제2 방향 중 하나는 상기 기판의 상기 주요면에 평행하고,
상기 제1 방향과 상기 제2 방향 중 다른 하나는 상기 기판의 상기 주요면에 수직인 것인, 반도체 메모리 디바이스.
[실시예 16]
반도체 디바이스를 형성하는 방법으로서,
절연 매트릭스 층을 형성하는 단계;
상기 절연 매트릭스 층에 드레인 영역 및 후면 게이트 전극을 매립하는 단계;
상기 후면 게이트 전극 상에 후면 게이트 유전체 층을 형성하는 단계;
상기 드레인 영역 및 상기 후면 게이트 유전체 층 위에 금속 산화물 반도체 채널층을 성막하는 단계;
소스 영역을 형성하되, 상기 소스 영역이 상기 금속 산화물 반도체 채널층의 제1 단부 표면과 접촉하도록 상기 소스 영역을 형성하는 단계;
상기 금속 산화물 반도체 채널층의 주요면 상에 제1 게이트 유전체 재료층을 성막하고 패터닝하는 단계;
상기 제1 게이트 유전체 층 상에 제1 게이트 전극을 형성하는 단계;
상기 금속 산화물 반도체 채널층의 제2 단부 표면 상에 제2 게이트 유전체 층을 성막하는 단계; 및
상기 제2 게이트 유전체 층 상에 제2 게이트 전극을 성막하는 단계
를 포함하는, 방법.
[실시예 17]
실시예 16에 있어서,
상기 제1 게이트 전극의 일부 및 상기 금속 산화물 반도체 채널층의 일부를 에칭하는 것에 의해 상기 제1 게이트 전극 및 상기 드레인 영역의 표면을 물리적으로 노출시키는 단계를 더 포함하고, 상기 제2 게이트 유전체 층은 상기 제1 게이트 전극 및 상기 드레인 전극의 물리적으로 노출된 표면 상에 형성되는 것인, 방법.
[실시예 18]
실시예 16에 있어서,
상기 절연 매트릭스 층에 드레인 리세스 영역 및 게이트 리세스 영역을 형성하는 단계;
상기 드레인 리세스 영역 및 상기 게이트 리세스 영역에 도전 재료를 성막하는 단계 - 상기 드레인 리세스 영역을 채우는 상기 도전 재료의 일부는 상기 드레인 영역을 포함함 -; 및
상기 게이트 리세스 영역 내의 상기 도전 재료의 일부를 패터닝하는 단계 - 상기 게이트 리세스 영역 내의 상기 도전 재료의 패터닝된 부분은 상기 후면 게이트 전극을 포함함 -
를 더 포함하는, 방법.
[실시예 19]
실시예 18에 있어서,
상기 후면 게이트 유전체 층에 인접한 상기 절연 매트릭스 층에 상기 소스 영역의 제1 부분을 형성하는 단계 - 상기 금속 산화물 반도체 채널층은 상기 소스 영역의 상기 제1 부분 위에 형성됨 -; 및
상기 금속 산화물 반도체 채널층의 일부를 도핑하거나 상기 금속 산화물 반도체 채널층의 일부를 도전 재료 부분으로 대체하는 것에 의해 상기 소스 영역의 제2 부분을 형성하는 단계 - 상기 소스 영역의 상기 제2 부분은 상기 소스 영역의 상기 제1 부분과 접촉함 -
를 더 포함하는, 방법.
[실시예 20]
실시예 16에 있어서,
상기 제1 게이트 유전체 재료층을 성막 및 패터닝하는 단계는 상기 금속 산화물 반도체 채널층의 상기 주요면의 일부를 물리적으로 노출시키는 단계를 포함하고;
상기 제1 게이트 전극은 상기 금속 산화물 반도체 채널층의 상기 주요면의 물리적으로 노출된 부분 상에 직접, 그리고 상기 제1 게이트 유전체 층 상에 직접 형성되는 것인, 방법.

Claims (10)

  1. 반도체 디바이스로서,
    제1 주요면과 제2 주요면 사이의 두께를 가지고, 제1 방향을 따라 이격되고 상기 제1 주요면과 상기 제2 주요면의 각각의 에지를 연결하는 제1 단부 표면과 제2 단부 표면 사이에서 연장되는 금속 산화물 반도체 채널층;
    상기 금속 산화물 반도체 채널층의 상기 제2 주요면의 제1 부분과 접촉하는 제1 게이트 유전체 층;
    상기 제1 게이트 유전체 층 위에 배치되고 상기 금속 산화물 반도체 채널층의 상기 제2 주요면의 제2 부분과 접촉하는 제1 게이트 전극;
    상기 금속 산화물 반도체 채널층의 상기 제1 주요면과 접촉하는 드레인 영역 및 후면 게이트 유전체 층;
    상기 후면 게이트 유전체 층과 접촉하는 후면 게이트 전극;
    상기 금속 산화물 반도체 채널층의 상기 제2 단부 표면과 접촉하는 제2 게이트 유전체 층;
    상기 제2 게이트 유전체 층의 표면과 접촉하는 제2 게이트 전극; 및
    상기 금속 산화물 반도체 채널층의 상기 제1 단부 표면과 접촉하는 소스 영역
    을 포함하는, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 금속 산화물 반도체 채널층의 상기 제1 주요면과 접촉하고 상기 드레인 영역과 상기 후면 게이트 전극 사이에 배치된 절연 매트릭스 층을 더 포함하는, 반도체 디바이스.
  3. 제2항에 있어서,
    상기 후면 게이트 유전체 층은,
    상기 제1 방향에 평행하게 연장되고 상기 금속 산화물 반도체 채널층의 상기 제1 주요면과 접촉하는 제1 부분; 및
    상기 제1 방향에 수직으로 연장되고 상기 소스 영역과 접촉하는 제2 부분
    을 포함하는 것인, 반도체 디바이스.
  4. 제1항에 있어서,
    상기 제2 게이트 유전체 층은 상기 제1 게이트 전극의 표면 및 상기 드레인 영역의 표면과 접촉하는 것인, 반도체 디바이스.
  5. 제4항에 있어서,
    상기 금속 산화물 반도체 채널층의 상기 제2 단부 표면, 상기 제1 게이트 전극의 표면 및 상기 드레인 영역의 표면은 상기 제1 방향에 수직인 동일한 평면 내에 위치되는 것인, 반도체 디바이스.
  6. 제1항에 있어서,
    상기 제1 게이트 전극과 접촉하는 상기 금속 산화물 반도체 채널층의 부분은 상기 드레인 영역 위에 배치되고, 상기 제1 주요면에 수직인 방향을 따라 평면도 상으로 상기 후면 게이트 전극으로부터 멀리 있는 것인, 반도체 디바이스.
  7. 제5항에 있어서,
    상기 소스 영역과 접촉하고 상기 제1 방향에 수직인 방향을 따라 연장되는 소스 콘택트 비아 구조체; 및
    상기 소스 콘택트 비아 구조체를 둘러싸고 상기 제1 게이트 전극 및 상기 제1 게이트 유전체 층과 접촉하는 소스 격리 스페이서
    를 더 포함하는, 반도체 디바이스.
  8. 제1항에 있어서,
    상기 소스 영역은,
    상기 후면 게이트 유전체 층과 접촉하는 제1 소스 부분; 및
    상기 금속 산화물 반도체 채널층의 상기 제1 단부 표면과 접촉하는 제2 소스 부분
    을 포함하는 것인, 반도체 디바이스.
  9. 복수의 전계효과 트랜지스터를 포함하는 반도체 메모리 디바이스로서,
    상기 복수의 전계효과 트랜지스터로부터 선택된 각각의 전계효과 트랜지스터는 제1 방향 및 상기 제1 방향에 수직인 제2 방향을 따라 연장되는 절연 매트릭스 층 상에 위치되고;
    상기 복수의 전계효과 트랜지스터의 각 전계효과 트랜지스터는,
    제1 주요면과 제2 주요면 사이에서 제3 방향을 따른 두께를 가지는 금속 산화물 반도체 채널층;
    상기 절연 매트릭스 층에 매립되고 상기 금속 산화물 반도체 채널층의 상기 제1 주요면과 접촉하는 드레인 영역 및 후면 게이트 유전체 층;
    상기 절연 매트릭스 층에 매립된 후면 게이트 전극;
    상기 금속 산화물 반도체 채널층의 상기 제2 주요면의 제1 부분과 접촉하는 제1 게이트 유전체 층; 및
    상기 제1 게이트 유전체 층 상에 위치되고 상기 금속 산화물 반도체 채널층의 상기 제2 주요면의 제2 부분과 접촉하는 제1 게이트 전극
    을 포함하고,
    상기 복수의 전계효과 트랜지스터는 상기 제2 방향을 따라 배열된 적어도 일행(at least one row)의 전계효과 트랜지스터를 포함하고,
    유전체 레일이 상기 금속 산화물 반도체 채널층 및 각 행의 전계효과 트랜지스터 내의 각각의 인접한 쌍의 전계효과 트랜지스터의 제1 게이트 전극과 접촉하고 그 사이에 측방향 전기적 격리를 제공하는 것인, 반도체 메모리 디바이스.
  10. 반도체 디바이스를 형성하는 방법으로서,
    절연 매트릭스 층을 형성하는 단계;
    상기 절연 매트릭스 층에 드레인 영역 및 후면 게이트 전극을 매립하는 단계;
    상기 후면 게이트 전극 상에 후면 게이트 유전체 층을 형성하는 단계;
    상기 드레인 영역 및 상기 후면 게이트 유전체 층 위에 금속 산화물 반도체 채널층을 성막하는 단계;
    소스 영역을 형성하되, 상기 소스 영역이 상기 금속 산화물 반도체 채널층의 제1 단부 표면과 접촉하도록 상기 소스 영역을 형성하는 단계;
    상기 금속 산화물 반도체 채널층의 주요면 상에 제1 게이트 유전체 재료층을 성막하고 패터닝하는 단계;
    상기 제1 게이트 유전체 층 상에 제1 게이트 전극을 형성하는 단계;
    상기 금속 산화물 반도체 채널층의 제2 단부 표면 상에 제2 게이트 유전체 층을 성막하는 단계; 및
    상기 제2 게이트 유전체 층 상에 제2 게이트 전극을 성막하는 단계
    를 포함하는, 방법.
KR1020210074848A 2020-06-29 2021-06-09 트리-게이트 직교 채널 트랜지스터 및 그 형성 방법 Active KR102451357B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063045310P 2020-06-29 2020-06-29
US63/045,310 2020-06-29
US17/229,758 2021-04-13
US17/229,758 US11916121B2 (en) 2020-06-29 2021-04-13 Tri-gate orthogonal channel transistor and methods of forming the same

Publications (2)

Publication Number Publication Date
KR20220001463A true KR20220001463A (ko) 2022-01-05
KR102451357B1 KR102451357B1 (ko) 2022-10-06

Family

ID=78096977

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210074848A Active KR102451357B1 (ko) 2020-06-29 2021-06-09 트리-게이트 직교 채널 트랜지스터 및 그 형성 방법

Country Status (5)

Country Link
US (3) US11916121B2 (ko)
KR (1) KR102451357B1 (ko)
CN (1) CN113540249B (ko)
DE (1) DE102021110235B4 (ko)
TW (1) TWI765760B (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116193862B (zh) * 2022-10-18 2024-03-08 北京超弦存储器研究院 存储单元、存储器和电子设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080038135A (ko) * 2005-07-27 2008-05-02 인터내셔널 비지네스 머신즈 코포레이션 가상 바디 접점 트리게이트
KR20120031127A (ko) * 2010-09-22 2012-03-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 파워 절연 게이트형 전계 효과 트랜지스터
JP2013093371A (ja) * 2011-10-24 2013-05-16 Sony Corp 半導体装置、および、その製造方法、固体撮像装置
US20140185355A1 (en) * 2008-03-20 2014-07-03 Micron Technology, Inc. Systems and Devices Including Multi-Transistor Cells and Methods of Using, Making, and Operating the Same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8066491B2 (en) 2005-07-29 2011-11-29 Graco Minnesota Inc. Reciprocating pump with electronically monitored air valve having battery and solenoid electronic monitoring
WO2011081000A1 (en) 2009-12-28 2011-07-07 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
US8422272B2 (en) 2010-08-06 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US8792284B2 (en) 2010-08-06 2014-07-29 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor memory device
US9817032B2 (en) * 2012-05-23 2017-11-14 Semiconductor Energy Laboratory Co., Ltd. Measurement device
TWI641112B (zh) 2013-06-13 2018-11-11 半導體能源研究所股份有限公司 半導體裝置
JP2015188062A (ja) 2014-02-07 2015-10-29 株式会社半導体エネルギー研究所 半導体装置
CN118102714A (zh) * 2017-03-13 2024-05-28 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
US10008614B1 (en) * 2017-03-21 2018-06-26 United Microelectronics Corp. Dual channel transistor
US11495691B2 (en) * 2018-06-08 2022-11-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN109545856B (zh) * 2018-11-23 2021-10-26 五邑大学 一种基于阳离子横向运动的晶体管及其制备和控制方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080038135A (ko) * 2005-07-27 2008-05-02 인터내셔널 비지네스 머신즈 코포레이션 가상 바디 접점 트리게이트
US20140185355A1 (en) * 2008-03-20 2014-07-03 Micron Technology, Inc. Systems and Devices Including Multi-Transistor Cells and Methods of Using, Making, and Operating the Same
KR20120031127A (ko) * 2010-09-22 2012-03-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 파워 절연 게이트형 전계 효과 트랜지스터
JP2013093371A (ja) * 2011-10-24 2013-05-16 Sony Corp 半導体装置、および、その製造方法、固体撮像装置

Also Published As

Publication number Publication date
US12015065B2 (en) 2024-06-18
KR102451357B1 (ko) 2022-10-06
US20240290856A1 (en) 2024-08-29
CN113540249A (zh) 2021-10-22
CN113540249B (zh) 2024-09-06
DE102021110235B4 (de) 2024-12-24
DE102021110235A1 (de) 2021-12-30
TW202201652A (zh) 2022-01-01
US11916121B2 (en) 2024-02-27
TWI765760B (zh) 2022-05-21
US20210408252A1 (en) 2021-12-30
US20230369429A1 (en) 2023-11-16

Similar Documents

Publication Publication Date Title
CN111668219B (zh) 集成互补场效应晶体管的结构及sram位单元
KR101110355B1 (ko) 차단 게이트 라인을 갖는 3차원 스택 어레이 및 그 제조방법
US8987089B1 (en) Methods of fabricating a three-dimensional non-volatile memory device
US9136376B2 (en) Semiconductor device having junctionless vertical gate transistor and method of manufacturing the same
US7569878B2 (en) Fabricating a memory cell array
US20160086969A1 (en) Three dimensional nand device having nonlinear control gate electrodes and method of making thereof
US10868078B2 (en) Methods of forming integrated circuitry
US20100052043A1 (en) High density flash memory device and fabricating method thereof
US11222681B2 (en) 3D stacked high-density memory cell arrays and methods of manufacture
US20090173984A1 (en) Integrated circuit and method of manufacturing an integrated circuit
JP2009224520A (ja) 半導体装置及び半導体装置の製造方法
US20240290856A1 (en) Tri-gate orthogonal channel transistor and methods of forming the same
KR101073640B1 (ko) 고집적 수직형 반도체 메모리 셀 스트링, 셀 스트링 어레이, 및 그 제조 방법
KR102595721B1 (ko) 매립형 플로팅 게이트와 매립형 소거 게이트를 포함하는 플래시 메모리 디바이스 및 그 형성 방법
JP2010073879A (ja) 電界効果トランジスタ、メモリセル、および電界効果トランジスタの製造方法
KR19990006541A (ko) 동적 이득 메모리 셀을 갖는 dram 셀 장치 및 그의 제조 방법
US20250098269A1 (en) Integrated circuit device
US20240135986A1 (en) Storage device, method for manufacturing the same, and electronic device including storage device
WO2012084751A1 (en) Vertical memory devices
CN120164847A (zh) 半导体器件及其制造方法
CN118946141A (zh) 半导体集成电路器件及其制造方法
CN104112747A (zh) 存储器件及其制造方法和存取方法

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20210609

PA0201 Request for examination
PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20220630

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20220930

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20220930

End annual number: 3

Start annual number: 1

PG1601 Publication of registration