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KR20070084075A - 반도체 웨이퍼의 제조방법 - Google Patents

반도체 웨이퍼의 제조방법 Download PDF

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Publication number
KR20070084075A
KR20070084075A KR1020077010462A KR20077010462A KR20070084075A KR 20070084075 A KR20070084075 A KR 20070084075A KR 1020077010462 A KR1020077010462 A KR 1020077010462A KR 20077010462 A KR20077010462 A KR 20077010462A KR 20070084075 A KR20070084075 A KR 20070084075A
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KR
South Korea
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layer
wafer
heat treatment
semiconductor wafer
temperature
Prior art date
Application number
KR1020077010462A
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English (en)
Inventor
이사오 요코카와
히로지 아가
키요시 미타니
Original Assignee
신에쯔 한도타이 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 신에쯔 한도타이 가부시키가이샤 filed Critical 신에쯔 한도타이 가부시키가이샤
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Abstract

본 발명은 적어도, 본드 웨이퍼가 되는 실리콘 단결정 웨이퍼의 표면에 Si1 -X GeX층(0＜Ⅹ≤1)을 에피택셜 성장시키고, 이 Si1 -X GeX층을 통해 수소 이온 또는 희가스 이온의 적어도 일종을 주입하는 것에 의해 상기 본드 웨이퍼 내부에 이온 주입 층을 형성하고, 상기 Si1 -X GeX층의 표면과 베이스 웨이퍼의 표면을 절연막을 개입하여 밀착시켜 접합하고, 그 후 상기 이온 주입 층에서 박리하는 박리처리를 행하고, 적어도 상기 박리처리를 행할 때의 온도 이상의 온도에서 상기 접합면을 결합시키는 결합 열처리를 행한 후, 상기 박리에 의해 베이스 웨이퍼 측에 이설(移設)된 박리층의 Si층을 제거하는 반도체 웨이퍼의 제조방법이다.
이것에 의해 SGOI 웨이퍼나 GOI 웨이퍼에 있어서, 변형을 갖는 SiGe층에 격자 완화가 발생하지 않아, 격자가 충분히 변형되어 있어 고속의 반도체 디바이스의 제작에 적절한 반도체 웨이퍼의 제조방법이 제공된다.
반도체, 웨이퍼, 주입, 박리, 접합

Description

반도체 웨이퍼의 제조방법{Method for Producing Semiconductor Wafer}
본 발명은, 절연체 상에 Si1 -X GeX층(0＜Ⅹ≤1)이 형성된 SGOI 웨이퍼나 GOI웨이퍼 등의 반도체 웨이퍼의 제조방법에 관한 것이다.
근년, 반도체 디바이스의 고성능화의 요구에 응하기 위하여, 실리콘 단결정의 표면에 Si1 -X GeX층(0＜Ⅹ≤1)을 에피택셜 성장시킨 반도체 웨이퍼를 이용하는 것이 제안되어 있고, 예를 들면 이 Si1 -X GeX층을 채널 영역에 이용한 고속의 MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)등의 반도체 디바이스가 제안되어 있다.
이 경우, Si1 -X GeX결정은 Si결정에 비하여 격자 정수가 크기 때문에, 실리콘 단결정의 표면에 에피택셜 성장시킨 Si1 -X GeX층의 결정 격자에는 변형(일그러짐)(압축 변형)이 발생한다. 이 변형응력에 의해 Si1 -X GeX결정의 에너지 밴드구조가 변화 하고, 그 결과 에너지밴드의 축퇴가 풀려 캐리어 이동도가 높은 에너지 밴드가 형성된다.
변형을 갖는 Si1 -X GeX결정은 특히 정공(正孔) 이동도가 높아지므로, 이 Si1 -X GeX층을 채널영역으로서 사용한 MOSFET는 고속의 동작특성이 기대된다.
여기서, Si1 -X GeX층은 Ge농도가 0%보다 높은 것으로, Ge 농도가 100%인 Ge도 포함하지만, 이하에서는 단지 SiGe층이라고 기재하는 경우가 있다.
이러한 SiGe층을 형성하는 방법으로서, SOI(Silicon On Insulator) 웨이퍼상에 SiGe층을 에피택셜 성장 후, 산소 분위기중에서 표면을 열 산화하여 Ge를 농축 하여 Ge농도가 높은 SiGe층을 형성한다고 하는 산화 농축 법이 개시되어 있다( 제51회 응용 물리학 관계 연합 강연회 강연 예고집 28 p－ZZ－6, p. 22, 제51회 응용 물리학 관계 연합 강연회 강연 예고집 30a－YL－10, p.414 참조).
이 방법에 의하면, Ge 농도가 높고, 두께가 얇은 SiGe층을 형성할 수 있다고 되어 있다.
이하, 이와 같이 절연막체에 SiGe층이 형성된 웨이퍼를, SGOI(SiGe On Insulator)웨이퍼, Ge농도가 100%인 Ge층이 형성된 웨이퍼를 GOI(Ge On Insulator) 웨이퍼라고 기재하는 경우가 있다.
본 발명은, SGOI 웨이퍼나 GOI 웨이퍼에 있어서, 격자 변형을 갖는 SiGe층이, Ge농도에 의해 정해지는 본래의 격자 정수에 가까워지는 현상인 격자 완화가 발생하지 않고, 격자가 충분히 변형(일그러짐)되어 있어 고속의 반도체 디바이스의 제작에 적절한 반도체 웨이퍼의 제조방법을 제공하는 것을 목적으로 한다.
상기 목적 달성을 위해, 본 발명은, 반도체 웨이퍼의 제조방법으로서, 적어도, 본드 웨이퍼가 되는 실리콘 단결정 웨이퍼의 표면에 Si1 -X GeX층(0＜Ⅹ≤1)을 에피택셜 성장시키고, 이 Si1 -X GeX층을 통해 수소 이온 또는 희가스 이온의 적어도 일종을 주입하는 것에 의해 상기 본드 웨이퍼 내부에 이온 주입 층을 형성하고, 상기 Si1-X GeX층의 표면과 베이스 웨이퍼의 표면을 절연막을 개입하여 밀착시켜 접합하고, 그 후 상기 이온 주입 층에서 박리하는 박리 처리를 행하고, 적어도 상기 박리처리를 행할 때의 온도 이상의 온도에서 상기 접합면을 결합시키는 결합 열처리를 행한 후, 상기 박리에 의해 베이스 웨이퍼 측에 이설(移設)된 박리층의 Si층을 제거하는 것을 특징으로 하는 반도체 웨이퍼의 제조방법을 제공한다.
이와 같이, SGOI 웨이퍼 등을 제조할 때에, 본드 웨이퍼가 되는 실리콘 단결정 웨이퍼의 표면에 Si1 -X GeX층을 에피택셜 성장시키고, 이 Si1 -X GeX층을 통해 수소 이온 또는 희가스 이온의 적어도 일종을 주입하는 것에 의해 본드 웨이퍼 내에 이온 주입 층을 형성하고, Si1 -X GeX층의 표면과 베이스 웨이퍼의 표면을 절연막을 개입하여 밀착시켜 접합하고, 그 후 본드 웨이퍼 내에 있는 이온 주입 층에서 박리하는 박리처리를 행한다고 하는 접합법에서의 이온주입 박리법을 이용한다.
이 때 Si1 -X GeX층에는 격자 변형이 생기지만, 이온 주입 층을 본드 웨이퍼의 내부에 형성하여 박리 시에는 그 웨이퍼의 일부도 Si층으로서 이설하는 것으로, 동시에 이설되는 Si1 -X GeX층은 Si층의 결정 격자에 구속되므로 격자 변형이 완화되지 않는다.
이 상태에서 박리 처리 때의 온도 이상의 온도에서 결합 열처리를 행하면, Si1-X GeX 층의 변형을 유지한 상태로 접합면을 결합할 수 있다. 그리고 이와 같이 접합면을 결합시키고 나서 Si층을 제거하므로, 그 후도 Si1 -X GeX층에는 격자 완화가 발생하지 않아, Si1 -X GeX층이 충분히 변형된 웨이퍼를 제조할 수 있다.
또한, 변형의 크기는 격자 완화율에 의해 평가할 수 있다. 격자 완화율이란, SiGe층의 격자 정수가 Si의 격자 정수와 동일한 경우를 0%, Ge농도에 의해 정해지는 본래의 격자 정수인 경우를 100%로 하여, 상대적으로 격자 완화의 정도를 나타내는 양이다.
격자 완화율이 낮을 수록 SiGe층의 변형이 크게 되어 바람직하다.
이 경우, 상기 박리 층의 Si층의 두께를, 상기 Si1 -X GeX층의 두께의 5배 이상으로 하는 것이 바람직하다.
이와 같이, 박리 층의 Si층의 두께를 Si1 -X GeX층의 두께의 5배 이상으로 하면, Si1 -X GeX층은 Si층의 격자에 강하게 구속되어 변형을 충분히 유지할 수 있다. 또한, 상기 결합 열처리를 500℃~1100℃의 온도에서 행하는 것이 바람직하다. 이와 같이, 결합 열처리를 500℃이상에서 행하면, 결합 열처리가 결합력 향상의 효과를 나타내는 것이 되고, 1100℃이하에서 행하면, 박리된 Si층에의 Ge의 확산이 억제되어, Si1 -X GeX층의 Ge 농도의 저하가 억제되므로 변형이 감소하지 않고, 또한 SiGe층/Si층 계면이 무너지지 않고 명확하게 유지되어 그 후의 Si층의 제거를 매우 적합하게 행할 수 있다.
또한, 상기 결합 열처리를 600℃~950℃의 온도로 행하는 것이 바람직하다.
이와 같이, 결합 열처리가 600℃이상이면, 결합 열처리의 결합력 향상의 효과가 보다 확실하게 되고, 또한, 950℃이하이면, Ge가 고농도라도 Ge의 용해·재결정화에 의한 국재(局在)가 일어나지 않고, 결정성이 높고 균일한 Si1 -X GeX층으로 할 수 있다.
또한, 상기 결합 열처리를 RTA 장치를 이용하여 행하는 것이 바람직하다.
이와 같이, 결합 열처리를 고속가열·고속냉각이 가능한 RTA(Rapid Thermal Anneal) 장치로 행하면, Ge의 확산을 확실하게 방지할 수 있어, Si1 -X GeX층의 변형이 감소하지 않고, 또한 SiGe층/Si층 계면이 무너지지 않고 명확하게 유지되어 그 후의 Si층의 제거를 적합하게 행할 수 있다.
또한, 상기 박리 층의 Si층의 제거를 에칭에 의해 행하는 것이 바람직하다. 이와 같이, 박리 층의 Si층의 제거를 에칭에 의해 행하면, 균일하고 또한 표면 거칠음이 없는 제거를 용이하게 할 수 있다.
본 발명에 따르면, SGOI 웨이퍼 등을 제조할 때에, 본드 웨이퍼가 되는 실리콘 단결정 웨이퍼의 표면에 Si1 -X GeX층을 에피택셜 성장시키고, 이 Si1 -X GeX층을 통해 수소 이온 또는 희가스 이온의 적어도 일종을 주입하는 것에 의해 이온 주입 층을 본드 웨이퍼 내부에 형성하고, Si1 -X GeX층의 표면과 베이스 웨이퍼의 표면을 절연막을 개입하여 밀착시켜 접합하고, 그 후 이온 주입 층에서 박리하는 박리처리를 행한다고 하는 접합법에서의 이온주입 박리법을 이용한다.
그리고, 박리 시에는 그 웨이퍼의 일부도 Si층으로서 이설하는 것으로, 동시에 이설되는 Si1 -X GeX층은 Si층의 결정 격자에 구속되므로 격자 변형이 완화하지 않는다.
따라서, 이 상태에서 박리 처리 때의 온도 이상의 온도로 결합 열처리를 행하면, Si1 -X GeXS층의 변형을 유지한 상태로 접합면을 강고하게 결합할 수 있다.
그리고 이와 같이 접합면을 결합시키고 나서 Si층을 제거하므로, 그 후도 격자 완화가 억제되어 Si1 -X GeX층이 충분히 변형된 웨이퍼를 제조할 수 있다.
이와 같이 제조된 SGOI 웨이퍼 등은, SiGe층의 격자 완화율이 낮고, 변형이 충분히 크기 때문에, 정공 이동도가 높고 고속 동작 특성을 갖는 반도체 디바이스의 제작에 적절한 웨이퍼가 된다.
도 1은 본 발명의 실시 형태에 따른 반도체 웨이퍼의 제조 공정의 일례를 나타내는 도면이다
이하, 본 발명에 대해 상술한다.
전술한 바와 같이, SGOI 웨이퍼 등의 SiGe층의 변형의 크기는 반도체 디바이스의 고속 동작을 위하여 중요하고, 이 변형은 Ge 농도를 높이는 것으로 크게 할 수 있다.
그러나, 본 발명자들은, Ge농도를 높게 하더라도, SiGe층의 격자 완화가 일어나 버리면 변형이 작아져 버리는 것에 주목했다.
이와 같이 격자 완화가 일어나 버리면, 큰 변형을 얻기 위하여 Ge 농도를 높게 하더라도 그것에 따른 소망의 변형을 얻을 수 없게 된다.
그래서 본 발명자들은, 이 문제를 해결하여, 격자 완화를 일으키지 않고 변형을 유지한 상태로 SGOI 웨이퍼 혹은 GOI 웨이퍼를 제조하는 방법에 대하여 검토한 결과, SGOI 웨이퍼 등을 제조할 때에, 이온 주입 박리 법을 이용한 접합법에 의해, 이온 주입 층을 본드 웨이퍼의 내부에 형성하여 박리 시에는 그 웨이퍼의 일부도 Si층으로서 이설하는 것에 상도(想到)했다.
이와 같이 하면, SiGe층은 Si층의 결정 격자에 구속되어 격자 변형이 완화 하지 않기 때문에, 이 상태로 박리 처리 때의 온도 이상의 온도에서 결합 열처리를 행하면, SiGe층의 변형을 유지한 채로 접합면을 결합할 수 있고, 그 후 이와 같이 접합면을 결합시키고 나서 Si층을 제거하므로, 그 후도 격자 완화가 억제되어 SiGe층이 충분히 변형된 웨이퍼를 제조할 수 있는 것에 상도(想到)하여, 본 발명을 완성시켰다.
이하에서는, 본 발명의 실시의 형태에 대하여 도면을 이용해 설명하지만, 본 발명은 이것에 한정되는 것은 아니다.
도 1은, 본 발명의 실시 형태에 따른 반도체 웨이퍼의 제조 공정의 일례를 나타내는 도면이다.
우선, 도 1(a)와 같이, 기상 성장법에 의해, 본드 웨이퍼가 되는 실리콘 단 결정 웨이퍼 1의 표면에 Si1 -X GeX층 2(0＜Ⅹ≤1)를 에피택셜 성장시킨다.
Si1 -X GeX층2의 두께는 Ge농도 등에 대응하여 적절히 조정할 수가 있지만, 예를 들면 1nm ~ 20nm로 할 수 있다.
이 때, Si1 -X GeX층 2에는 격자 변형(압축 변형)이 발생한다.
Ⅹ에 대해서는 격자 변형이 발생하는 값이면 되지만, 충분한 변형을 발생시키기 위하여, Ⅹ는 0.2 이상으로 하는 것이 바람직하다.
기상 성장은, CVD(Chemical Vapor Deposition)법이나 MBE(Molecular Beam Epitaxy)법 등에 의해 행할 수가 있다.
CVD법의 경우는, 예를 들면,Ⅹ=1이면 원료 가스로서 GeH4, 0＜Ⅹ＜1이면 GeH4와 SiH4 또는 SiH2Cl2 등과의 혼합 가스를 이용할 수가 있다.
캐리어 가스로서는 H2가 이용된다.
성장 조건으로서는, 예를 들면, 온도 400~1,000℃, 압력 100 Torr(1.33×104 Pa) 이하로 하면 좋다.
다음에, 도 1(b)에 나타난 바와 같이, Si1 -X GeX층 2를 통하여, 수소 이온 또는 희가스 이온의 적어도 일종을 소정의 도즈량으로 주입하여 실리콘 단결정 웨이퍼 1의 내부에 이온 주입 층 3을 형성한다.
이 경우, 이온 주입 깊이는 주입 에너지의 크기에 의존하므로, 소망의 주입 깊이가 되도록 주입 에너지를 설정하면 좋다.
다음에, 도 1(c)에 나타난 바와 같이, 예를 들면 열 산화 등으로 표면에 실리콘 산화 막 5를 형성한 실리콘 단결정의 베이스 웨이퍼 4를 준비하고, 도 1(d)에 나타난 바와 같이, Si1 -X GeX층 2의 표면과 베이스 웨이퍼 4의 표면을 절연막인 실리콘 산화막 5를 개입시켜 실온에서 밀착시켜 접합시킨다.
베이스 웨이퍼 4로서는, 상기의 실리콘 단결정 웨이퍼 외에, 석영, 탄화 규소, 알루미나, 다이아몬드 등의 절연성 웨이퍼를 이용할 수가 있다.
이 때, 실온에서의 접합을 실시하기 전에는, 통상, 접합면을 충분히 청정화할 필요가 있다. 예를 들면, NH4OH와 H2O2의 혼합 수용액(SC－1： Standard Cleaning l)에 의한 세정을 행하는 경우는, 예를 들면 액온을 통상보다 낮게 설정하는 등, Si에 비하여 세정 시의 에칭 작용에 의해 면거침을 일으키기 쉬운 Si1 -X GeX층 표면의 면거침을 최소한으로 억제하도록 세정 조건을 선택하는 것이 바람직하다.
다음에, 도 1(e)에 나타난 바와 같이, 통상 500℃의 온도에서 박리 열처리를 가하는 것에 의해 이온 주입 층 3을 벽개면으로 하여 박리한다.
이것에 의해, Si1 -X GeX층 2과 실리콘 단결정 웨이퍼 1의 일부 6가 박리 층으로서 베이스 웨이퍼 측에 이설된다.
본 발명에서는, 이와 같이 Si층 6도 Si1 -X GeX층 2와 함께 베이스 웨이퍼 측에 이설되므로, Si1 -X GeX층 2은 Si층 6의 Si 결정 격자에 구속되어 압축변형이 유지되어 격자 완화는 일어나지 않는다.
또한, 도 1(d)에 나타난 접합공정의 전처리로서 양 웨이퍼의 밀착에 제공되는 면을 플라스마 처리하는 것에 의해 밀착 강도를 높여 밀착 후의 박리 열처리를 행하는 일 없이 실온 정도의 저온에서도 기계적으로 박리할 수가 있다.
이 경우도 Si층 6의 존재에 의해 Si1 -X GeX층 2의 압축 변형은 유지된다.
Si층 6의 두께는 이온 주입 에너지에 의해 정해지지만, Si1 -X GeX층 2의 두께의 5배 이상으로 하는 것이 바람직하다. 이와 같이 하면, Si1 -X GeX층 2는 Si층 6의 격자에 강하게 구속되어, 변형을 충분히 유지할 수 있다.
또한, 두께의 상한에 대해서는 Ⅹ의 값에 대응하여 적절히 결정할 수 있지만, 10배 이상이 보다 바람직하고, 30배 정도가 특히 바람직하다.
또한, 50배 정도이면 그 이상이라고 해도 변형 유지의 효과는 변화하지 않고, 충분하다.
다음에, 도 1(f)에 나타난 바와 같이, 적어도 도 1(e)에 나타난 박리처리 시의 온도 이상의 온도에서 접합면을 결합시키는 결합 열처리를 행한다. 이와 같이 하면, Si1 -X GeX층 2이 Si층 6의 격자에 강하게 구속된 상태로 접합면의 결합 강도를 높일 수가 있으므로, 그 후 Si층 6을 제거해도 Si1 -X GeX층 2의 변형을 충분히 유지할 수 있다.
이 경우, 결합 열처리의 조건은 Si1 -X GeX층 2의 Ge 농도나 두께에 따라 실온보다 높은 온도에서 적절히 선택하면 좋지만, 박리 열처리를 행하는 경우의 통상의 박리 열처리 온도인 500℃이상의 온도에서 행하면, 결합 강도가 높아져, 예를 들면 그 후 에칭액으로 Si층을 제거하는 경우라도, 접합면이 에칭 액에 침식되는 등의 문제는 발생하지 않고, 연마에 의해 Si층을 제거하는 경우라도, 연마 불량이 발생하기 어려워지므로 바람직하다.
또한, 600℃이상의 온도에서 행하면, 결합의 강도가 보다 확실히 높아지므로 보다 바람직하다.
또한, 1100℃이하의 온도에서 행하면, Ge의 확산 속도가 낮기 때문에, Si층 6에의 Si1 -X GeX층 2의 Ge의 확산이 억제되어, Si1 -X GeX층 2의 Ge 농도의 저하가 억제 되므로 변형이 감소하지 않고, 또한 SiGe층/Si층 계면이 무너지지 않고 명확하게 유지되어 그 후의 Si층 6의 제거를 매우 적합하게 행할 수 있다.
게다가, Si1 -X GeX의 용해 온도는 Ⅹ=1의 경우는 약 950℃이고,Ⅹ가 작아짐에 따라 이것보다 높은 온도가 되지만, 너무 결합 열처리 온도가 높으면 Ge가 용해하고, 이것이 재결정화하는 것에 의해, 국재하고, Si1 -X GeX층 2의 결정성이 저하하는 경우도 있지만, 950℃이하이면 Ge가 고농도이더라도 이러한 문제는 일어나지 않아, 확실히 결정성이 높고 균일한 Si1 -X GeX층으로 할 수 있다.
또한, 이 결합 열처리를, 통상의 저항 가열 장치로 행하여도 좋지만, 급속 가열·급속 냉각이 가능한 RTA 장치를 이용하여 행하면, Ge의 확산을 확실히 방지할 수 있어 변형이 감소하지 않고, 또한 SiGe층/Sl층 계면이 무너지지 않고 명확하게 유지되어 그 후의 Si층의 제거를 매우 적합하게 실시할 수 있으므로 바람직하다.
또한, 이 결합 열처리는, 격자 완화가 발생하지 않도록 행하는 것이기 때문에, 저항 가열 장치라면 5~20분 정도, RTA 장치라면 10~60초 정도로 하면 좋다.
마지막으로, 도 1(g)에 나타난 바와 같이, 베이스 웨이퍼 측에 이설된 Si층 6을 제거한다.
결합 열처리에 의해 Si1 -X GeX층 2와 베이스 웨이퍼 4가 강하게 결합하고 있으므로, 이와 같이 Si층 6을 제거한 후도, Si1 -X GeX층 2의 격자완화는 발생하지 않아, 변형을 충분히 유지할 수 있다.
이 제거는, 연마, 에칭, 또는 이것들의 조합에 의해 행할 수가 있다.
연마에 의해 제거하는 경우는, 예를 들면 종래의 CMP를 이용할 수가 있다. 또한, 에칭의 경우는, Si1 -X GeX층이 얇아도, 균일하고 또한 표면 거칠음이 없는 제거가 가능하므로 바람직하다.
또한, 이 경우, 에칭 액으로서는 Si1 -X GeX보다도 Si가 잘 에칭되는 것이라면 한정되지 않지만, TMAH(수산화 테트라 메틸 암모늄)를 에칭 액으로서 사용할 수가 있다.
TMAH액에 의하면, Si층 6이 제거되고 TMAH액이 Si1 -X GeX층 2에 이르렀을 때에는 TMAH액의 선택성에 의해 에칭이 정지하는, 즉 에치 스톱이 일어난다. 이러한 에치 스톱법에 의해 Si층 6이 확실히 제거되고, 또한 Si1 -X GeX 층 2의 표면이 매끄러운 것이 되므로 바람직하다.
특히, 본 발명에 있어서는 결합 열처리에서 Ge가 확산하지 않도록 열처리를 행할 수 있으므로, SiGe층/Si층 계면이 무너지지 않고 명확하게 유지되므로, 에치 스톱이 보다 용이하게 된다.
이와 같이 하여 제조된 SGOI 웨이퍼 또는 GOI 웨이퍼는, 변형이 충분히 크고, 또한 격자 완화가 일어나지 않아 격자 완화율이 낮은 Si1 -X GeX층을 가지므로, 이 Si1-X GeX층에 반도체 디바이스를 제작하면, 캐리어 이동도가 높고, 고속 동작하는 반도체 디바이스가 된다.
또한, 격자 완화율의 측정은, 예를 들면 Ⅹ선 회절법이나 라먼 분광법에 의해 행할 수가 있다.
이하, 본 발명의 실시예 및 비교예에 의해 본 발명을 구체적으로 설명하지만, 본 발명은 이것들에 한정되는 것은 아니다.
(실시예 1)
직경 200 mm의 실리콘 단결정 웨이퍼의 표면에, 원료 가스를 GeH4, 성장온도를 600℃으로 하여 CVD법에 의해 Ge농도 100%인 Ge층을 10nm만큼 에피택셜 성장시 키고, 이 Ge층을 통해 수소 이온(H+)을 주입 에너지 30keV, 도즈량 6×1016 ions/cm2의 조건으로 이온 주입하고, 실리콘 단결정 웨이퍼의 내부에 이온 주입 층을 형성하였다.
수소 이온 주입 후, Ge층 표면을 SC-1 세정액으로 세정하였다. 이 세정은, Ge층의 표면 거칠음을 방지하기 위하여, 통상보다 온도를 내려 50℃이하에서 행하였다. 이 표면과 145nm의 열 산화막부착의 실리콘 단결정 베이스 웨이퍼를 실온에서 밀착시켜 접합시키고, 아르곤 분위기하에서 500℃, 30분의 박리 열처리를 행하고, 접합계면으로부터 310nm의 깊이에 형성된 이온 주입 층에서 박리하여, Ge층과 실리콘 단결정 웨이퍼의 일부(Si층)를 베이스 웨이퍼 측에 이설시켰다. 즉, 이 경우 Si층의 두께는 300nm이며, Ge층의 30배의 두께이었다.
다음에, 이 Ge층의 격자 완화율을 라먼 분광법으로 측정하였는바, 격자 완화율은 2%로, 격자 완화는 거의 일어나지 않었다.
다음에, RTA 장치에 의해 900℃, 30초의 결합 열처리를 행했다.
다음에, TMAH액을 이용한 에치 스톱법에 의해 에칭을 행하여, Si층을 제거 했다.
또한, Si1 -X GeX층의 Ge 농도가 50%이상 때의 TMAH액의 선택비는 500배이다. TMAH액의 액온은 30℃이며, 이 경우 에칭 레이트는 46nm/mln이므로, 300nm의 두께의 Si층을 제거하기 위하여 에칭을 8분간 행하였다.
이와 같이 하여 제작된 GOI 웨이퍼는, Ge층은 Ge 농도가 100%이고 두께가 10nm, 실리콘 산화막 두꼐가 145nm였다.
또한, 이 Ge층의 격자 완화율을 라먼 분광법으로 측정했는데, 격자 완화율은 2%로, 결합 열처리 전과 거의 바뀌지 않고, Ge층이 Ge농도로 정해지는 본래의 변형을 유지하고 있는 것이 확인되었다.
또한 표면 거칠기는, RMS가 0.2 nm[측정 범위 10㎛ x l0㎛ 각(角)]이고, 표면 거칠음은 적고, 표면에서 크로스 해치 모양은 볼 수 없었다.
(실시예 2)
직경 200mm의 실리콘 단결정 웨이퍼의 표면에, 원료 가스를 GeH4 및 SiH4, 성장 온도를 600℃로 하여 CVD법에 의해 Ge 농도 50%의 Si0 .5Ge0 .5층을 15 nm만큼 에피택셜 성장시키고, 이 Si0 .5Ge0 .5층을 통해 수소 이온을 주입 에너지 30keV, 도즈량 6 ×1016ions/cm2의 조건으로 이온 주입하여, 실리콘 단결정 웨이퍼의 내부에 이온 주입 층을 형성하였다.
수소 이온 주입 후, Si0 .5Ge0 .5층 표면을 50℃이하의 SC－1 세정액으로 세정 하였다. 이 표면과 145nm의 열 산화막부착의 실리콘 단결정 베이스 웨이퍼를 실온에서 밀착시켜 접합시키고, 아르곤 분위기하에서 500℃, 30 분의 박리 열처리를 행하여, 접합계면으로부터 310nm의 깊이에 형성된 이온 주입 층에서 박리하고, Si0.5Ge0.5 층과 실리콘 단결정 웨이퍼의 일부(Si층)를 베이스 웨이퍼 측에 이설시켰다.
즉, 이 경우 Si층의 두께는 295nm로, Si0 .5Ge0 .5층의 약 19.7배의 두께이었다.
다음에, 이 Ge층의 격자 완화율을 라먼 분광법으로 측정했는데, 격자 완화 율은 1.5%로, 격자 완화는 거의 일어나지 않았다.
다음에, 저항 가열로에서 800℃, 10 분의 결합 열처리를 행하였다.
다음에, TMAH액을 이용한 에치 스톱법에 의해 에칭을 실시하여, Si층을 제거 했다.
이 때, 실시예 1과 동일하게 TMAH액의 액온을 30℃로 하여 에칭을 8분간 행했다. 이와 같이 하여 제작된 GOI 웨이퍼는, Si0 .5Ge0 .5층은 Ge 농도가 50%이고 두께가 15 nm, 실리콘 산화막 두께가 145nm였다. 이 Si0 .5Ge0 .5층의 격자 완화율을 라먼 분광법으로 측정했는데, 격자 완화율은 1.5%로, 결합 열처리 전과 거의 바뀌지 않고, Si0 .5Ge0 .5층이 Ge 농도로 정해지는 본래의 변형을 유지하고 있는 것이 확인 되었다.
또한, 표면 거칠기는, RMS가 0.2 nm[측정 범위 10㎛ x l0㎛ 각(角)]이고, 표면 거칠음은 적고, 표면에서 크로스 해치 모양은 볼 수 없었다.
(비교예 1)
실시예 1과 동일한 방법으로 직경 200mm의 실리콘 단결정 웨이퍼의 표면에 Ge농도 100%의 Ge층을 10nm 만큼 에피택셜 성장시키고, 실시예 1과 동일한 조건으로 이온 주입 박리 법을 실시하고, Ge층과 두께 300nm의 Si층을 베이스 웨이퍼 측에 이설시켰다. 이 Ge층의 격자 완화율을 라먼 분광법으로 측정했는데, 격자 완화 율은 실시예 1과 동일하게 2%로, 격자 완화가 거의 일어나지 않았다.
다음에, TMAH액을 이용한 에치 스톱법에 의해 에칭을 행하여 Si층을 제거한 후, RTA 장치에서 실시예 1과 동일한 조건으로 결합 열처리를 행했다.
이와 같이 하여 제작한 GOI 웨이퍼의 Ge층의 격자 완화율을 라먼 분광법으로 측정했는데, 격자 완화율은 약 20%로, 결합 열처리에 의해 격자 완화가 발생했음이 확인되었다.
또한, 본 발명은, 상기 실시 형태에 한정되는 것은 아니다. 상기 실시 형태는 단순한 예시이며, 본 발명의 특허 청구의 범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 갖고, 동일한 작용 효과를 나타내는 것은, 어떠한 것이라도 본 발명의 기술적 범위에 포함된다.

Claims (6)

  1. 반도체 웨이퍼의 제조방법으로서, 적어도, 본드 웨이퍼가 되는 실리콘 단결정 웨이퍼의 표면에 Si1 -X GeX층(0＜Ⅹ≤1)을 에피택셜 성장시키고, 이 Si1 -X GeX층을 통해 수소 이온 또는 희가스 이온의 적어도 일종을 주입하는 것에 의해 상기 본드 웨이퍼 내부에 이온 주입 층을 형성하고, 상기 Si1 -X GeX층의 표면과 베이스 웨이퍼의 표면을 절연막을 개입하여 밀착시켜 접합하고, 그 후 상기 이온 주입 층에서 박리하는 박리처리를 행하고, 적어도 상기 박리처리를 행할 때의 온도 이상의 온도에서 상기 접합면을 결합시키는 결합 열처리를 행한 후, 상기 박리에 의해 베이스 웨이퍼 측에 이설(移設)된 박리층의 Si층을 제거하는 것을 특징으로 하는 반도체 웨이퍼의 제조방법
  2. 제1항에 있어서, 상기 박리층의 Si층의 두께를 Si1 -X GeX층의 두께의 5배 이상으로 하는 것을 특징으로 하는 반도체 웨이퍼의 제조방법
  3. 제1항 또는 제2항에 있어서, 상기 결합 열처리를 500℃~1100℃의 온도에서 행하는 것을 특징으로 하는 반도체 웨이퍼의 제조방법
  4. 제1항에서 제3항 중의 어느 한 항에 있어서, 상기 결합 열처리를 600℃~950 ℃의 온도에서 행하는 것을 특징으로 하는 반도체 웨이퍼의 제조방법
  5. 제1항에서 제4항 중의 어느 한 항에 있어서, 상기 결합 열처리를 RTA 장치를 이용하여 행하는 것을 특징으로 하는 반도체 웨이퍼의 제조방법
  6. 제1항에서 제5항 중의 어느 한 항에 있어서, 상기 박리 층의 Si층의 제거를 에칭에 의해 행하는 것을 특징으로 하는 반도체 웨이퍼의 제조방법
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