KR20070068973A

KR20070068973A - 차동 증폭 회로

Info

Publication number: KR20070068973A
Application number: KR1020060023898A
Authority: KR
Inventors: 준코 나카모토; 나오아키 나카
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2005-12-27
Filing date: 2006-03-15
Publication date: 2007-07-02
Also published as: KR100814596B1; EP1804375A1; US20070146063A1; EP1804375B1; JP2007180796A; DE602006003052D1

Abstract

본 발명은 넓은 입력 전압 범위에 대하여 적절하게 동작 가능하며, 또한 낮은 전원 전압이라도 적절하게 동작할 수 있는 차동 증폭 회로를 제공하는 것을 목적으로 한다.

차동 증폭 회로는, 제1 부하와, 제1 부하에 드레인단이 결합된 제1 MOS 트랜지스터와, 제2 부하와, 제2 부하에 드레인단이 결합된 제2 MOS 트랜지스터와, 제1및 제2 MOS 트랜지스터의 소스단에 공통으로 결합되는 제1 정전류원과, 제1 부하에 소스단이 결합된 제3 MOS 트랜지스터와, 제2 부하에 소스단이 결합된 제4 MOS 트랜지스터와, 제3 및 제4 MOS 트랜지스터의 드레인단에 공통으로 결합되는 제2 정전류원을 포함하고, 제1 및 제2 MOS 트랜지스터는 제1 도통 타입이며, 제3 및 제4 MOS 트랜지스터는 제2 도통 타입인 것을 특징으로 한다.

Description

차동 증폭 회로{DIFFERENTIAL AMPLIFIER CIRCUIT OPERABLE WITH WIDE RANGE OF INPUT VOLTAGES}

도 1은 종래의 차동 증폭 회로의 회로 구성의 일례를 도시한 도면.

도 2는 도 1의 차동 증폭 회로의 동작을 설명하기 위한 도면.

도 3은 종래의 차동 증폭 회로의 회로 구성의 다른 일례를 도시한 도면.

도 4는 본 발명에 의한 차동 증폭 회로의 제1 실시예의 회로 구성을 도시한 도면.

도 5는 도 4의 차동 증폭 회로의 동작을 설명하기 위한 도면.

도 6은 본 발명에 의한 차동 증폭 회로의 제2 실시예의 회로 구성을 도시한 도면.

도 7은 본 발명에 의한 차동 증폭 회로의 제3 실시예의 회로 구성을 도시한 도면.

도 8은 본 발명에 의한 차동 증폭 회로의 제4 실시예의 회로 구성을 도시한 도면.

도 9는 본 발명에 의한 차동 증폭 회로의 제5 실시예의 회로 구성을 도시한 도면.

<도면의 주요 부분에 대한 부호의 설명>

50 : 차동 증폭 회로 51 : NMOS 트랜지스터

52 : NMOS 트랜지스터 53 : 정전류원

54 : 저항 55 : 저항

56 : PMOS 트랜지스터 57 : PMOS 트랜지스터

58 : 정전류원

본 발명은 일반적으로 신호를 증폭하는 증폭 회로에 관한 것으로, 자세하게는 차동 입력 신호를 증폭하는 차동 증폭 회로에 관한 것이다.

도 1은 종래의 차동 증폭 회로의 회로 구성의 일례를 도시한 도면이다. 이 회로예는 NMOS 트랜지스터를 이용한 구성이지만, PMOS 트랜지스터를 이용하더라도 마찬가지로 차동 증폭 회로를 구성할 수 있다.

도 1에 나타내는 차동 증폭 회로(10)는 NMOS 트랜지스터(11), NMOS 트랜지스터(12), 정전류원(13), 저항(14) 및 저항(15)을 포함한다. NMOS 트랜지스터(11)의 게이트단이 입력단(IN+)이며, NMOS 트랜지스터(12)의 게이트단이 입력단(IN-)이다. NMOS 트랜지스터(11)의 드레인단과 저항(14)과의 접속점이 출력단(OUT-)이며, NMOS 트랜지스터(12)의 드레인단과 저항(15)과의 접속점이 출력단(OUT+)이다. 정전류원(13)을 흐르는 전류의 전류치를 Isrc1로 하고, NMOS 트랜지스터(12)를 흐르는 전류의 전류치를 Idn-로 한다.

도 2는 도 1의 차동 증폭 회로(10)의 동작을 설명하기 위한 도면이다. (a)는 입력단(IN+ 및 IN-)에 입력되는 입력 전압 파형을 나타내고, (b)는 NMOS 트랜지스터(12)를 흐르는 전류(Idn-)를 나타내고, (c)는 출력단(OUT+ 및 OUT-)으로부터 출력되는 출력 전압 파형이다.

도 2(a)에서, 실선으로 나타내는 전압 파형(21)은 차동 증폭 회로(10)가 양호하게 동작하는 입력 전압 조건의 입력 전압이다. 입력단(IN+)에 입력되는 전압을 Vin+, 입력단(IN-)에 입력되는 전압을 Vin-로 하여 나타내고 있다. 한편 Vin_cm은 입력 공통 모드 전압이며, Vin+와 Vin-의 평균과 같다. 도 2의 (a)에서는, 도면 좌측단에서 도면 우측으로 감에 따라서(예컨대 시간 경과에 따라서), 전압(Vin+)이 상승하고, 전압(Vin-)이 하강하고 있다.

도 2(b)에서, 실선으로 나타내는 전류 파형(31)은 전압 파형(21)의 입력 전압을 인가했을 때의 전류(Idn-)의 변화를 나타내고 있다. 도 1에서, 입력단(IN+)에 인가하는 전압(Vin+)이 상승하면 NMOS 트랜지스터(11)의 도통성이 증가하고, 입력단(IN-)에 인가하는 전압(Vin-)이 저하되면 NMOS 트랜지스터(12)의 도통성이 감소한다. 정전류원(13)에 흐르는 전류(Isrc1)가 일정하면, NMOS 트랜지스터(11)를 흐르는 전류가 증가하는 동시에, 그 증가분과 같은 분만큼 NMOS 트랜지스터(12)를 흐르는 전류가 감소한다. 이 NMOS 트랜지스터(12)를 흐르는 전류(Idn-)의 감소가 도 2(b)에서, 전류 파형(31)으로서 나타내어진다.

도 2(c)에서, 실선으로 나타내는 전류 파형(41)은 전압 파형(21)의 입력 전압을 인가했을 때의 출력 전압의 변화를 나타내고 있다. 출력단(OUT+)에 출력되는 전압을 Vout+, 출력단(OUT-)에 출력되는 전압을 Vout-로 하여 나타내고 있다. NMOS 트랜지스터(11)를 흐르는 전류가 증가함에 따라서, 그 전류가 흐르는 저항(14)에서의 전압 강하가 증대되고, 출력 전압(Vout-)이 저하한다. 또한 NMOS 트랜지스터(12)를 흐르는 전류가 감소함에 따라서, 그 전류가 흐르는 저항(15)에서의 전압 강하가 감소하고, 출력 전압(Vout+)이 상승한다. 출력 전압(Vout- 및 Vout+)의 변화 정도는 각각 저항(14 및 15)의 저항치(R1 및 R2)에 비례한다. 저항치(R1 및 R2)가 클수록 증폭율이 높아진다.

도 2(a)에서, 점선으로 나타내는 전압 파형(22)은 입력 전압치가 Vin+ 및 Vin- 모두, 전압 파형(21)의 경우에 비교하여 낮게 된 경우를 나타낸다. 이 경우, (b)에 점선으로 나타내는 전류 파형(32)과 같이, 전류(Idn-)의 변화량은 전류 파형(31)의 경우와 비교하여 작아진다. 이에 따라서, (c)에 점선으로 나타내는 전압 파형(42)과 같이, 출력 전압(Vout-) 및 출력 전압(Vout+)의 변화량이 전압 파형(41)의 경우와 비교하여 작아진다. 즉, 증폭율이 감소해 버린다.

또한 도 2(a)에서, 쇄선으로 나타내는 전압 파형(23)은 입력 전압치가 Vin+ 및 Vin-이 양쪽 모두 더욱 낮게 된 경우를 나타낸다. 이 때, NMOS 트랜지스터(11 및 12)의 소스 측의 전위를 Vn1로 하고, NMOS 트랜지스터의 임계치 전압을 Vth로 하여, 입력 전압(Vin+ 및 Vin-)이 Vn1+Vth와 같은 정도 혹은 그 이하로 되어 버리면, 차동 증폭 회로(10)가 거의 정상적인 증폭 동작을 하지 않게 된다. 즉, (b)에 쇄선으로 나타내는 전류 파형(33)과 같이, 전류(Idn-)는 거의 변화하지 않게 된다. 이에 따라서, (c)에 쇄선으로 나타내는 전류 파형(43)과 같이, 출력 전압(Vout-) 및 출력 전압(Vout+)의 변화는 거의 없어져, 차동 증폭 회로(10)의 증폭 동작이 손상되어 버린다.

입력 전압치(Vin+ 및 Vin-)가 완전히 Vn1+Vth 이하로 되어 버리면, 출력 전압(Vout-) 및 출력 전압(Vout+)의 변화는 실질적으로 소멸하여, 차동 증폭 회로(10)의 증폭 동작이 완전히 손상되게 된다. 즉 차동 증폭 회로(10)에는 입력 전압에 관해서 임계치 전압(Vth)만큼의 불감대가 존재하기 때문에, 정상적인 증폭 동작을 하기 위한 입력 전압의 변화 가능한 범위가 이 불감대에 의해 제한된다.

도 3은 종래의 차동 증폭 회로의 회로 구성의 다른 일례를 도시한 도면이다. 이 회로는 상기한 임계치 전압(Vth)만큼의 불감대의 문제를 해소하도록 구성된 것이다. 도 3에서, 도 1과 동일한 구성 요소는 동일한 번호로 참조하고, 그 설명은 생략한다.

도 3에 나타내는 차동 증폭 회로(10A)는 NMOS 트랜지스터(11), NMOS 트랜지스터(12), 정전류원(13), PMOS 트랜지스터(16), PMOS 트랜지스터(17) 및 정전류원(18)을 포함한다. 이 차동 증폭 회로(10A)에서는, PMOS 트랜지스터(16)의 게이트단은 NMOS 트랜지스터(11)의 게이트단과 동일한 입력단(IN+)이며, 동일한 입력 전압(Vin+)이 인가된다. 또한 PMOS 트랜지스터(17)의 게이트단은 NMOS 트랜지스터(12)의 게이트단과 동일한 입력단(IN-)이며, 동일한 입력 전압(Vin-)이 인가된다. PMOS 트랜지스터(16), PMOS 트랜지스터(17) 및 정전류원(18)은 P 채널의 차동 증폭 회로를 구성하여, NMOS 트랜지스터(11), NMOS 트랜지스터(12) 및 정전류원(13)으로 구성되는 N 채널의 차동 증폭 회로와 같은 동작을 한다.

이 구성의 경우, 입력 전압(Vin+ 및 Vin-)이 저하하더라도, PMOS 트랜지스터(11 및 12)에 충분히 큰 게이트·드레인간 전압이 인가되기 때문에, P 채널의 차동 증폭 회로가 적절한 증폭 동작을 한다. 이에 따라, N 채널의 차동 증폭 회로가 적절한 증폭 동작을 실행할 수 없는 입력 전압 조건이라도, N 채널 측과 P 채널 측의 결합 전체로서는, 적절한 증폭 동작을 실현할 수 있다. 한편 입력 전압(Vin+ 및 Vin-)이 높은 경우(도 2(a)의 입력 전압 파형(21)과 같은 경우)에는, PMOS 트랜지스터(11 및 12)에 충분한 게이트·드레인간 전압을 확보할 수 없기 때문에, P 채널의 차동 증폭 회로는 적절한 증폭 동작을 실행할 수 없다. 그러나 이 경우에는, N 채널의 차동 증폭 회로가 적절한 증폭 동작을 실행하기 때문에, N 채널 측과 P 채널 측의 결합 전체로서는, 적절한 증폭 동작을 실현할 수 있다.

도 3의 회로 구성의 경우, 2개의 정전류원과, 하나의 PMOS 트랜지스터와, 하나의 NMOS 트랜지스터가, 전원 전위(VDD)와 접지 전위(GND) 사이에서 다단으로 겹쳐 쌓여 있고, 다단 쌓기의 단수가 4단으로 되어 있다. 도 1의 회로 구성의 다단 쌓기의 단수가 3단인 데 대하여, 1층 많게 되어 있다.

회로 구성에 상관없이, 전원 전압(VDD)이 어떠한 원인에 의해 저하하여, 각 소자에 충분한 전압이 인가되지 않게 될 정도의 상태가 되면, 정상적인 동작이 손상된다. 도 1의 회로 구성에서는, 3단 쌓기이기 때문에, 하나의 소자가 정상적으로 동작하는 데에 필요한 전압보다 높은 3단분의 전원 전압(VDD)이 확보되면, 차동 증폭 회로(10)는 정상적으로 동작한다. 그러나 이 차동 증폭 회로(10)가 정상적으로 동작하는 전원 전압(VDD)이라도, 하나의 소자가 정상적으로 동작하는 데에 필요한 전압 인 4단분의 전원 전압이 필요한 도 3의 차동 증폭 회로(10A)는 정상적으로 동작할 수 없다. 즉, 도 3의 차동 증폭 회로(10A)는 도 1의 차동 증폭 회로(10)에 비교하여, 전원 전압(VDD)의 저하에 대한 영향을 받기 쉽다.

특허문헌 1에는 도 3의 회로와 같은 구성의 차동 증폭 회로로서, 입출력 전압 범위를 넓게 잡는 것이 가능하며, 또 높은 정밀도로 증폭할 수 있는 CMOS 연산 증폭 회로가 개시되어 있다.

<특허문헌 1>

일본 특허 공개 2002-344261호 공보

이상을 감안하여, 본 발명은 넓은 입력 전압 범위에 대하여 적절하게 동작 가능하고, 또한 낮은 전원 전압이라도 적절하게 동작할 수 있는 차동 증폭 회로를 제공하는 것을 목적으로 한다.

본 발명에 의한 차동 증폭 회로는, 일단이 제1 기준 전위에 결합되는 제1 부하와, 상기 제1 부하의 타단에 드레인단이 결합된 제1 MOS 트랜지스터와, 일단이 상기 제1 기준 전위에 결합되는 제2 부하와, 상기 제2 부하의 타단에 드레인단이 결합된 제2 MOS 트랜지스터와, 상기 제1 MOS 트랜지스터의 소스단 및 상기 제2 MOS 트랜지스터의 소스단과 제2 기준 전위와의 사이에 결합되는 제1 정전류원과, 상기 제1 부하의 상기 타단에 소스단이 결합된 제3 MOS 트랜지스터와, 상기 제2 부하의 상기 타단에 소스단이 결합된 제4 MOS 트랜지스터와, 상기 제3 MOS 트랜지스터의 드레인단 및 상기 제4 MOS 트랜지스터의 드레인단과 상기 제2 기준 전위와의 사이에 결합되는 제2 정전류원을 포함하며, 상기 제1 및 상기 제4 MOS 트랜지스터의 게이트끼리가 결합되고, 상기 제2 및 상기 제3 MOS 트랜지스터의 게이트끼리가 결합되고, 상기 제1 및 제2 MOS 트랜지스터는 제1 도통 타입이며, 상기 제3 및 제4 MOS 트랜지스터는 제2 도통 타입인 것을 특징으로 한다.

이하, 본 발명의 실시예를 첨부 도면을 이용하여 상세히 설명한다.

도 4는 본 발명에 의한 차동 증폭 회로의 제1 실시예의 회로 구성을 도시한 도면이다. 도 4의 차동 증폭 회로(50)는 NMOS 트랜지스터(51), NMOS 트랜지스터(52), 정전류원(53), 저항(54), 저항(55), PMOS 트랜지스터(56), PMOS 트랜지스터(57) 및 정전류원(58)을 포함한다.

저항(54), NMOS 트랜지스터(51) 및 정전류원(53)이, 전원 전압(VDD)과 접지 전압 사이에, 이 순으로 직렬로 접속된다. 또한, 이 직렬 접속과 정전류원(53)을 공유하는 형태로, 저항(55), NMOS 트랜지스터(52) 및 정전류원(53)이, 전원 전압(VDD)과 접지 전압 사이에 이 순서대로 직렬로 접속된다.

NMOS 트랜지스터(51)의 게이트단이 입력단(IN+)으로서 기능하고, NMOS 트랜지스터(52)의 게이트단이 입력단(IN-)으로서 기능한다. NMOS 트랜지스터(51)의 드레인단과 저항(54)과의 접속점이 출력단(OUT-)으로서 기능하고, NMOS 트랜지스터(52)의 드레인단과 저항(55)과의 접속점이 출력단(OUT+)으로서 기능한다. 정전류원(53)을 흐르는 전류의 전류치를 Isrc1로 하고, NMOS 트랜지스터(52)를 흐르는 전류의 전류치를 Idn-로 한다.

출력단(OUT-)(NMOS 트랜지스터(51)의 드레인단과 저항(54)과의 접속점)과 접지 전위 사이에는 또한, PMOS 트랜지스터(57)와 정전류원(58)이 이 순으로 직렬로 접속된다. 또한, 이 직렬 접속과 정전류원(58)을 공유하는 형태로, 출력단(OUT+)(NMOS 트랜지스터(52)의 드레인단과 저항(55)과의 접속점)과 접지 전위와의 사이에는, PMOS 트랜지스터(56)와 정전류원(58)이 이 순으로 직렬로 접속된다. 정전류원(58)을 흐르는 전류의 전류치를 Isrc2로 하고, PMOS 트랜지스터(56)를 흐르는 전류의 전류치를 Idp+로 한다.

PMOS 트랜지스터(56)의 게이트단도 또한 입력단(IN+)으로서 이용되고, 마찬가지로 PMOS 트랜지스터(57)의 게이트단도 또한 입력단(IN-)으로서 이용된다. 즉, NMOS 트랜지스터(51)의 게이트단과 PMOS 트랜지스터(56)의 게이트단은 동일한 입력단(IN+)에 접속되고, NMOS 트랜지스터(52)의 게이트단과 PMOS 트랜지스터(57)의 게이트단은 동일한 입력단(IN-)에 접속된다.

도 5는 도 4의 차동 증폭 회로(50)의 동작을 설명하기 위한 도면이다. (a)는 입력단(IN+ 및 IN-)에 입력되는 입력 전압 파형을 나타내고, (b)는 NMOS 트랜지스터(52)를 흐르는 전류(Idn-)를 나타내고, (c)는 PMOS 트랜지스터(56)를 흐르는 전류(Idp+)를 나타내고, (d)는 출력단(OUT+ 및 OUT-)으로부터 출력되는 출력 전압 파형이다.

도 5(a)에서, 실선으로 나타내는 전압 파형(61)은 입력 전압 조건으로서 전원 전압(VDD)에 가까운 전압 범위의 입력 전압이 주어진 경우의 전압 파형이다. 입력단(IN+)에 입력되는 전압을 Vin+, 입력단(IN-)에 입력되는 전압을 Vin-로서 나타 내고 있다. 한편 Vin_cm은 입력 공통 모드 전압이며, Vin+와 Vin-의 평균과 같다. 도 5의 (a)에서는, 도면 좌측단에서 도면 우측으로 감에 따라서(예컨대 시간 경과에 따라서), 전압(Vin+)이 상승하고, 전압(Vin-)이 하강하고 있다.

도 5(b)에서, 실선으로 나타내는 전류 파형(71)은 전압 파형(61)의 입력 전압을 인가했을 때의 전류(Idn-)의 변화를 나타내고 있다. 도 4에서, 입력단(IN+)에 인가하는 전압(Vin+)이 상승하면 NMOS 트랜지스터(51)의 도통성이 증가하고, 입력단(IN-)에 인가하는 전압(Vin-)이 저하하면 NMOS 트랜지스터(52)의 도통성이 감소한다. 정전류원(53)에 흐르는 전류(Isrc1)가 일정하면, NMOS 트랜지스터(51)를 흐르는 전류가 증가하는 동시에, 그 증가분과 같은 분만큼 NMOS 트랜지스터(52)를 흐르는 전류가 감소한다. 이 NMOS 트랜지스터(52)를 흐르는 전류(Idn-)의 감소가, 도 5(b)에서, 전류 파형(71)으로서 나타내어진다.

도 5(c)에서, 실선으로 나타내는 전류 파형(81)은 전압 파형(61)의 입력 전압을 인가했을 때의 전류(Idp+)의 변화를 나타내고 있다. 도 4에서, 입력단(IN+)에 인가하는 전압(Vin+)이 상승하면 PMOS 트랜지스터(56)의 도통성이 감소하고, 입력단(IN-)에 인가하는 전압(Vin-)이 저하하면 PMOS 트랜지스터(57)의 도통성이 증대된다. 정전류원(58)에 흐르는 전류(Isrc2)가 일정하면, PMOS 트랜지스터(56)를 흐르는 전류가 감소하는 동시에, 그 감소분과 같은 분만큼 PMOS 트랜지스터(57)를 흐르는 전류가 증가한다. 이 PMOS 트랜지스터(56)를 흐르는 전류(Idp+)의 감소가, 도 5(c)에서, 전류 파형(81)으로서 나타내어진다.

단, 이 경우, 전압 파형(61)에 나타내는 입력 전압(도 5(a))이 전원 전압 (VDD)에 가깝기 때문에, PMOS 트랜지스터(56 및 57)는 미소하게만 도통하게 된다. 더구나 PMOS 트랜지스터(56)가 도통하는 조건, 즉 입력단(IN+)에 인가하는 전압(Vin+)이 낮은 경우에는, IN-에 인가하는 전압(Vin-)이 상대적으로 높고 NMOS 트랜지스터(52)가 도통하여 출력단(OUT+)의 전압이 저하하고 있다. 따라서, PMOS 트랜지스터(56)의 소스단(OUT+)과 게이트단(IN+) 사이에 트랜지스터의 임계치 전압을 충분히 넘는 전압은 인가되지 않고, 전류(Idp+)의 양은 전류 파형(81)으로 나타나는 바와 같이 매우 작다.

도 5(d)에서, 실선으로 나타내는 전압 파형(91)은 전압 파형(61)의 입력 전압을 인가했을 때의 출력 전압의 변화를 나타내고 있다. 출력단(OUT+)에 출력되는 전압을 Vout+, 출력단(OUT-)에 출력되는 전압을 Vout-로서 나타내고 있다. NMOS 트랜지스터(51)를 흐르는 전류가 증가함에 따라서, 그 전류가 흐르는 저항(54)에서의 전압 강하가 증대되고, 출력 전압(Vout-)이 저하한다. 또한 NMOS 트랜지스터(52)를 흐르는 전류가 감소함에 따라서, 그 전류가 흐르는 저항(55)에서의 전압 강하가 감소하고, 출력 전압(Vout+)이 상승한다. 출력 전압(Vout- 및 Vout+)의 변화의 정도는 각각 저항(54 및 55)의 저항치(R1 및 R2)에 비례한다. 저항치(R1 및 R2)가 클수록 증폭율이 높아진다.

도 5(a)에서, 점선으로 나타내는 전압 파형(62)은 입력 전압치가 Vin+ 및 Vin- 모두, 전압 파형(61)의 경우에 비교하여 낮게 된 경우를 나타낸다. 이 경우, (b)에 점선으로 나타내는 전류 파형(72)과 같이, 전류(Idn-)의 변화량은 전류 파형(71)의 경우와 비교하여 작아진다. 반대로, (c)에 점선으로 나타내는 전류 파형 (82)과 같이, 전류(Idp+)의 변화량은 전류 파형(81)의 경우와 비교하여 커진다. 단, 전류(Idp+)의 변화량의 증대는 전류(Idn-)의 변화량의 감소에 비교하여 작다. 이에 따라서, (d)에 점선으로 나타내는 전압 파형(92)과 같이, 출력 전압(Vout-) 및 출력 전압(Vout+)의 변화량이 전압 파형(91)의 경우와 비교하여 약간 작아진다. 그러나, 전류(Idp+)의 변화량의 증대 효과에 의해, 도 2(c)의 출력 전압 파형(42)의 경우 정도로는 증폭율은 감소하지 않는다.

도 5(a)에서, 쇄선으로 나타내는 전압 파형(63)은 입력 전압치가 Vin+ 및 Vin-이 양쪽 다 더욱 작아진 경우를 나타낸다. 이 때, NMOS 트랜지스터(51 및 52)의 소스 측의 전위를 Vn1로 하고, NMOS 트랜지스터의 임계치 전압을 Vth로 하여, 입력 전압(Vin+ 및 Vin-)이 Vn1+Vth와 같은 정도 혹은 그 이하로 되어 버리면, 차동 증폭 회로(50)의 N 채널 측의 회로는 거의 정상적인 증폭 동작을 하지 않게 된다. 즉, (b)에 쇄선으로 나타내는 전류 파형(73)과 같이, 전류(Idn-)는 거의 변화하지 않게 된다.

그러나 입력 전압(Vin+ 및 Vin-)이 충분히 작아짐으로써, PMOS 트랜지스터(56) 및 PMOS 트랜지스터(57) 중에서 도통하는 쪽의 트랜지스터는 충분히 도통하게 된다. 따라서, (c)에 쇄선으로 나타내는 전류 파형(83)과 같이, 전류(Idp+)는 제로에서 전류량(Isrc2)까지의 범위로 충분히 변화되는 전류가 된다.

이에 따라서, (d)에 쇄선으로 나타내는 전압 파형(93)과 같이, 전압 파형(91)의 경우와 비교하여 약간 증폭율은 저하하지만, 차동 증폭기로서의 동작 자체가 손상되는 일은 없고, 정상적인 증폭 동작이 유지되게 된다. 즉, 입력 전압이 저 하한 경우, NMOS 트랜지스터(51), NMOS 트랜지스터(52) 및 정전류원(53)으로 구성되는 N 채널 측의 차동 증폭기에서는 적절한 증폭 동작이 손상됨에도 불구하고, PMOS 트랜지스터(56), PMOS 트랜지스터(57) 및 정전류원(58)으로 구성되는 P 채널 측의 회로가 적절히 동작하여, 차동 증폭 회로(50) 전체적으로는 적절한 증폭 동작이 이루어진다.

입력 전압치(Vin+ 및 Vin-)가 완전히 Vn1+ Vth 이하로 되어 버리더라도, 출력 전압(Vout-) 및 출력 전압(Vout+)의 변화가 소멸되어 버리는 일은 없다. 즉 차동 증폭 회로(50)에는 입력 전압에 대해서 임계치 전압(Vth)분의 불감대가 존재하는 일은 없고, 정상적인 증폭 동작을 하기 때문에 입력 전압이 변화할 수 있는 범위가 이 불감대에 의해 제한되는 일도 없다.

도 4의 차동 증폭 회로(50)에서, 출력 전압(Vout+)은 Vdd-R2{(Idn-)+(Idp+)}이 된다. Vout+가 상승하면, PMOS 트랜지스터(56)의 도통 정도가 증가하여, Vout+의 레벨을 끌어내리는 방향으로 기능한다. 따라서, 차동 증폭 회로(50)의 증폭율은 도 1에 나타내는 차동 증폭 회로(10)의 증폭율에 비교하여 약간 작아진다. 그 대신에, 입력 전압의 변동에 의해서, 출력 전압 레벨이 변동하는 것을 억제하는 효과가 있게 된다.

또한, 정전류원(53 및 58)의 전류치가 같은 경우(Isrc1=Isrc2), 차동 증폭 회로(50)의 N 채널 측의 회로가 동작하고 P 채널 측의 회로가 거의 동작하지 않고 있을 때와, 차동 증폭 회로(50)의 P 채널 측의 회로가 동작하고 N 채널 측의 회로가 거의 동작하고 있지 않을 때에도, 동일한 출력 전위를 확보할 수 있다. 즉, 출 력단(OUT+)의 전압(Vout+) 및 출력단(OUT-)의 전압(Vout-) 중에, 높은 쪽의 전압 레벨을, 입력 전압의 고저에 상관없이 일정하게 할 수 있다.

또한 도 4에 나타내는 차동 증폭 회로(50)에서는, 전원 전위(VDD)와 접지 전위 사이에는 하나의 저항(54 또는 55), 하나의 트랜지스터(51, 52, 56 또는 57) 및 하나의 정전류원(53 또는 58)이 설치되어 있고, 다단 쌓기의 단수가 3단으로 되어 있다. 따라서, 도 3에 나타내는 종래의 회로 구성보다도 적은 단수이며, 도 3의 회로가 정상적으로 동작할 수 없는 저전압이라도, 하나의 소자가 정상적으로 동작하는 데에 필요한 전압 보다 높은 3단분의 전원 전압(VDD)이 확보되면, 차동 증폭 회로(50)는 정상적으로 동작할 수 있다.

도 6은 본 발명에 의한 차동 증폭 회로의 제2 실시예의 회로 구성을 도시한 도면이다. 도 6의 차동 증폭 회로(50A)는 PMOS 트랜지스터(101), PMOS 트랜지스터(102), 정전류원(103,) 저항(104), 저항(105), NMOS 트랜지스터(106), NMOS 트랜지스터(107) 및 정전류원(108)을 포함한다.

저항(104), PMOS 트랜지스터(101) 및 정전류원(103)이, 접지 전압과 전원 전압(VDD) 사이에, 직렬로 접속된다. 또한, 이 직렬 접속과 정전류원(103)을 공유하는 형태로, 저항(105), PMOS 트랜지스터(102) 및 정전류원(103)이, 접지 전압과 전원 전압(VDD) 사이에 직렬로 접속된다.

PMOS 트랜지스터(101)의 게이트단이 입력단(IN+)으로서 기능하고, PMOS 트랜지스터(102)의 게이트단이 입력단(IN-)으로서 기능한다. PMOS 트랜지스터(101)의 드레인단과 저항(104)과의 접속점이 출력단(OUT-)으로서 기능하고, PMOS 트랜지스 터(102)의 드레인단과 저항(105)과의 접속점이 출력단(OUT+)으로서 기능한다.

출력단(OUT-)(PMOS 트랜지스터(101)의 드레인단과 저항(104)과의 접속점)과 전원 전위(VDD) 사이에는 또한, NMOS 트랜지스터(107)와 정전류원(108)이 직렬로 접속된다. 또한, 이 직렬 접속과 정전류원(108)을 공유하는 형태로, 출력단(OUT+)(PMOS 트랜지스터(102)의 드레인단과 저항(105)과의 접속점)과 전원 전위(VDD) 사이에는 NMOS 트랜지스터(106)와 정전류원(108)이 직렬로 접속된다.

NMOS 트랜지스터(106)의 게이트단도 또한 입력단(IN+)으로서 이용되고, 마찬가지로 NMOS 트랜지스터(107)의 게이트단도 또한 입력단(IN-)으로서 이용된다. 즉, PMOS 트랜지스터(101)의 게이트단과 NMOS 트랜지스터(106)의 게이트단은 동일한 입력단(IN+)에 접속되고, PMOS 트랜지스터(102)의 게이트단과 NMOS 트랜지스터(107)의 게이트단은 동일한 입력단(IN-)에 접속된다.

도 6의 회로 구성의 차동 증폭 회로(50A)는 도 4의 회로 구성의 차동 증폭 회로(50)와 비교하여, NMOS와 PMOS를 교체한 구성으로 되어 있다. 이러한 구성의 차동 증폭 회로(50A)에 의해서도, N 채널 측과 P 채널 측의 역할이 교체되고 있는 것 이외에는 차동 증폭 회로(50)와 같은 식으로 동작하여, 동일한 효과를 가져올 수 있다. 즉, 차동 증폭 회로(50A)에는, 입력 전압에 대해서 임계치 전압(Vth)분의 불감대가 존재하는 일은 없고, 정상적인 증폭 동작을 하기 위해서 입력 전압이 변화할 수 있는 범위가 불감대의 존재에 의해 제한되는 일이 없다.

또한 도 4에 나타내는 차동 증폭 회로(50A)에서는, 다단 쌓기의 단수가 3단으로 되고 있으며, 도 3의 종래의 회로가 정상적으로 동작할 수 없는 저전원 전압 이라도, 하나의 소자가 정상적으로 동작하는 데에 필요한 전압 보다 높은 3단분의 전원 전압(VDD)이 확보되면, 차동 증폭 회로(50A)는 정상적으로 동작할 수 있다.

도 7은 본 발명에 의한 차동 증폭 회로의 제3 실시예의 회로 구성을 도시한 도면이다. 도 7에서, 도 4와 동일한 구성 요소는 동일한 번호로 참조하고, 그 설명은 생략한다.

도 7의 차동 증폭 회로(50B)에서는, 도 4의 차동 증폭 회로(50)의 저항(54 및 55)이 PMOS 트랜지스터(54A 및 55A)에서 치환되고 있다. 그 이외의 구성은 도 7과 도 4 간이 서로 동일하다. PMOS 트랜지스터(54A 및 55A)의 게이트단에는 공통의 바이어스 전압(VBIAS1)이 인가되고 있다.

PMOS 트랜지스터(54A 및 55A)의 소스·게이트간 전압은 일정하기 때문에, 드레인 전류를 거의 변화시키는 일없이, 소스·드레인간 전압을 크게 변화시킬 수 있다. 즉, PMOS 트랜지스터(54A 및 55A)는 매우 큰 저항치를 갖는 저항으로서 기능할 수 있다. 또한 도 7의 구성에서는, PMOS 트랜지스터(54A 및 55A)의 게이트단에는 공통의 바이어스 전압(VBIAS1)이 인가되고 있기 때문에, 이 바이어스 전압(VBIAS1)을 조정함으로써, 차동 증폭 회로(50B)의 증폭율을 용이하게 제어할 수 있다.

도 8은 본 발명에 의한 차동 증폭 회로의 제4 실시예의 회로 구성을 도시한 도면이다. 도 8에서, 도 7과 동일한 구성 요소는 동일한 번호로 참조하고, 그 설명은 생략한다.

도 8의 차동 증폭 회로(50C)에서는, 도 7의 차동 증폭 회로(50B)의 PMOS 트랜지스터(54A 및 55A)에 대하여, 각각, PMOS 트랜지스터(54B 및 55B)가 병렬로 접 속되어 있다. 그 이외의 구성은 도 8과 도 7 간이 서로 동일하다. PMOS 트랜지스터(54B)의 게이트단은 출력단(OUT-)에 접속되고, PMOS 트랜지스터(55B)의 게이트단은 출력단(OUT+)에 접속된다.

PMOS 트랜지스터(54A 및 55A)는 매우 큰 저항치를 갖는 저항으로서 기능하여, 바이어스 전압(VBIAS1)을 조정함으로써, 차동 증폭 회로(50B)의 증폭율을 용이하게 제어할 수 있다. 또한, Vout+이 상승하면, PMOS 트랜지스터(55B)의 도통성이 저하하여, Vout+의 레벨을 끌어내리는 방향으로 기능한다. Vout-와 PMOS 트랜지스터(54B)의 관계도 마찬가지이다. 따라서, PMOS 트랜지스터(54B 및 55B)는 차동 증폭 회로(50C)의 증폭율을 억제하도록 기능한다. 이에 따라, 차동 증폭 회로(50C)의 동작을 보다 안정시킬 수 있다.

도 9는 본 발명에 의한 차동 증폭 회로의 제5 실시예의 회로 구성을 도시한 도면이다. 도 9에서, 도 4와 동일한 구성 요소는 동일한 번호로 참조하고, 그 설명은 생략한다.

도 9의 차동 증폭 회로(50D)에서는, 도 4의 차동 증폭 회로(50)의 정전류원(53 및 58)이 NMOS 트랜지스터(53A 및 58A)에서 치환되고 있다. 그 이외의 구성은 도 9와 도 4 간이 서로 동일하다. NMOS 트랜지스터(53A 및 58A)의 게이트단에는 공통의 바이어스 전압(VBIAS2)이 인가되고 있다.

PMOS 트랜지스터(53A 및 58A)의 소스·게이트간 전압은 일정하기 때문에, PMOS 트랜지스터(53A 및 58A)는 대략 일정한 전류를 흘리는 정전류원으로서 기능할 수 있다. 또한 바이어스 전압(VBIAS2)을 조정함으로써, 차동 증폭 회로(50D)의 증 폭율을 용이하게 제어할 수 있다.

또한 NMOS 트랜지스터(53A 및 58A)의 게이트단을 공통의 바이어스 전압으로 설정함으로써, NMOS 트랜지스터(53A)를 흐르는 전류량과 NMOS 트랜지스터(58A)를 흐르는 전류량을, 실질적으로 동일하게 설정할 수 있다. 즉, 차동 증폭 회로(50D)의 N 채널 측의 회로가 동작하고 P 채널 측의 회로가 거의 동작하고 있지 않을 때와, 차동 증폭 회로(50D)의 P 채널 측의 회로가 동작하고 N 채널 측의 회로가 거의 동작하고 있지 않을 때에도 동일한 출력 전위를 확보할 수 있다. 즉, 출력단(OUT+)의 출력 전압 및 출력단(OUT-)의 출력 전압 중에서 높은 쪽의 전압 레벨을, 입력 전압의 고저에 상관없이 일정하게 할 수 있다.

이상, 본 발명을 실시예에 기초하여 설명했지만, 본 발명은 상기 실시예에 한정되는 것이 아니라, 특허청구범위에 기재한 범위 내에서 여러 가지 변형이 가능하다.

본 발명의 적어도 하나의 실시예에 따르면, 차동 증폭 회로에서, 제1 도통 타입의 MOS 트랜지스터로 구성되는 회로 부분과 제2 도통 타입의 MOS 트랜지스터로 구성되는 회로 부분이 병렬로 설치되어 있기 때문에, 입력 전압의 고저에 상관없이 어느 한 쪽의 회로 부분은 정상적으로 동작할 수 있다. 따라서, 입력 전압에 대해서 임계치 전압(Vth)분의 불감대가 존재하는 일이 없고, 넓은 입력 전압 범위에 대하여 적절하게 동작할 수 있다. 또한 차동 증폭 회로에서, 다단 쌓기의 단수가 3단으로 되어 있고, 하나의 소자가 정상적으로 동작하는 데에 필요한 전압 보다 높은 3단분의 전원 전압이 확보되면, 정상적으로 동작할 수 있다.

Claims

일단이 제1 기준 전위에 결합되는 제1 부하와,

상기 제1 부하의 타단에 드레인단이 결합된 제1 MOS 트랜지스터와,

일단이 상기 제1 기준 전위에 결합되는 제2 부하와,

상기 제2 부하의 타단에 드레인단이 결합된 제2 MOS 트랜지스터와,

상기 제1 MOS 트랜지스터의 소스단 및 상기 제2 MOS 트랜지스터의 소스단과 제2 기준 전위와의 사이에 결합되는 제1 정전류원과,

상기 제1 부하의 상기 타단에 소스단이 결합된 제3 MOS 트랜지스터와,

상기 제2 부하의 상기 타단에 소스단이 결합된 제4 MOS 트랜지스터와,

상기 제3 MOS 트랜지스터의 드레인단 및 상기 제4 MOS 트랜지스터의 드레인단과 상기 제2 기준 전위와의 사이에 결합되는 제2 정전류원을 포함하고,

상기 제1 및 상기 제4 MOS 트랜지스터의 게이트끼리가 결합되고, 상기 제2 및 상기 제3 MOS 트랜지스터의 게이트끼리가 결합되고, 상기 제1 및 제2 MOS 트랜지스터는 제1 도통 타입이며, 상기 제3 및 제4 MOS 트랜지스터는 제2 도통 타입인 것을 특징으로 하는 차동 증폭 회로.
제1항에 있어서, 상기 제1 및 제2 MOS 트랜지스터는 N 채널의 트랜지스터이며, 상기 제3 및 제4 MOS 트랜지스터는 P 채널의 트랜지스터인 것을 특징으로 하는 차동 증폭 회로.
제1항에 있어서, 상기 제1 및 제2 MOS 트랜지스터는 P 채널의 트랜지스터이며, 상기 제3 및 제4 MOS 트랜지스터는 N 채널의 트랜지스터인 것을 특징으로 하는 차동 증폭 회로.
제1항에 있어서, 상기 제1 부하는 제5 MOS 트랜지스터이며, 상기 제2 부하는 제6 MOS 트랜지스터인 것을 특징으로 하는 차동 증폭 회로.
제4항에 있어서, 상기 제5 MOS 트랜지스터의 게이트단과 상기 제6 MOS 트랜지스터의 게이트단은 공통의 바이어스 전위에 결합되는 것을 특징으로 하는 차동 증폭 회로.
제1항에 있어서, 상기 제1 정전류원은 제7 MOS 트랜지스터이며, 상기 제2 정전류원은 제8 MOS 트랜지스터인 것을 특징으로 하는 차동 증폭 회로.
제6항에 있어서, 상기 제7 MOS 트랜지스터의 게이트단과 상기 제8 MOS 트랜지스터의 게이트단은 공통의 바이어스 전위에 결합되는 것을 특징으로 하는 차동 증폭 회로.