JP5203809B2 - 電流ミラー回路 - Google Patents

Description

本発明は、電流ミラー回路に係り、特に、半導体集積回路における電流ミラー回路に関するものである。

従来、電流ミラー回路には、一例として図９（Ａ）に示す電流ミラー回路１００や図１０（Ａ）に示す電流ミラー回路２００がある。なお、以下では、符号の先頭が“Ｐ”であるトランジスタはＰチャネル型のＭＯＳトランジスタ（ＰＭＯＳトランジスタ）であり、符号の先頭が“Ｎ”であるトランジスタはＮチャネル型のＭＯＳトランジスタ（ＮＭＯＳトランジスタ）とする。

図９（Ａ）に示す電流ミラー回路１００では、ＮＭＯＳトランジスタＮ１０１、Ｎ１０２が飽和領域で動作することにより、Ｉ_ＯＵＴＮ∝Ｉ_ＲＥＦＮが得られる。ＮＭＯＳトランジスタが飽和領域で動作する条件は、Ｖ_ＤＳＮ＞Ｖ_ＧＳＮ−Ｖ_ＴＮである。

ここで、Ｖ_ＤＳＮは、ＮＭＯＳトランジスタのドレイン端子−ソース端子間電圧、Ｖ_ＧＳＮは、ＮＭＯＳトランジスタのゲート端子−ソース端子間電圧、Ｖ_ＴＮはＮＭＯＳトランジスタの閾値電圧である。

図１０（Ａ）に示す電流ミラー回路２００も同様である。ＰＭＯＳトランジスタＰ１０１、Ｐ１０２が飽和領域で動作することにより、Ｉ_ＯＵＴＰ∝Ｉ_ＲＥＦＰが得られる。ＰＭＯＳトランジスタが飽和領域で動作する条件は、Ｖ_ＳＤＰ＞Ｖ_ＳＧＰ−｜Ｖ_ＴＰ｜である。

ここで、Ｖ_ＳＤＰはＰＭＯＳトランジスタのソース端子−ドレイン端子間電圧、Ｖ_ＳＧＰはＰＭＯＳトランジスタのソース端子−ゲート端子間電圧、Ｖ_ＴＰはＰＭＯＳトランジスタの閾値電圧である。

電流ミラー回路１００を使用する場合、ＮＭＯＳトランジスタＮ１０１、Ｎ１０２が飽和領域で動作することが必要条件である。これは、電流ミラー回路１００のように、ＮＭＯＳトランジスタのドレイン端子に流入する電流を参照する回路では重要な課題である。そのため、図１０（Ｂ）に示す電流ミラー回路１０１のように、ＮＭＯＳトランジスタＮ１０１のドレイン端子とゲート端子を短絡することにより、飽和領域での動作を保障するのが一般的である。

電流ミラー回路２００を使用する場合も同様であり、ＰＭＯＳトランジスタＰ１０１、Ｐ１０２が飽和領域で動作することが必要条件であることから、図１０（Ｂ）に示す電流ミラー回路２０１のように、ＰＭＯＳトランジスタＰ１０１のドレイン端子とゲート端子を短絡して飽和領域での動作を保障するのが一般的である。なお、特許文献１には、電流ミラー回路２０１に類似した回路を用いた有機ＥＬ素子を駆動する回路が開示されている。
特開２００３−５７１０号公報

しかしながら、例えば電流ミラー回路１００のように、ＮＭＯＳトランジスタのドレイン端子に流入する電流を参照する回路の場合、ＮＭＯＳトランジスタが線形領域で動作せざるを得ないほどドレイン端子に流入する参照電流が小さい場合、電流ミラー回路として通常の機能を発揮できない。

従って、電流ミラー回路１００のような回路では、ＮＭＯＳトランジスタが飽和領域で動作できる程度の大きさの参照電流を入力するしかなく、電流ミラー回路１００を利用する回路に制限が生じてしまう、という問題があった。

本発明は、上述した課題を解決するために提案されたものであり、入力される参照電流が、ＭＯＳトランジスタが線形領域で動作する範囲の電流であっても、電流ミラー回路としての通常の機能を発揮させることが可能な電流ミラー回路を提供する。

上記目的を達成するために、請求項１記載の発明は、第１端子に第１所定電圧が供給され且つ制御端子に所定バイアス電圧が供給される第１チャネル型の第１トランジスタ、第２チャネル型の第２トランジスタ、及び第１端子に第２所定電圧が供給され且つ第２端子に参照電流が入力される前記第２チャネル型の第３トランジスタが直列接続され、前記第１トランジスタ及び前記第２トランジスタが飽和領域で動作し、前記第３トランジスタが線形領域で動作する第１回路と、第１端子に前記第１所定電圧が供給され且つ制御端子に前記所定バイアス電圧が供給される第１チャネル型の第４トランジスタ、制御端子が前記第２トランジスタの制御端子に接続された第２チャネル型の第５トランジスタ、及び第１端子に前記第２所定電圧が供給される前記第２チャネル型の第６トランジスタが直列接続され、前記第４トランジスタ及び前記第５トランジスタが飽和領域で動作する第２回路と、第１入力端子が、前記第４トランジスタと前記第５トランジスタとの間、及び、前記第６トランジスタの制御端子に接続され、第２入力端子が、前記第１トランジスタと前記第２トランジスタとの間、及び、前記第３トランジスタの制御端子に接続された差動増幅回路と、第１端子に前記第１所定電圧が供給されると共に、制御端子が前記差動増幅回路に接続され且つ第２端子が前記第５トランジスタと前記第６トランジスタとの間に接続された前記第１チャネル型の第７トランジスタと、第１端子に前記第１所定電圧が供給されると共に、制御端子が前記差動増幅回路に接続された前記第１チャネル型の第８トランジスタと、から成るミラー回路と、を備えている。

この発明によれば、同一構成の第１回路及び第２回路と、差動増幅回路と、ミラー回路とを上記のように接続した構成としたので、入力又は出力される参照電流が、第３トランジスタが線形領域で動作する程度の小さな電流であっても、電流ミラー回路として通常の機能を発揮させることができる。

なお、請求項２に記載したように、前記第２トランジスタ及び前記第５トランジスタの制御端子に前記差動増幅回路の前記第２入力端子が接続された構成としてもよい。

このように、第２トランジスタ及び第５トランジスタの制御端子を短絡して差動増幅回路の第２入力端子に接続した構成とすることにより、第２トランジスタ及び第５トランジスタの制御端子にバイアス電圧を印加する必要がなく、回路構成を簡略化することができる。

請求項３記載の発明は、第１端子に第１所定電圧が供給され且つ制御端子に所定バイアス電圧が供給される第１チャネル型の第１トランジスタ、第２チャネル型の第２トランジスタ、及び第１端子に第２所定電圧が供給され且つ第２端子に参照電流が入力又は出力される前記第２チャネル型の第３トランジスタが直列接続され、前記第１トランジスタ及び前記第２トランジスタが飽和領域で動作し、前記第３トランジスタが線形領域で動作する第１回路と、第１端子に前記第１所定電圧が供給され且つ制御端子に前記所定バイアス電圧が供給される第１チャネル型の第４トランジスタ、制御端子が前記第２トランジスタの制御端子に接続された第２チャネル型の第５トランジスタ、及び第１端子に前記第２所定電圧が供給される前記第２チャネル型の第６トランジスタが直列接続され、前記第４トランジスタ及び前記第５トランジスタが飽和領域で動作する第２回路と、第１端子に前記第１所定電圧が供給され且つ制御端子に前記所定バイアス電圧が供給される第１チャネル型の第７トランジスタ、制御端子が前記第２トランジスタ及び前記第５トランジスタの制御端子に接続された第２チャネル型の第８トランジスタ、及び第１端子に前記第２所定電圧が供給され且つ制御端子が前記第７トランジスタと前記第８トランジスタとの間に接続された前記第２チャネル型の第９トランジスタが直列接続され、前記第７トランジスタ及び前記第８トランジスタが飽和領域で動作する第３回路と、第１入力端子が、前記第１トランジスタと前記第２トランジスタとの間、及び、前記第３トランジスタの制御端子に接続され、第２入力端子が、前記第４トランジスタと前記第５トランジスタとの間、及び、前記第６トランジスタの制御端子に接続された差動増幅回路と、第２端子に前記第１所定電圧が供給されると共に、制御端子が前記差動増幅回路に接続され且つ第１端子が前記第５トランジスタと前記第６トランジスタとの間に接続された前記第２チャネル型の第１０トランジスタと、第１端子が前記第８トランジスタと前記第９トランジスタとの間に接続された前記第２チャネル型の第１１トランジスタと、から成るミラー回路と、を備えている。

この発明によれば、同一構成の第１回路、第２回路、及び第３回路と、差動増幅回路と、ミラー回路とを上記のように接続した構成としたので、入力又は出力される参照電流が、第３トランジスタが線形領域で動作する程度の小さな電流であっても、電流ミラー回路として通常の機能を発揮させることができる。

なお、請求項４に記載したように、前記第２トランジスタ、前記第５トランジスタ、及び前記第８トランジスタの制御端子に前記差動増幅回路の前記第１入力端子が接続された構成としてもよい。

このように、第２トランジスタ、第５トランジスタ、及び第８トランジスタの制御端子を短絡して差動増幅回路の第１入力端子に接続した構成とすることにより、第２トランジスタ、第５トランジスタ、及び第８トランジスタの制御端子にバイアス電圧を印加する必要がなく、回路構成を簡略化することができる。

本発明によれば、入力される参照電流が、ＭＯＳトランジスタが線形領域で動作する範囲の電流であっても、電流ミラー回路としての通常の機能を発揮させることが可能になる、という効果を奏する。

以下、本発明の好ましい実施の形態について図面を参照しながら詳細に説明する。

（第１実施形態）

図１には、本発明の第１実施形態に係る電流ミラー回路１０を示した。以下、電流ミラー回路１０の回路構成について説明する。

電流ミラー回路１０は、第１回路Ｃ１、第２回路Ｃ２、差動増幅回路ＯＰ１、及びミラー回路Ｍ１を含んで構成されている。

第１回路Ｃ１は、Ｐチャネル型（第１チャネル型）のＰＭＯＳトランジスタＰ１（第１トランジスタ）、Ｎチャネル型（第２チャネル型）のＮＭＯＳトランジスタＮ１（第２トランジスタ）、及びＮＭＯＳトランジスタＮ２（第３トランジスタ）が直列接続された構成である。

第２回路Ｃ２は、ＰＭＯＳトランジスタＰ２（第４トランジスタ）、ＮＭＯＳトランジスタＮ３（第５トランジスタ）、及びＮＭＯＳトランジスタＮ４（第６トランジスタ）が直列接続された構成である。

ここで、直列接続とは、各トランジスタを流れる電流の経路が１本の経路となるように各トランジスタのソース端子（第１端子）及びドレイン端子（第２端子）が接続されることをいう。

また、ミラー回路Ｍ１は、ＰＭＯＳトランジスタＰ１１（第７トランジスタ）及びＰＭＯＳトランジスタ（第８トランジスタ）を含んで構成されている。

第１回路Ｃ１のＰＭＯＳトランジスタＰ１、Ｐ２のソース端子は、Ｖ_ＣＣ電源（第１所定電圧）が供給される電源線に接続される。また、ＰＭＯＳトランジスタＰ１のドレイン端子は、差動増幅回路ＯＰ１の反転入力端子（第２入力端子）Ｖ_ＩＮＭに接続されると共にＮＭＯＳトランジスタＮ１のドレイン端子に接続され、ＰＭＯＳトランジスタＰ２のドレイン端子は、差動増幅回路ＯＰ１の非反転入力端子（第１入力端子）Ｖ_ＩＮＮに接続されると共に、ＮＭＯＳトランジスタ３のドレイン端子に接続される。また、ＰＭＯＳトランジスタＰ１、Ｐ２のゲート端子は、共に所定バイアス電圧Ｖ_{ＢＩＡＳＰ}が供給されるバイアス電圧供給端子に接続される。

ＮＭＯＳトランジスタＮ１のソース端子は、ＮＭＯＳトランジスタＮ２のドレイン端子と接続され、当該ソース端子と当該ドレイン端子との間の端子Ｖ_ＲＥＦには参照電流Ｉ_ＲＥＦが入力される。

ＮＭＯＳトランジスタＮ１のドレイン端子は、差動増幅回路ＯＰ１の反転入力端子Ｖ_ＩＮＭに接続され、ＮＭＯＳトランジスタＮ２のソース端子は、接地（第２所定電圧）される。ＮＭＯＳトランジスタＮ１のゲート端子は、所定バイアス電圧Ｖ_{ＢＩＡＳＮ}が供給されるバイアス電圧供給端子に接続され、ＮＭＯＳトランジスタＮ２のゲート端子は、差動増幅回路ＯＰ１の反転入力端子Ｖ_ＩＮＭに接続される。

ＮＭＯＳトランジスタＮ３のソース端子とＮＭＯＳトランジスタＮ４のドレイン端子が接続されており、ＮＭＯＳトランジスタＮ３のドレイン端子は差動増幅回路ＯＰ１の非反転入力端子Ｖ_ＩＮＮに接続され、ＮＭＯＳトランジスタ４のソース端子は接地される。ＮＭＯＳトランジスタＮ３のゲート端子は所定バイアス電圧Ｖ_{ＢＩＡＳＮ}が供給されるバイアス電圧供給端子に接続され、ＮＭＯＳトランジスタＮ４のゲート端子は、差動増幅回路ＯＰ１の非反転入力端子に接続される。

ここで、ＰＭＯＳトランジスタＰ１、Ｐ２のトランジスタサイズ、すなわちゲート長及びゲート幅は同一である。また、これらのＰＭＯＳトランジスタが飽和領域で動作するように、所定バイアス電圧Ｖ_{ＢＩＡＳＰ}やＰＭＯＳトランジスタＰ１、Ｐ２の特性が調整されている。

同様に、ＮＭＯＳトランジスタＮ１、Ｎ３もトランジスタサイズが同一である。また、これらのＮＭＯＳトランジスタが飽和領域で動作するように、所定バイアス電圧Ｖ_{ＢＩＡＳＮ}やＮＭＯＳトランジスタＮ１、Ｎ３の特性が調整されている。

また、ＮＭＯＳトランジスタＮ２、Ｎ４もトランジスタサイズは同一である。従って、第１回路Ｃ１と第２回路Ｃ２とは、入出力信号を除いて同一の回路を構成する。

差動増幅回路ＯＰ１の出力端子Ｖ_ＧＰＯは、ミラー回路Ｍ１のＰＭＯＳトランジスタＰ１１、Ｐ１２のゲート端子に接続されている。

ＰＭＯＳトランジスタＰ１１、Ｐ１２のソース端子はＶ_ＣＣ電源に接続される。ＰＭＯＳトランジスタＰ１１のドレイン端子は、ＮＭＯＳトランジスタＮ３とＮＭＯＳトランジスタＮ４との間の端子Ｖ_ＲＥＦＰに接続される。ＰＭＯＳトランジスタＰ１２のドレイン端子は、出力端子ＯＵＴＰに接続される。

ＰＭＯＳトランジスタＰ１１、Ｐ１２が飽和領域で動作するように、差動増幅回路ＯＰ１の出力端子Ｖ_ＧＰＯに出力される電圧、ＰＭＯＳトランジスタＰ１１、Ｐ１２の特性が調整されている。なお、以下では、ＰＭＯＳトランジスタＰ１１に流れる参照電流をＩ_ＲＥＦＰ、ＰＭＯＳトランジスタＰ１２に流れる出力電流をＩ_ＯＵＴＰとする。

次に、電流ミラー回路１０の回路動作について説明する。

まず、第１回路Ｃ１に着目する。ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１は飽和領域で動作する。この場合、参照電流Ｉ_ＲＥＦが増減するのに応じて端子Ｖ_ＲＥＦの電圧は僅かに増減する。ＮＭＯＳトランジスタＮ１はゲート接地増幅回路として機能し、参照電流Ｉ_ＲＥＦの増減に応じて反転入力端子Ｖ_ＩＮＭの電圧は端子Ｖ_ＲＥＦの電圧よりも大きく増減する。

次に、第２回路Ｃ２に着目する。ＰＭＯＳトランジスタＰ２、ＮＭＯＳトランジスタＮ３は飽和領域で動作する。この場合、参照電流Ｉ_ＲＥＦＰの増減に応じて端子Ｖ_ＲＥＦＰの電圧は僅かに増減する。ＮＭＯＳトランジスタＮ３は、ゲート接地増幅回路として機能し、参照電流Ｉ_ＲＥＦＰの増減に応じて非反転入力端子Ｖ_ＩＮＮの電圧は端子Ｖ_ＲＥＦＰの電圧より大きく増減する。

差動増幅回路ＯＰ１は、ＮＭＯＳゲート入力とされ、動作条件としてはＶ_ＩＮＭ＞Ｖ_ＴＮ、Ｖ_ＩＮＮ＞Ｖ_ＴＮが必須となる。そのため、ＮＭＯＳトランジスタＮ２、Ｎ４のゲート端子にそれぞれＶ_ＩＮＭ、Ｖ_ＩＮＮを接続することで、Ｖ_ＩＮＭ＞Ｖ_ＴＮ、Ｖ_ＩＮＮ＞Ｖ_ＴＮが保障される。また、このように接続することにより、反転入力端子Ｖ_ＩＮＭ、非反転入力端子Ｖ_ＩＮＮから端子Ｖ_ＲＥＦ、Ｖ_ＲＥＦＮへのフィードバック効果があり、回路動作の安定化が図られる。

反転入力端子Ｖ_ＩＮＭ、非反転入力端子Ｖ_ＩＮＮの入力電圧が同一の電圧となる場合、第１回路Ｃ１及び第２回路Ｃ２の動作条件は完全に一致し、Ｉ_ＲＥＦ＝Ｉ_ＲＥＦＰとなる。差動増幅回路ＯＰ１は、反転入力端子Ｖ_ＩＮＭ、非反転入力端子Ｖ_ＩＮＮの入力電圧が同一電圧となるように出力端子Ｖ_ＧＰＯに出力される電圧を調整するため、Ｉ_ＲＥＦ＝Ｉ_ＲＥＦＰとなる。

ＰＭＯＳトランジスタＰ１１、Ｐ１２は電流ミラー回路を構成しているため、ＰＭＯＳトランジスタＰ１２に流れる出力電流Ｉ_ＯＵＴＰは参照電流Ｉ_ＲＥＦＰに比例する。例えば、ＰＭＯＳトランジスタＰ１１、Ｐ１２のゲート長を同一とし、ゲート幅を１：Ｎ（Ｎは正数）とした場合、Ｉ_ＯＵＴＰ＝Ｉ_ＲＥＦＰ×Ｎとなる。また、Ｉ_ＲＥＦ＝Ｉ_ＲＥＦＰ、Ｉ_ＯＵＴＰ＝Ｉ_ＲＥＦＰ×Ｎであるから、Ｉ_ＯＵＴＰ＝Ｉ_ＲＥＦ×Ｎである。ただし、出力端子ＯＵＴＰに出力される電圧は、ＰＭＯＳトランジスタＰ１２が飽和領域で動作する電圧でなければならない。

ＮＭＯＳトランジスタＮ１が飽和領域で動作するための反転入力端子Ｖ_ＩＮＭの入力電圧の条件は、次式で表わされる。

Ｖ_ＩＮＭ＞Ｖ_{ＢＩＡＳＮ}−Ｖ_ＴＮ ・・・（１）

また、ＮＭＯＳトランジスタＮ２がオンするための反転入力端子Ｖ_ＩＮＭの入力電圧Ｖ_ＩＮＭの条件は、次式で表わされる。

Ｖ_ＩＮＭ＞Ｖ_ＴＮ ・・・（２）

従って、Ｖ_{ＢＩＡＳＮ}＞２×Ｖ_ＴＮの場合は、上記（１）式、Ｖ_{ＢＩＡＳＮ}＜２×Ｖ_ＴＮの場合は上記（２）式でＶ_ＩＮＭの条件が制限を受ける。

また、ＰＭＯＳトランジスタＰ１が飽和領域で動作するための反転入力端子Ｖ_ＩＮＭの入力電圧の条件は、次式で表わされる。

Ｖ_ＩＮＭ＜Ｖ_{ＢＩＡＳＰ}＋｜Ｖ_ＴＰ｜ ・・・（３）

上記（１）〜（３）式により、バイアス電圧の条件は、なるべく電圧が低い方が好ましいことから、Ｖ_{ＢＩＡＳＮ}＜２×Ｖ_ＴＮとすることが好ましい。

また、ＮＭＯＳトランジスタＮ１が飽和領域で動作するための端子Ｖ_ＲＥＦの電圧Ｖ_ＲＥＦの条件は、次式で表わされる。

Ｖ_ＲＥＦ＜Ｖ_{ＢＩＡＳＮ}−Ｖ_ＴＮ ・・・（４）

なお、ＮＭＯＳトランジスタＮ２に関しては基本的に制限はない。上記（４）式により、電圧Ｖ_ＲＥＦが高い場合にはバイアス電圧Ｖ_{ＢＩＡＳＮ}の電圧も高くする必要があるが、反転入力端子Ｖ_ＩＮＭの電圧条件である上記（１）〜（３）式を満たすようにバイアス電圧Ｖ_{ＢＩＡＳＮ}を設定する。

電流ミラー回路１０では、参照電流Ｉ_ＲＥＦが流入する端子Ｖ_ＲＥＦの必要電圧条件は上記（１）式、（４）式より、Ｖ_ＲＥＦ＜Ｖ_{ＢＩＡＳＮ}−Ｖ_ＴＮ＜Ｖ_ＩＮＭである。この電圧条件は、当然にＶ_ＲＥＦ≦Ｖ_ＩＮＭ−Ｖ_ＴＮを含んでいる。換言すれば、参照電流Ｉ_ＲＥＦが流入するＮＭＯＳトランジスタＮ２のドレイン端子の電圧条件は、Ｖ_ＤＳＮ≦Ｖ_ＧＳＮ−Ｖ_ＴＮを許容する。すなわち、ＮＭＯＳトランジスタＮ２が線形領域で動作することを許容する。

このように、電流ミラー回路１０は、ＮＭＯＳトランジスタＮ２のドレイン端子に流入する参照電流が、ＮＭＯＳトランジスタＮ２が線形領域で動作するような小さい電流であっても、電流ミラー回路としての通常の機能を発揮させることができる。

なお、電流ミラー回路１０は、参照電流Ｉ_ＲＥＦに応じた出力電流Ｉ_ＯＵＴＰが出力される端子をＰＭＯＳトランジスタのドレイン端子としたい場合に有用である。

（第２実施形態）

次に、本発明の第２実施形態について説明する。なお、第１実施形態と同一部分には同一符号を付し、その詳細な説明は省略する。

図２には、本実施形態に係る電流ミラー回路２０を示した。以下、電流ミラー回路２０の回路構成について、図１の電流ミラー回路１０と異なる部分を中心に説明する。

電流ミラー回路２０は、第３回路Ｃ３を備えている。

第３回路Ｃ３は、ＰＭＯＳトランジスタＰ３（第７トランジスタ）、ＮＭＯＳトランジスタＮ５（第８トランジスタ）、及びＮＭＯＳトランジスタＮ６（第９トランジスタ）が直列接続された構成である。

また、ミラー回路Ｍ２は、抵抗Ｒ１、ＮＭＯＳトランジスタＮ７（第１０トランジスタ）、及びＮＭＯＳトランジスタＮ８（第１１トランジスタ）を含んで構成されている。

ＰＭＯＳトランジスタＰ３のソース端子は、電源線Ｖｃｃに接続されており、ＰＭＯＳトランジスタＰ３のゲート端子は、バイアス電圧供給端子Ｖ_{ＢＩＡＳＰ}に接続され、ＮＭＯＳトランジスタＮ５のゲート端子は、バイアス電圧供給端子Ｖ_{ＢＩＡＳＮ}に接続され、ＮＭＯＳトランジスタＮ６のゲート端子は、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ５との間の端子Ｖ_ＤＰＮに接続されている。ＮＭＯＳトランジスタＮ６のソース端子は接地されている。

また、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のドレイン端子、ＮＭＯＳトランジスタＮ２のゲート端子は、差動増幅回路ＯＰ２の非反転入力端子Ｖ_ＩＮＭに接続されており、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ３のドレイン端子、ＮＭＯＳトランジスタＮ４のゲート端子は、差動増幅回路ＯＰ２の反転入力端子Ｖ_ＩＮＮに接続されている。

また、ＮＭＯＳトランジスタＮ３とＮＭＯＳトランジスタＮ４との間の端子Ｖ_ＲＥＦＮは、ＮＭＯＳトランジスタＮ７のソース端子が接続されており、ＮＭＯＳトランジスタＮ５とＮＭＯＳトランジスタＮ６との間の端子Ｖ_ＳＮＯには、ＮＭＯＳトランジスタＮ８のソース端子が接続されている。

ＮＭＯＳトランジスタＮ７のドレイン端子は、抵抗Ｒ１を介して電源線Ｖｃｃに接続されており、ＮＭＯＳトランジスタＮ８のドレイン端子は、出力端子ＯＵＴＮに接続されている。ＮＭＯＳトランジスタＮ７、Ｎ８のゲート端子は、差動増幅回路ＯＰ２の出力端子Ｖ_ＧＮＯに接続されている。

また、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３はトランジスタサイズが同一である。また、これらのＰＭＯＳトランジスタが飽和領域で動作するように、バイアス電圧Ｖ_{ＢＩＡＳＰ}やＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３の特性が調整されている。

同様に、ＮＭＯＳトランジスタＮ１、Ｎ３、Ｎ５もトランジスタサイズが同一である。また、これらのＮＭＯＳトランジスタが飽和領域で動作するように、バイアス電圧Ｖ_{ＢＩＡＳＮ}やＮＭＯＳトランジスタＮ１、Ｎ３、Ｎ５の特性が調整されている。

また、ＮＭＯＳトランジスタＮ２、Ｎ４、Ｎ６もトランジスタサイズが同一である。従って、第１回路Ｃ１、第２回路Ｃ２、第３回路Ｃ３は、入出力信号を除いて同一の回路を構成する。

なお、ＮＭＯＳトランジスタＮ７、Ｎ８が飽和領域で動作するように、差動増幅回路ＯＰ２の出力端子Ｖ_ＧＮＯに出力される出力電圧、ＮＭＯＳトランジスタＮ７、Ｎ８の特性が調整されている。また、以下では、ＮＭＯＳトランジスタＮ７に流れる参照電流をＩ_ＲＥＦＮ、ＮＭＯＳトランジスタＮ８に流れる出力電流をＩ_ＯＵＴＮとする。

次に、電流ミラー回路２０の回路動作について説明する。

第１回路Ｃ１、第２回路Ｃ２の動作は第１実施形態で説明したのと同様である。次に、第３回路Ｃ３は、第２回路Ｃ２と同一の回路構成であり、ＰＭＯＳトランジスタＰ３、Ｎ５は飽和領域で動作する。この場合、Ｉ_ＯＵＴＮの増減に応じて端子Ｖ_ＳＮＯの電圧は僅かに増減する。ＮＭＯＳトランジスタＮ５はゲート接地増幅回路として機能し、Ｉ_ＯＵＴＮの増減に応じて端子Ｖ_ＤＰＮの電圧は端子Ｖ_ＳＮＯの電圧より大きく増減する。この回路動作は、第２回路Ｃ２の回路動作と同一であり、ＮＭＯＳトランジスタＮ８のソース端子の動作条件をＮＭＯＳトランジスタＮ７のソース端子の動作条件と同一とする役割を果たす。

差動増幅回路ＯＰ２の非反転入力端子Ｖ_ＩＮＭ、反転入力端子Ｖ_ＩＮＮが同一電圧となる場合、第１回路Ｃ１と第２回路Ｃ２は動作条件が完全に一致し、Ｉ_ＲＥＦ＝Ｉ_ＲＥＦＮとなる。差動増幅回路ＯＰ２は、非反転入力端子Ｖ_ＩＮＭ、反転入力端子Ｖ_ＩＮＮに入力される電圧が同一電圧となるように出力電圧Ｖ_ＧＮＯを調整するため、Ｉ_ＲＥＦ＝Ｉ_ＲＥＦＮとなる。

ＮＭＯＳトランジスタＮ７、Ｎ８は電流ミラー回路を構成しているため、ＮＭＯＳトランジスタＮ７とＮ８のトランジスタサイズを等しくした場合、Ｉ_ＯＵＴＮ＝Ｉ_ＲＥＦＮとなる。 ＮＭＯＳトランジスタＮ７とＮ８のゲート長を同一にすると共にゲート幅を１：Ｎとし、第２回路Ｃ２、第３回路Ｃ３の対応する各トランジスタのゲート長を同一にすると共にゲート幅を１：Ｎとした場合、Ｉ_ＯＵＴＮ＝Ｉ_ＲＥＦＮ×Ｎとなる。また、Ｉ_ＲＥＦ＝Ｉ_ＲＥＦＮ、Ｉ_ＯＵＴＮ＝Ｉ_ＲＥＦＮ×Ｎであるから、Ｉ_ＯＵＴＮ＝Ｉ_ＲＥＦ×Ｎである。ただし、出力電圧ＯＵＴＮはＮＭＯＳトランジスタＮ８が飽和領域で動作する電圧でなければならない。

ＮＭＯＳトランジスタＮ１が飽和領域で動作するための非反転入力端子Ｖ_ＩＮＭの入力電圧の条件は、上記（１）式で表わされる。

また、ＮＭＯＳトランジスタＮ２がオンするための非反転入力端子Ｖ_ＩＮＭの入力電圧Ｖ_ＩＮＭの条件は、上記（２）式で表わされる。

従って、Ｖ_{ＢＩＡＳＮ}＞２×Ｖ_ＴＮの場合は上記（１）式、Ｖ_{ＢＩＡＳＮ}＜２×Ｖ_ＴＮの場合は上記（２）式でＶ_ＩＮＭの条件が制限を受ける。

また、ＰＭＯＳトランジスタＰ１が飽和領域で動作するための非反転入力端子Ｖ_ＩＮＭの入力電圧の条件は、上記（３）式で表わされる。

上記（１）〜（３）式により、バイアス電圧の条件は、なるべく電圧が低い方が好ましいことから、Ｖ_{ＢＩＡＳＮ}＜２×Ｖ_ＴＮとすることが好ましい。

また、ＮＭＯＳトランジスタＮ１が飽和領域で動作するための端子Ｖ_ＲＥＦの電圧Ｖ_ＲＥＦの条件は、上記（４）式で表わされる。

なお、ＮＭＯＳトランジスタＮ２に関しては基本的に制限はない。上記（４）式により、電圧Ｖ_ＲＥＦが高い場合にはバイアス電圧Ｖ_{ＢＩＡＳＮ}の電圧も高くする必要があるが、非反転入力端子Ｖ_ＩＮＭの電圧条件である上記（１）〜（３）式を満たすようにバイアス電圧Ｖ_{ＢＩＡＳＮ}を設定する。

電流ミラー回路２０では、参照電流Ｉ_ＲＥＦが流入するＶ_ＲＥＦの必要電圧条件は上記（１）式、（４）式より、Ｖ_ＲＥＦ＜Ｖ_{ＢＩＡＳＮ}−Ｖ_ＴＮ＜Ｖ_ＩＮＭである。この電圧条件は、当然にＶ_ＲＥＦ≦Ｖ_ＩＮＭ−Ｖ_ＴＮを含んでいる。換言すれば、参照電流Ｉ_ＲＥＦが流入するＮＭＯＳトランジスタＮ２のドレイン端子の電圧条件は、Ｖ_ＤＳＮ≦Ｖ_ＧＳＮ−Ｖ_ＴＮを許容する。すなわち、ＮＭＯＳトランジスタＮ２が線形領域で動作することを許容する。

このように、電流ミラー回路２０は、ＮＭＯＳトランジスタＮ２のドレイン端子に流入する参照電流が、ＮＭＯＳトランジスタＮ２が線形領域で動作するような小さい電流であっても、電流ミラー回路としての通常の機能を発揮させることができる。

なお、電流ミラー回路２０は、参照電流Ｉ_ＲＥＦに応じた出力電流Ｉ_ＯＵＴＮが出力される端子をＮＭＯＳトランジスタのドレイン端子としたい場合に有用である。

（第３実施形態）

次に、本発明の第３実施形態について説明する。なお、第１実施形態と同一部分には同一符号を付し、その詳細な説明は省略する。

図３には、本実施形態に係る電流ミラー回路３０を示した。以下、電流ミラー回路３０の回路構成について、図１の電流ミラー回路１０と異なる部分を中心に説明する。

電流ミラー回路３０が図１の電流ミラー回路１０と異なるのは、電流ミラー回路３０では、ＮＭＯＳトランジスタＮ１、Ｎ３のゲート端子が短絡されると共に、差動増幅回路ＯＰ１の反転入力端子Ｖ_ＩＮＭに接続されている点である。

ＮＭＯＳトランジスタＮ１が飽和領域で動作するための反転入力端子Ｖ_ＩＮＭの入力電圧の条件は、次式で表わされる。

Ｖ_ＩＮＭ＞Ｖ_ＲＥＦ＋Ｖ_ＴＮ ・・・（５）

また、ＮＭＯＳトランジスタＮ２がオンするための反転入力端子Ｖ_ＩＮＭの入力電圧Ｖ_ＩＮＭの条件は、上記（２）式で表わされる。

また、ＰＭＯＳトランジスタＰ１が飽和領域で動作するための反転入力端子Ｖ_ＩＮＭの入力電圧の条件は、上記（３）式で表わされる。

ただし、電流ミラー回路３０では、ＮＭＯＳトランジスタＮ１のドレイン端子とゲート端子を短絡して、上記（５）、（２）式を常に満たすように保障しているが、上記（５）式によりＶ_ＲＥＦの電圧が高いとＶ_ＩＮＭの電圧も高くなるため、上記（３）式を満たすようにする必要がある。

このように、電流ミラー回路３０は、ＮＭＯＳトランジスタＮ２のドレイン端子に流入する参照電流が、ＮＭＯＳトランジスタＮ２が線形領域で動作するような小さい電流であっても、電流ミラー回路としての通常の機能を発揮させることができる。

また、電流ミラー回路１０と比較して、バイアス電圧Ｖ_{ＢＩＡＳＮ}を供給する必要がないため、回路構成を簡略化することができる。また、Ｖ_ＲＥＦの電圧条件の制限が緩和されるため、より柔軟な回路構成が可能となる。

（第４実施形態）

次に、本発明の第４実施形態について説明する。なお、第２実施形態と同一部分には同一符号を付し、その詳細な説明は省略する。

図４には、本実施形態に係る電流ミラー回路４０を示した。以下、電流ミラー回路４０の回路構成について、図２の電流ミラー回路２０と異なる部分を中心に説明する。

電流ミラー回路４０が図２の電流ミラー回路２０と異なるのは、電流ミラー回路４０では、ＮＭＯＳトランジスタＮ１、Ｎ３、Ｎ５のゲート端子が短絡されると共に、差動増幅回路ＯＰ２の非反転入力端子Ｖ_ＩＮＭに接続されている点である。

ＮＭＯＳトランジスタＮ１が飽和領域で動作するための非反転入力端子Ｖ_ＩＮＭの入力電圧の条件は、上記（５）式で表わされる。

また、ＮＭＯＳトランジスタＮ２がオンするための非反転入力端子Ｖ_ＩＮＭの入力電圧Ｖ_ＩＮＭの条件は、上記（２）式で表わされる。

また、ＰＭＯＳトランジスタＰ１が飽和領域で動作するための非反転入力端子Ｖ_ＩＮＭの入力電圧の条件は、上記（３）式で表わされる。

ただし、電流ミラー回路４０では、ＮＭＯＳトランジスタＮ１のドレイン端子とゲート端子を短絡して、上記（５）、（２）式を常に満たすように保障しているが、上記（１）式によりＶ_ＲＥＦの電圧が高いとＶ_ＩＮＭの電圧も高くなるため、上記（３）式を満たすようにする必要がある。

このように、電流ミラー回路４０は、ＮＭＯＳトランジスタＮ２のドレイン端子に流入する参照電流が、ＮＭＯＳトランジスタＮ２が線形領域で動作するような小さい電流であっても、電流ミラー回路としての通常の機能を発揮させることができる。

また、電流ミラー回路２０と比較して、バイアス電圧Ｖ_{ＢＩＡＳＮ}を供給する必要がないため、回路構成を簡略化することができる。また、Ｖ_ＲＥＦの電圧条件の制限が緩和されるため、より柔軟な回路構成が可能となる。

（第５実施形態）

次に、本発明の第５実施形態について説明する。なお、第１実施形態と同一部分には同一符号を付し、その詳細な説明は省略する。

図５には、本発明の第５実施形態に係る電流ミラー回路５０を示した。以下、電流ミラー回路５０の回路構成について説明する。

電流ミラー回路５０は、第１回路Ｃ１１、第２回路Ｃ１２、差動増幅回路ＯＰ１１、及びミラー回路Ｍ１１を含んで構成されている。

電流ミラー回路５０は、第１回路Ｃ１１、第２回路Ｃ１２、差動増幅回路ＯＰ１１、及びミラー回路Ｍ１１を含んで構成されている。

第１回路Ｃ１１は、Ｎチャネル型（第１チャネル型）のＮＭＯＳトランジスタＮ１（第１トランジスタ）、Ｐチャネル型（第２チャネル型）のＰＭＯＳトランジスタＰ１（第２トランジスタ）、及びＰＭＯＳトランジスタＰ２（第３トランジスタ）が直列接続された構成である。

第２回路Ｃ１２は、ＮＭＯＳトランジスタＮ２（第４トランジスタ）、ＰＭＯＳトランジスタＰ３（第５トランジスタ）、及びＰＭＯＳトランジスタＰ４（第６トランジスタ）、が直列接続された構成である。

ここで、直列接続とは、各トランジスタを流れる電流の経路が１本の経路となるように各トランジスタのソース端子（第２端子）及びドレイン端子（第１端子）が接続されることをいう。

また、ミラー回路Ｍ１１は、ＮＭＯＳトランジスタＮ１１（第７トランジスタ）及びＮＭＯＳトランジスタＮ１２（第８トランジスタ）を含んで構成されている。

第１回路Ｃ１１のＮＭＯＳトランジスタＮ１、Ｎ２のソース端子は接地（第１所定電圧）される。また、ＮＭＯＳトランジスタＮ１のドレイン端子は、差動増幅回路ＯＰ１１の反転入力端子（第２入力端子）Ｖ_ＩＮＭに接続されると共にＰＭＯＳトランジスタＰ１のドレイン端子に接続され、ＮＭＯＳトランジスタＮ２のドレイン端子は、差動増幅回路ＯＰ１１の非反転入力端子（第１入力端子）Ｖ_ＩＮＮに接続されると共に、ＰＭＯＳトランジスタＰ３のドレイン端子に接続される。また、ＮＭＯＳトランジスタＮ１、Ｎ２のゲート端子は、共に所定バイアス電圧Ｖ_{ＢＩＡＳＮ}が供給されるバイアス電圧供給端子に接続される。

ＰＭＯＳトランジスタＰ１のソース端子は、ＰＭＯＳトランジスタＰ２のドレイン端子と接続され、当該ソース端子と当該ドレイン端子との間の端子Ｖ_ＲＥＦからは参照電流Ｉ_ＲＥＦが出力される。

ＰＭＯＳトランジスタＰ１のドレイン端子は、差動増幅回路ＯＰ１１の反転入力端子Ｖ_ＩＮＭに接続され、ＰＭＯＳトランジスタＰ２のソース端子は、Ｖ_ＣＣ電源（第２所定電圧）が供給される電源線に接続される。ＰＭＯＳトランジスタＰ１のゲート端子は、所定バイアス電圧Ｖ_{ＢＩＡＳＰ}が供給されるバイアス電圧供給端子に接続され、ＰＭＯＳトランジスタＰ２のゲート端子は、差動増幅回路ＯＰ１の反転入力端子Ｖ_ＩＮＭに接続される。

ＰＭＯＳトランジスタＰ３のソース端子とＰＭＯＳトランジスタＰ４のドレイン端子が接続されており、ＰＭＯＳトランジスタＰ３のドレイン端子は差動増幅回路ＯＰ１１の非反転入力端子Ｖ_ＩＮＮに接続され、ＰＭＯＳトランジスタＰ４のソース端子はＶ_ＣＣ電源が供給される電源線に接続される。ＰＭＯＳトランジスタＰ３のゲート端子は所定バイアス電圧Ｖ_{ＢＩＡＳＰ}が供給されるバイアス電圧供給端子に接続され、ＰＭＯＳトランジスタＰ４のゲート端子は、差動増幅回路ＯＰ１の非反転入力端子に接続される。

ここで、ＮＭＯＳトランジスタＮ１、Ｎ２のトランジスタサイズ、すなわちゲート長及びゲート幅は同一である。また、これらのＮＭＯＳトランジスタが飽和領域で動作するように、所定バイアス電圧Ｖ_{ＢＩＡＳＮ}やＮＭＯＳトランジスタＮ１、Ｎ２の特性が調整されている。

同様に、ＰＭＯＳトランジスタＰ１、Ｐ３もトランジスタサイズが同一である。また、これらのＰＭＯＳトランジスタが飽和領域で動作するように、所定バイアス電圧Ｖ_{ＢＩＡＳＰ}やＰＭＯＳトランジスタＰ１、Ｐ３の特性が調整されている。

また、ＰＭＯＳトランジスタＰ２、Ｐ４もトランジスタサイズは同一である。従って、第１回路Ｃ１１と第２回路Ｃ１２とは、入出力信号を除いて同一の回路を構成する。

差動増幅回路ＯＰ１１の出力端子Ｖ_ＧＮＯは、ミラー回路Ｍ１１のＰＭＯＳトランジスタＮ１１、Ｎ１２のゲート端子に接続されている。

ＮＭＯＳトランジスタＮ１１、Ｎ１２のソース端子は接地される。ＮＭＯＳトランジスタＮ１１のドレイン端子は、ＰＭＯＳトランジスタＰ３とＰＭＯＳトランジスタＰ４との間の端子Ｖ_ＲＥＦＮに接続される。ＮＭＯＳトランジスタＮ１２のドレイン端子は、出力端子ＯＵＴＮに接続される。

ＮＭＯＳトランジスタＮ１１、Ｎ１２が飽和領域で動作するように、差動増幅回路ＯＰ１１の出力端子Ｖ_ＧＮＯに出力される電圧、ＮＭＯＳトランジスタＮ１１、Ｎ１２の特性が調整されている。なお、以下では、ＮＭＯＳトランジスタＮ１１に流れる参照電流をＩ_ＲＥＦＮ、ＮＭＯＳトランジスタＮ１２に流れる出力電流をＩ_ＯＵＴＮとする。

次に、電流ミラー回路５０の回路動作について説明する。

まず、第１回路Ｃ１１に着目する。ＮＭＯＳトランジスタＮ１、ＰＭＯＳトランジスタＰ１は飽和領域で動作する。この場合、参照電流Ｉ_ＲＥＦが増減するのに応じて端子Ｖ_ＲＥＦの電圧は僅かに増減する。ＰＭＯＳトランジスタＰ１はゲート接地増幅回路として機能し、参照電流Ｉ_ＲＥＦの増減に応じて反転入力端子Ｖ_ＩＮＭの電圧は端子Ｖ_ＲＥＦの電圧よりも大きく増減する。

次に、第２回路Ｃ１２に着目する。ＮＭＯＳトランジスタＮ２、ＰＭＯＳトランジスタＰ３は飽和領域で動作する。この場合、参照電流Ｉ_ＲＥＦＮの増減に応じて端子Ｖ_ＲＥＦＮの電圧は僅かに増減する。ＰＭＯＳトランジスタＰ３は、ゲート接地増幅回路として機能し、参照電流Ｉ_ＲＥＦＮの増減に応じて非反転入力端子Ｖ_ＩＮＮの電圧は端子Ｖ_ＲＥＦＮの電圧より大きく増減する。

差動増幅回路ＯＰ１１は、ＰＭＯＳゲート入力とされ、動作条件としてはＶ_ＣＣ−Ｖ_ＩＮＭ＞｜Ｖ_ＴＰ｜、Ｖ_ＣＣ−Ｖ_ＩＮＮ＞｜Ｖ_ＴＰ｜が必須となる。そのため、ＰＭＯＳトランジスタＰ２、Ｐ４のゲート端子にそれぞれＶ_ＩＮＭ、Ｖ_ＩＮＮを接続することで、Ｖ_ＣＣ−Ｖ_ＩＮＭ＞｜Ｖ_ＴＰ｜、Ｖ_ＣＣ−Ｖ_ＩＮＮ＞｜Ｖ_ＴＰ｜が保障される。また、このように接続することにより、反転入力端子Ｖ_ＩＮＭ、非反転入力端子Ｖ_ＩＮＮから端子Ｖ_ＲＥＦ、Ｖ_ＲＥＦＮへのフィードバック効果があり、回路動作の安定化が図られる。

反転入力端子Ｖ_ＩＮＭ、非反転入力端子Ｖ_ＩＮＮの入力電圧が同一の電圧となる場合、第１回路Ｃ１１及び第２回路Ｃ１２の動作条件は完全に一致し、Ｉ_ＲＥＦ＝Ｉ_ＲＥＦＮとなる。差動増幅回路ＯＰ１１は、反転入力端子Ｖ_ＩＮＭ、非反転入力端子Ｖ_ＩＮＮの入力電圧が同一電圧となるように出力端子Ｖ_ＧＮＯに出力される電圧を調整するため、Ｉ_ＲＥＦ＝Ｉ_ＲＥＦＮとなる。

ＮＭＯＳトランジスタＮ１１、Ｎ１２は電流ミラー回路を構成しているため、ＮＭＯＳトランジスタＮ１２に流れる出力電流Ｉ_ＯＵＴＮは参照電流Ｉ_ＲＥＦＮに比例する。例えば、ＮＭＯＳトランジスタＮ１１、Ｎ１２のゲート長を同一とし、ゲート幅を１：Ｎ（Ｎは正数）とした場合、Ｉ_ＯＵＴＮ＝Ｉ_ＲＥＦＮ×Ｎとなる。また、Ｉ_ＲＥＦ＝Ｉ_ＲＥＦＮ、Ｉ_ＯＵＴＮ＝Ｉ_ＲＥＦＮ×Ｎであるから、Ｉ_ＯＵＴＮ＝Ｉ_ＲＥＦ×Ｎである。ただし、出力端子ＯＵＴＮに出力される電圧は、ＮＭＯＳトランジスタＮ１２が飽和領域で動作する電圧でなければならない。

ＰＭＯＳトランジスタＰ２がオンするための反転入力端子Ｖ_ＩＮＭの入力電圧の条件は、次式で表わされる。

Ｖ_ＩＮＭ＜Ｖ_ＣＣ−｜Ｖ_ＴＰ｜ ・・・（６）

また、ＰＭＯＳトランジスタＰ１が飽和条件で動作するための反転入力端子Ｖ_ＩＮＭの入力電圧Ｖ_ＩＮＭの条件は、次式で表わされる。

Ｖ_ＩＮＭ＜Ｖ_{ＢＩＡＳＰ}＋｜Ｖ_ＴＰ｜ ・・・（７）

従って、Ｖ_{ＢＩＡＳＰ}＞Ｖ_ＣＣ−２×｜Ｖ_ＴＰ｜の場合は、上記（６）式、Ｖ_{ＢＩＡＳＰ}＜Ｖ_ＣＣ−２×｜Ｖ_ＴＰ｜の場合は上記（７）式でＶ_ＩＮＭの条件が制限を受ける。

また、ＮＭＯＳトランジスタＮ１が飽和領域で動作するための反転入力端子Ｖ_ＩＮＭの入力電圧の条件は、次式で表わされる。

Ｖ_ＩＮＭ＞Ｖ_{ＢＩＡＳＮ}−Ｖ_ＴＮ ・・・（８）

上記（６）〜（８）式により、バイアス電圧の条件は、なるべく電圧が高い方が好ましいことから、Ｖ_{ＢＩＡＳＰ}＞Ｖ_ＣＣ−２×｜Ｖ_ＴＰ｜とすることが好ましい。

また、ＰＭＯＳトランジスタＰ１が飽和領域で動作するための端子Ｖ_ＲＥＦの電圧Ｖ_ＲＥＦの条件は、次式で表わされる。

Ｖ_ＲＥＦ＞Ｖ_{ＢＩＡＳＰ}＋｜Ｖ_ＴＰ｜ ・・・（９）

なお、ＰＭＯＳトランジスタＰ２に関しては基本的に制限はない。上記（９）式により、電圧Ｖ_ＲＥＦが低い場合にはバイアス電圧Ｖ_{ＢＩＡＳＮ}の電圧も低くする必要があるが、反転入力端子Ｖ_ＩＮＭの電圧条件である上記（６）〜（８）式を満たすようにバイアス電圧Ｖ_{ＢＩＡＳＰ}を設定する。

電流ミラー回路５０では、参照電流Ｉ_ＲＥＦが流出する端子Ｖ_ＲＥＦの必要電圧条件は上記（７）式、（９）式より、Ｖ_ＲＥＦ＞Ｖ_{ＢＩＡＳＰ}＋｜Ｖ_ＴＰ｜＞Ｖ_ＩＮＭである。この電圧条件は、当然にＶ_ＲＥＦ≧Ｖ_ＩＮＭ＋｜Ｖ_ＴＰ｜を含んでいる。換言すれば、参照電流Ｉ_ＲＥＦが流出するＰＭＯＳトランジスタＰ２のドレイン端子の電圧条件は、Ｖ_ＳＤＰ≦Ｖ_ＳＧＰ−｜Ｖ_ＴＰ｜を許容する。すなわち、ＰＭＯＳトランジスタＰ２が線形領域で動作することを許容する。

このように、電流ミラー回路５０は、ＰＭＯＳトランジスタＰ２のドレイン端子に流入する参照電流が、ＰＭＯＳトランジスタＰ２が線形領域で動作するような小さい電流であっても、電流ミラー回路としての通常の機能を発揮させることができる。

なお、電流ミラー回路５０は、参照電流Ｉ_ＲＥＦに応じた出力電流Ｉ_ＯＵＴＮが出力される端子をＮＭＯＳトランジスタのドレイン端子としたい場合に有用である。

（第６実施形態）

次に、本発明の第６実施形態について説明する。なお、第５実施形態と同一部分には同一符号を付し、その詳細な説明は省略する。

図６には、本実施形態に係る電流ミラー回路６０を示した。以下、電流ミラー回路６０の回路構成について、図５の電流ミラー回路５０と異なる部分を中心に説明する。

電流ミラー回路６０は、第３回路Ｃ１３を備えている。

第３回路Ｃ１３は、ＮＭＯＳトランジスタＮ３（第７トランジスタ）、ＰＭＯＳトランジスタＰ５（第８トランジスタ）、及びＰＭＯＳトランジスタＰ６（第９トランジスタ）が直列接続された構成である。

また、ミラー回路Ｍ１２は、抵抗Ｒ１１、ＰＭＯＳトランジスタＰ７（第１０トランジスタ）、及びＰＭＯＳトランジスタＰ８（第１１トランジスタ）を含んで構成されている。

ＮＭＯＳトランジスタＮ３のソース端子は、接地されており、ＮＭＯＳトランジスタＮ３のゲート端子は、バイアス電圧供給端子Ｖ_{ＢＩＡＳＮ}に接続され、ＰＭＯＳトランジスタＰ５のゲート端子は、バイアス電圧供給端子Ｖ_{ＢＩＡＳＰ}に接続され、ＰＭＯＳトランジスタＰ６のゲート端子は、ＮＭＯＳトランジスタＮ３とＰＭＯＳトランジスタＰ５との間の端子Ｖ_ＤＰＮに接続されている。ＰＭＯＳトランジスタＰ６のソース端子は電源線Ｖ_ＣＣに接続されている。

また、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１のドレイン端子、ＰＭＯＳトランジスタＰ２のゲート端子は、差動増幅回路ＯＰ１２の非反転入力端子Ｖ_ＩＮＭに接続されており、ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ３のドレイン端子、ＰＭＯＳトランジスタＰ４のゲート端子は、差動増幅回路ＯＰ１２の反転入力端子Ｖ_ＩＮＮに接続されている。

また、ＰＭＯＳトランジスタＰ３とＰＭＯＳトランジスタＰ４との間の端子Ｖ_ＲＥＦＰは、ＰＭＯＳトランジスタＰ７のソース端子が接続されており、ＰＭＯＳトランジスタＰ５とＰＭＯＳトランジスタＰ６との間の端子Ｖ_ＳＰＯには、ＰＭＯＳトランジスタＰ８のソース端子が接続されている。

ＰＭＯＳトランジスタＰ７のドレイン端子は、抵抗Ｒ１１を介して接地されており、ＰＭＯＳトランジスタＰ８のドレイン端子は、出力端子ＯＵＴＰに接続されている。なお、ＰＭＯＳトランジスタＰ７のドレイン端子の電圧が、ＰＭＯＳトランジスタＰ７が飽和領域で動作するような電圧となるように、抵抗Ｒ１１の抵抗値が設定される。また、ＰＭＯＳトランジスタＰ７、Ｐ８のゲート端子は、差動増幅回路ＯＰ１２の出力端子Ｖ_ＧＰＯに接続されている。

また、ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３はトランジスタサイズが同一である。また、これらのＮＭＯＳトランジスタが飽和領域で動作するように、バイアス電圧Ｖ_{ＢＩＡＳＮ}やＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３の特性が調整されている。

同様に、ＰＭＯＳトランジスタＰ１、Ｐ３、Ｐ５もトランジスタサイズが同一である。また、これらのＰＭＯＳトランジスタが飽和領域で動作するように、バイアス電圧Ｖ_{ＢＩＡＳＰ}やＰＭＯＳトランジスタＰ１、Ｐ３、Ｐ５の特性が調整されている。

また、ＰＭＯＳトランジスタＰ２、Ｐ４、Ｐ６もトランジスタサイズが同一である。従って、第１回路Ｃ１１、第２回路Ｃ１２、第３回路Ｃ１３は、入出力信号を除いて同一の回路を構成する。

なお、ＰＭＯＳトランジスタＰ７、Ｐ８が飽和領域で動作するように、差動増幅回路ＯＰ１２の出力端子Ｖ_ＧＰＯに出力される出力電圧、ＰＭＯＳトランジスタＰ７、Ｐ８の特性が調整されている。また、以下では、ＰＭＯＳトランジスタＰ７に流れる参照電流をＩ_ＲＥＦＰ、ＰＭＯＳトランジスタＰ８に流れる出力電流をＩ_ＯＵＴＰとする。

次に、電流ミラー回路６０の回路動作について説明する。

第１回路Ｃ１１、第２回路Ｃ１２の動作は第５実施形態で説明したのと同様である。次に、第３回路Ｃ１３は、第２回路Ｃ１２と同一の回路構成であり、ＮＭＯＳトランジスタＮ３、Ｐ５は飽和領域で動作する。この場合、Ｉ_ＯＵＴＰの増減に応じて端子Ｖ_ＳＰＯの電圧は僅かに増減する。ＰＭＯＳトランジスタＰ５はゲート接地増幅回路として機能し、Ｉ_ＯＵＴＰの増減に応じて端子Ｖ_ＤＰＮの電圧は端子Ｖ_ＳＰＯの電圧より大きく増減する。この回路動作は、第２回路Ｃ１２の回路動作と同一であり、ＰＭＯＳトランジスタＰ８のソース端子の動作条件をＰＭＯＳトランジスタＰ７のソース端子の動作条件と同一とする役割を果たす。

差動増幅回路ＯＰ１２の非反転入力端子Ｖ_ＩＮＭ、反転入力端子Ｖ_ＩＮＮが同一電圧となる場合、第１回路Ｃ１１と第２回路Ｃ１２は動作条件が完全に一致し、Ｉ_ＲＥＦ＝Ｉ_ＲＥＦＰとなる。差動増幅回路ＯＰ１２は、非反転入力端子Ｖ_ＩＮＭ、反転入力端子Ｖ_ＩＮＮに入力される電圧が同一電圧となるように出力電圧Ｖ_ＧＰＯを調整するため、Ｉ_ＲＥＦ＝Ｉ_ＲＥＦＰとなる。

ＰＭＯＳトランジスタＰ７、Ｐ８は電流ミラー回路を構成しているため、ＰＭＯＳトランジスタＰ７とＰ８のトランジスタサイズを等しくした場合、Ｉ_ＯＵＴＰ＝Ｉ_ＲＥＦＰとなる。 ＰＭＯＳトランジスタＰ７とＰ８のゲート長を同一にすると共にゲート幅を１：Ｎとし、第２回路Ｃ１２、第３回路Ｃ１３の対応する各トランジスタのゲート長を同一にすると共にゲート幅を１：Ｎとした場合、Ｉ_ＯＵＴＰ＝Ｉ_ＲＥＦＰ×Ｎとなる。また、Ｉ_ＲＥＦ＝Ｉ_ＲＥＦＰ、Ｉ_ＯＵＴＰ＝Ｉ_ＲＥＦＰ×Ｎであるから、Ｉ_ＯＵＴＰ＝Ｉ_ＲＥＦ×Ｎである。ただし、出力電圧ＯＵＴＰはＰＭＯＳトランジスタＰ８が飽和領域で動作する電圧でなければならない。

ＰＭＯＳトランジスタＰ２がオンするための非反転入力端子Ｖ_ＩＮＭの入力電圧の条件は、次式で表わされる。

Ｖ_ＣＣ−Ｖ_ＩＮＭ＞｜Ｖ_ＴＰ｜ ・・・（１０）

また、ＰＭＯＳトランジスタＰ１が飽和領域で動作するための非反転入力端子Ｖ_ＩＮＭの入力電圧Ｖ_ＩＮＭの条件は、次式で表わされる。

Ｖ_ＣＣ−Ｖ_ＩＮＭ＞Ｖ_ＣＣ−Ｖ_{ＢＩＡＳＰ}−｜Ｖ_ＴＰ｜ ・・・（１１）

従って、Ｖ_{ＢＩＡＳＰ}＞Ｖ_ＣＣ−２×｜Ｖ_ＴＰ｜の場合は上記（１０）式、Ｖ_{ＢＩＡＳＰ}＜Ｖ_ＣＣ−２×｜Ｖ_ＴＰ｜の場合は上記（１１）式でＶ_ＩＮＭの条件が制限を受ける。

また、ＮＭＯＳトランジスタＮ１が飽和領域で動作するための非反転入力端子Ｖ_ＩＮＭの入力電圧の条件は、上記（８）式で表わされる。

上記（１０）、（１１）、（８）式により、バイアス電圧の条件は、なるべく電圧が高い方が好ましいことから、Ｖ_{ＢＩＡＳＰ}＞Ｖ_ＣＣ−２×｜Ｖ_ＴＰ｜とすることが好ましい。

また、ＰＭＯＳトランジスタＰ１が飽和領域で動作するための端子Ｖ_ＲＥＦの電圧Ｖ_ＲＥＦの条件は、上記（９）式で表わされる。

なお、ＰＭＯＳトランジスタＰ２に関しては基本的に制限はない。上記（９）式により、電圧Ｖ_ＲＥＦが低い場合にはバイアス電圧Ｖ_{ＢＩＡＳＰ}の電圧も低くする必要があるが、非反転入力端子Ｖ_ＩＮＭの電圧条件である上記（１０）、（１１）、（８）式を満たすようにバイアス電圧Ｖ_{ＢＩＡＳＰ}を設定する。

電流ミラー回路６０では、参照電流Ｉ_ＲＥＦが流出するＶ_ＲＥＦの必要電圧条件は上記（１１）式、（９）式より、Ｖ_ＲＥＦ＞Ｖ_{ＢＩＡＳＰ}＋｜Ｖ_ＴＰ｜＞Ｖ_ＩＮＭである。この電圧条件は、当然にＶ_ＲＥＦ≧Ｖ_ＩＮＭ＋｜Ｖ_ＴＰ｜を含んでいる。換言すれば、参照電流Ｉ_ＲＥＦが流出するＰＭＯＳトランジスタＰ２のドレイン端子の電圧条件は、Ｖ_ＳＤＰ≦Ｖ_ＳＧＰ−｜Ｖ_ＴＰ｜を許容する。すなわち、ＰＭＯＳトランジスタＰ２が線形領域で動作することを許容する。

このように、電流ミラー回路６０は、ＰＭＯＳトランジスタＰ２のドレイン端子に流入する参照電流が、ＰＭＯＳトランジスタＰ２が線形領域で動作するような小さい電流であっても、電流ミラー回路としての通常の機能を発揮させることができる。

なお、電流ミラー回路６０は、参照電流Ｉ_ＲＥＦに応じた出力電流Ｉ_ＯＵＴＰが出力される端子をＰＭＯＳトランジスタのドレイン端子としたい場合に有用である。

（第７実施形態）

次に、本発明の第７実施形態について説明する。なお、第５実施形態と同一部分には同一符号を付し、その詳細な説明は省略する。

図７には、本実施形態に係る電流ミラー回路７０を示した。以下、電流ミラー回路７０の回路構成について、図５の電流ミラー回路５０と異なる部分を中心に説明する。

電流ミラー回路７０が図５の電流ミラー回路５０と異なるのは、電流ミラー回路７０では、ＰＭＯＳトランジスタＰ１、Ｐ３のゲート端子が短絡されると共に、差動増幅回路ＯＰ１１の反転入力端子Ｖ_ＩＮＭに接続されている点である。

ＰＭＯＳトランジスタＰ２がオンするための反転入力端子Ｖ_ＩＮＭの入力電圧の条件は、上記（１０）式で表される。

また、ＰＭＯＳトランジスタＰ１が飽和領域で動作するための反転入力端子Ｖ_ＩＮＭの入力電圧Ｖ_ＩＮＭの条件は、次式で表わされる。

Ｖ_ＩＮＭ＜Ｖ_ＲＥＦ−｜Ｖ_ＴＰ｜ ・・・（１２）

また、ＮＭＯＳトランジスタＮ１が飽和領域で動作するための反転入力端子Ｖ_ＩＮＭの入力電圧の条件は、上記（１）式で表わされる。

ただし、電流ミラー回路７０では、ＰＭＯＳトランジスタＰ１のドレイン端子とゲート端子を短絡して、上記（１０）、（１２）式を常に満たすように保障しているが、上記（１２）式によりＶ_ＲＥＦの電圧が低いとＶ_ＩＮＭの電圧も低くなるため、上記（１）式を満たすようにする必要がある。

このように、電流ミラー回路７０は、ＰＭＯＳトランジスタＰ２のドレイン端子に流入する参照電流が、ＰＭＯＳトランジスタＰ２が線形領域で動作するような小さい電流であっても、電流ミラー回路としての通常の機能を発揮させることができる。

また、電流ミラー回路５０と比較して、バイアス電圧Ｖ_{ＢＩＡＳＰ}を供給する必要がないため、回路構成を簡略化することができる。また、Ｖ_ＲＥＦの電圧条件の制限が緩和されるため、より柔軟な回路構成が可能となる。

（第８実施形態）

次に、本発明の第８実施形態について説明する。なお、第６実施形態と同一部分には同一符号を付し、その詳細な説明は省略する。

図８には、本実施形態に係る電流ミラー回路８０を示した。以下、電流ミラー回路８０の回路構成について、図６の電流ミラー回路６０と異なる部分を中心に説明する。

電流ミラー回路８０が図６の電流ミラー回路６０と異なるのは、電流ミラー回路８０では、ＰＭＯＳトランジスタＰ１、Ｐ３、Ｐ５のゲート端子が短絡されると共に、差動増幅回路ＯＰ２の非反転入力端子Ｖ_ＩＮＭに接続されている点である。

ＰＭＯＳトランジスタＰ２がオンするための非反転入力端子Ｖ_ＩＮＭの入力電圧の条件は、上記（１０）式で表わされる。

また、ＰＭＯＳトランジスタＰ１が飽和領域で動作するための非反転入力端子Ｖ_ＩＮＭの入力電圧Ｖ_ＩＮＭの条件は、上記（１２）式で表わされる。

また、ＮＭＯＳトランジスタＮ１が飽和領域で動作するための非反転入力端子Ｖ_ＩＮＭの入力電圧の条件は、上記（１）式で表わされる。

ただし、電流ミラー回路８０では、ＰＭＯＳトランジスタＰ１のドレイン端子とゲート端子を短絡して、上記（１０）、（１２）式を常に満たすように保障しているが、上記（１２）式によりＶ_ＲＥＦの電圧が低いとＶ_ＩＮＭの電圧も低くなるため、上記（１）式を満たすようにする必要がある。

このように、電流ミラー回路８０は、ＰＭＯＳトランジスタＰ２のドレイン端子に流入する参照電流が、ＰＭＯＳトランジスタＰ２が線形領域で動作するような小さい電流であっても、電流ミラー回路としての通常の機能を発揮させることができる。

また、電流ミラー回路６０と比較して、バイアス電圧Ｖ_{ＢＩＡＳＰ}を供給する必要がないため、回路構成を簡略化することができる。また、Ｖ_ＲＥＦの電圧条件の制限が緩和されるため、より柔軟な回路構成が可能となる。

上記のように、第１〜第４実施形態では、線形領域で動作するＮＭＯＳトランジスタのドレイン端子を参照電流の入力として利用できる。例えば、センスアンプにセル電流が流入する半導体メモリ回路において、セル電流を参照したい場合に有効である。

また、第５〜第８実施形態では、線形領域で動作するＰＭＯＳトランジスタのドレイン端子を参照電流の入力として利用できる。例えば、センスアンプからセル電流が流出する半導体メモリ回路において、セル電流を参照したい場合に有効である。

第１実施形態に係る電流ミラー回路の回路図である。 第２実施形態に係る電流ミラー回路の回路図である。 第３実施形態に係る電流ミラー回路の回路図である。 第４実施形態に係る電流ミラー回路の回路図である。 第５実施形態に係る電流ミラー回路の回路図である。 第６実施形態に係る電流ミラー回路の回路図である。 第７実施形態に係る電流ミラー回路の回路図である。 第８実施形態に係る電流ミラー回路の回路図である。 従来例に係る電流ミラー回路の回路図である。 従来例に係る電流ミラー回路の回路図である。

符号の説明

１０、２０、３０、４０、５０、６０、７０、８０ 電流ミラー回路
Ｃ１、Ｃ１１ 第１回路
Ｃ２、Ｃ１２ 第２回路
Ｃ３、Ｃ１３ 第３回路
Ｍ１、Ｍ２、Ｍ１１、Ｍ１２ ミラー回路
Ｎ１〜Ｎ８、Ｎ１１、Ｎ１２ ＮＭＯＳトランジスタ
ＯＰ１、ＯＰ２、ＯＰ１１、ＯＰ１２ 差動増幅回路
Ｐ１〜Ｐ８、Ｐ１１、Ｐ１２ ＰＭＯＳトランジスタ
Ｒ１、Ｒ１１ 抵抗

Claims (4)

1. 第１端子に第１所定電圧が供給され且つ制御端子に所定バイアス電圧が供給される第１チャネル型の第１トランジスタ、第２チャネル型の第２トランジスタ、及び第１端子に第２所定電圧が供給され且つ第２端子に参照電流が入力又は出力される前記第２チャネル型の第３トランジスタが直列接続され、前記第１トランジスタ及び前記第２トランジスタが飽和領域で動作し、前記第３トランジスタが線形領域で動作する第１回路と、
   第１端子に前記第１所定電圧が供給され且つ制御端子に前記所定バイアス電圧が供給される第１チャネル型の第４トランジスタ、制御端子が前記第２トランジスタの制御端子に接続された第２チャネル型の第５トランジスタ、及び第１端子に前記第２所定電圧が供給される前記第２チャネル型の第６トランジスタが直列接続され、前記第４トランジスタ及び前記第５トランジスタが飽和領域で動作する第２回路と、
   第１入力端子が、前記第４トランジスタと前記第５トランジスタとの間、及び、前記第６トランジスタの制御端子に接続され、第２入力端子が、前記第１トランジスタと前記第２トランジスタとの間、及び、前記第３トランジスタの制御端子に接続された差動増幅回路と、
   第１端子に前記第１所定電圧が供給されると共に、制御端子が前記差動増幅回路に接続され且つ第２端子が前記第５トランジスタと前記第６トランジスタとの間に接続された前記第１チャネル型の第７トランジスタと、第１端子に前記第１所定電圧が供給されると共に、制御端子が前記差動増幅回路に接続された前記第１チャネル型の第８トランジスタと、から成るミラー回路と、
   を備えた電流ミラー回路。
2. 前記第２トランジスタ及び前記第５トランジスタの制御端子に前記差動増幅回路の前記第２入力端子が接続された
   請求項１記載の電流ミラー回路。
3. 第１端子に第１所定電圧が供給され且つ制御端子に所定バイアス電圧が供給される第１チャネル型の第１トランジスタ、第２チャネル型の第２トランジスタ、及び第１端子に第２所定電圧が供給され且つ第２端子に参照電流が入力又は出力される前記第２チャネル型の第３トランジスタが直列接続され、前記第１トランジスタ及び前記第２トランジスタが飽和領域で動作し、前記第３トランジスタが線形領域で動作する第１回路と、
   第１端子に前記第１所定電圧が供給され且つ制御端子に前記所定バイアス電圧が供給される第１チャネル型の第４トランジスタ、制御端子が前記第２トランジスタの制御端子に接続された第２チャネル型の第５トランジスタ、及び第１端子に前記第２所定電圧が供給される前記第２チャネル型の第６トランジスタが直列接続され、前記第４トランジスタ及び前記第５トランジスタが飽和領域で動作する第２回路と、
   第１端子に前記第１所定電圧が供給され且つ制御端子に前記所定バイアス電圧が供給される第１チャネル型の第７トランジスタ、制御端子が前記第２トランジスタ及び前記第５トランジスタの制御端子に接続された第２チャネル型の第８トランジスタ、及び第１端子に前記第２所定電圧が供給され且つ制御端子が前記第７トランジスタと前記第８トランジスタとの間に接続された前記第２チャネル型の第９トランジスタが直列接続され、前記第７トランジスタ及び前記第８トランジスタが飽和領域で動作する第３回路と、
   第１入力端子が、前記第１トランジスタと前記第２トランジスタとの間、及び、前記第３トランジスタの制御端子に接続され、第２入力端子が、前記第４トランジスタと前記第５トランジスタとの間、及び、前記第６トランジスタの制御端子に接続された差動増幅回路と、
   第２端子に前記第１所定電圧が供給されると共に、制御端子が前記差動増幅回路に接続され且つ第１端子が前記第５トランジスタと前記第６トランジスタとの間に接続された前記第２チャネル型の第１０トランジスタと、第１端子が前記第８トランジスタと前記第９トランジスタとの間に接続された前記第２チャネル型の第１１トランジスタと、から成るミラー回路と、
   を備えた電流ミラー回路。
4. 前記第２トランジスタ、前記第５トランジスタ、及び前記第８トランジスタの制御端子に前記差動増幅回路の前記第１入力端子が接続された
   請求項３記載の電流ミラー回路。

Images