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KR20070013273A - 반도체 장치의 제조 - Google Patents

반도체 장치의 제조 Download PDF

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KR20070013273A
KR20070013273A KR1020067018894A KR20067018894A KR20070013273A KR 20070013273 A KR20070013273 A KR 20070013273A KR 1020067018894 A KR1020067018894 A KR 1020067018894A KR 20067018894 A KR20067018894 A KR 20067018894A KR 20070013273 A KR20070013273 A KR 20070013273A
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KR
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layer
ohmic contact
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contact layer
substrate
Prior art date
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KR1020067018894A
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슈 유안
슈에준 캉
Original Assignee
팅기 테크놀러지스 프라이빗 리미티드
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Publication date
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Abstract

기판 상에 다수의 에피텍셜 층들을 구비하는 반도체 장치 및 반도체 장치를 제고하는 방법이 제공된다. 다수의 에피텍셜 층들은 광이 발생될 수 있는 활성 영역을 포함한다. 상기 방법은 에피텍셜 층의 정면에 반사기로 동작할 수 있는 적어도 하나의 제1 저항 접촉 층을 적용시키는 단계를 포함한다. 상기 기판은 다음으로 에피텍셜 층들의 후면으로부터 제거된다. 다음으로 후면이 텍스처링된다.
발광 다이오드, 에피텍셜 층, 텍스처링, 어닐링, 저항 접촉층

Description

반도체 장치의 제조{FABRICATION OF SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치의 제조에 관한 것으로, 배타적인 것은 아니지만, 특별히 향상된 광 출력을 위한 표면 텍스처링(texturing)을 구비한 반도체 발광 다이오드(LEDs)의 제조에 관한 것이다.
본 명세서 전반에서 광전자 장치는 발광 다이오드들("LEDs") 및 레이저 다이오드들을 포함한다.
본 명세서 전체를 통하여, 예를 들면 GaN LEDs와 같은 GaN 장치에 대한 언급은, 제한적인 것은 아니지만, GaN, AlGaN, InGaN, AlGaInN 등을 포함하는 GaN-계 물질로 만들어진 모든 반도체 장치에 대한 언급을 포함한다.
현재 반도체 장치의 주류는 실리콘(Si), 갈륨 아세나이드(GaAs) 및 인듐 포스피드(InP)에 기초한 반도체 물질로 이루어진다. 이러한 전자 및 광학 장치들과 비교하여, GaN 장치는 많은 이점을 갖는다. GaN이 갖는 가장 고유한 이점은 표 1로 요약될 수 있다.
반도체 이동도 μ(㎠/Vs) 밴드갭(eV)/ 파장(㎜) BFOM(전력 트랜지스터 성능지수) 최대 온도(℃)
Si 1300 1.1/1127 1.0 300
GaAs 5000 1.4/886 9.6 300
GaN 1500 3.4/360 24.6 700
BFOM: 전력 트랜지스터 성능을 위한 지수의 발리가(Baliga)의 도표
더 짧은 파장이 더 높은 DVD/CD 용량에 해당한다.
표 1로부터, GaN가 주어진 반도체들 사이에서 가장 높은 밴드갭(band gap; 3.4eV)을 갖는다는 것을 알 수 있다. 따라서, 그것은 넓은 밴드갭 반도체로 불린다. 결과적으로, GaN로 이루어진 전자 장치들은 Si, GaAs 및 InP 장치들에 비해 훨씬 높은 전력에서 동작한다. 녹색, 파랑색, 자외선 및 백색 광 다이오드들(LEDs)은 GaN 웨이퍼들로부터 만들어질 수 있다.
반도체 레이저들 중, GaN 레이저는 비교적 짧은 파장을 갖는다. 만약 그러한 레이저가 광 데이터 저장을 위하여 사용된다면, 좀 더 짧은 파장이 좀 더 높은 용량을 가질 수 있다. GaAs 레이저는 약 670MB/disk의 용량을 가진 CD-ROM들의 제조에 사용될 수 있다. (역시 GaAs에 기초한) AlGaInP 레이저들은 약 4.7GB/disk의 용량을 가진 최근 DVD 플레이어들에 사용된다. 차세대 DVD 플레이어들에서 GaN 레이저들은 26GB/disk의 용량을 가질 수 있다.
GaN 장치들은 일반적으로 사파이어 기판상에 적층된 다중 GaN-계 에피텍셜 층들인 반도체 웨이퍼들로부터 만들어진다. 사파이어 기판은 일반적으로 직경이 2인치이고 에피텍셜 층들을 위한 성장 템플릿(template)으로 동작한다. GaN-계 물질들(에피텍셜 필름들) 및 사파이어 사이의 격자 맞춤 오류로 인하여, 에피텍셜 층들 내에 결점들이 발생하고, 그러한 결점들은 GaN 레이저 및 트랜지스터들이 GaN LEDs에 훨씬 덜 확장되도록 하는 심각한 문제를 유발한다.
에피텍셜 웨이퍼들을 성장시키기 위한 두 가지 주요 방법 즉, 분자 빔 에피텍시(MBE) 및 유기 금속 화학 기상 증착(MOCVD)이 있다.
종래 LED 제조 공정은 일반적으로 포토리소그래피, 에칭, 유전체 필름 증착, 금속 배선, 본딩 패드 형성, 웨이퍼 검사/테스트, 웨이퍼 박막 가공, 웨이퍼 절단, 패키지에 칩 본딩, 와이어 본딩 및 신뢰도 테스트와 같은 주요 단계들을 포함한다.
LED들을 만들기 위한 공정들이 전체 웨이퍼 스케일에서 완료되면, 다음으로 개별 LED 칩들 또는 다이스(dice)로 웨이퍼를 분할할 필요가 있다. 사파이어 기판 상에 성장된 GaN 웨이퍼들에서, 사파이어가 매우 단단하기 때문에 이 "다이싱(dicing)" 동작이 주요한 문제가 된다. 먼저 사파이어가 약 400 마이크론 내지 약 100 마이크론까지 균일하게 박막 가공되어야 한다. 박막 가공된 웨이퍼는 다음으로 다이아몬드 선침으로 절단되고, 다이아몬드 톱 또는 레이저 홈 내기에 의해 톱질되며, 다음으로 다이아몬드 선침으로 선이 그어진다. 사파이어의 선 긋기는 자외선("UV") 레이저의 사용에 의해 이루어질 수 있으나, GaN 장치에 손상을 주지 않는 레이저임이 보장되어져야 함을 고려하여야 한다. 그러한 공정들은 생산성 문제 및 비싼 다이아몬드 선침/톱들을 소비하여야 하는 것 때문에 처리량이 제한된다.
사파이어 기판상에 성장된 공지된 LED 칩들은 칩의 상면 상에 두 개의 와이어 본딩을 요구한다. 이것은 사파이어가 전기적으로 절연체이고 100 마이크론 두께를 통한 전류 전도가 가능하지 않기 때문에 필수적이다. 각 와이어 본딩 패드가 웨이퍼 넓이의 10-15%를 차지하기 때문에, 두 번째 와이어 본딩은 도전체 기판상에 성장된 단일 와이어 본딩 LED들에 비하여 웨이퍼당 칩들의 개수를 약 10-15% 감소시킨다. 대부분의 모든 비-GaN LED들은 도체 기판상에 성장하고 하나의 와이어 본딩을 사용한다. 패키징 회사에서, 두 개의 와이어 본딩은 패키지 수율을 감소시키고, 단일 와이어 본딩 공정의 수정을 요구하며, 칩의 유효 면적을 감소시키고, 와이어 본딩 공정을 복잡하게 한다.
사파이어는 좋은 열전도체가 아니다. 예를 들면, 300K(실내 온도)에서 열 전도성은 40W/Km이다. 이것은 380W/Km의 구리의 열 전도성에 비하여 매우 작다. 만약, LED 칩이 사파이어 인터페이스로 패키지 내에 본딩된다면, 장치의 활성 영역에서 발생한 열은 패키지/방열판에 도달하기 위하여 3 내지 4 마이크론의 GaN 및 100 마이크론의 사파이어를 통과하여 흘러야만 한다. 결과적으로, 칩은 성능 및 신뢰성 모두에 영향을 미칠 정도로 뜨거워질 것이다.
일반적으로, GaN LED들의 외부 양자 효율은 내부 양자 효율에 비하여 나쁘다. 만약 더 많은 광을 추출하기 위하여 칩 상에 특정 처리가 수행되지 않는다면, 외부 양자 효율은 몇 퍼센트인 반면, 내부 양자 효율은 99%에 달할 것이다(I. Schnitzer 및 E. Yablonovitch, C. Caneau, T. J. Gmitter, 및 A. Schere, Applied Physics Letter, Volume 63, 2174 페이지, 1993년 10월 18일). 두 가지 양자 효율 사이의 큰 편차는 다른 LED들에서도 마찬가지이다. 그 원인은 LED의 활성 영역에서 발생한 광의 내부 전반사에 의해 제한된 대부분의 종래 LED들의 광 추출 효율 때문이며, 내부 전반사는 반도체-공기 인터페이스에서 일어난다. 이것은 반도체와 공기 사이의 굴절률의 큰 차이 때문이다.
GaN 장치들에서, 활성 영역에서 발생한 광의 전반사를 피할 수 있는 임계각은 23°이다. LED의 활성 영역으로부터의 발광은 방향적으로 등방성이며, 만약 칩 벽(일반적으로 LED 칩의 전방 표면)으로의 입사각이 임계각보다 작다면 그 광은 칩으로부터 탈출할 수 있고, LED의 활성 영역으로부터 발생한 광의 작은 단편은 주변 환경(예를 들면, 공기)으로 탈출할 수 있다. 탈출한 광은 일반적으로 광의 콘(cone) 내에 있다. 도 1(스케일은 아님)은 이 탈출 콘 개념을 개략적으로 도시한다. 따라서, 종래 LED에서, 외부 양자 효율은 몇 퍼센트로 제한된다.
표면 텍스처링은 광 추출 효율을 상당히 증가시킬 수 있다고 알려졌으며(I. Schnitzer 및 E. Yablonovitch, C. Caneau, T. J. Gmitter, 및 A. Schere, Applied Physics Letter, Volume 63, 2174 페이지, 1993년 10월 18일), 그것은 예를 들면, AlGaInP계 LED와 같은 LED들의 제조에 사용되어 왔다. LED로부터 광 추출 효율을 증가시키기 위하여, LED들 내에 발생한 광자들은 탈출 콘 또는 표면을 발견하기 위한 다수의 기회에 부딪히며, 그 표면은 도 2의 도면에서 나타난 바와 같이 발생한 광이 새로운 탈출 콘에 들어가도록 변형된다. 도 2는 Applied Physics 저널의 Volume 93, 9383 페이지, 2003의 도면이다.
습식 에칭 마스크로서 금속 클러스터들(clusters) 사용하는 미세하게 거친 p-GaN 표면(즉, 일반적인 상면 또는 정면)을 사용하는 것에 의하여 InGaN계 LED의 광 출력을 향상시키는 방법이 제안된다(Applied Physics 저널의 Volume 93, 9383 페이지, 2003). 미세하게 거친 표면을 구비한 LED 구조의 광 출력 효율은 종래 LED 구조의 광 출력 효율에 비하여 상당히 향상되었다. 미세하게 거친 p-GaN 상면을 구비한 LED에서, 광자들의 각 무작위성은 LED의 미세하게 거친 상면으로부터의 표면 산란에 의해 달성될 수 있다. 따라서, 미세하게 거친 표면 구조는 LED 외부로의 광자 탈출 가능성을 향상시킬 수 있으며, LED 광 출력 전력의 증가를 가져온다.
그러나, 표면 텍스처링 기술은 오직 LED의 정면에만 적용될 수 있다. 이 기술은 장치 제조, 특별히 GaN LED들의 제조에 곤란성을 가지며, 활성 영역 위의 층들이 매우 얇은 경우(약 300nm), GaN의 에칭이 곤란하다. 표면을 텍스처링하기 위하여, 몇백 나노미터 깊이의 패턴들이 표면상에 종종 건식 에칭(dry etching) 또는 습식 에칭(wet etching)에 의하여 발생한다. 이것은 활성 영역에 손상을 줄 수 있는 상당한 위험을 가지며, 따라서, 장치 성능의 상당한 열화를 초래할 수 있다.
바람직한 실시예에 따르면, 기판 상에 광이 발생할 수 있는 활성 영역을 포함하는 다수의 에피텍셜 층들을 구비하는 반도체 장치의 제조 방법이 제공된다. 상기 방법은,
(a) 상기 에피텍셜 층(epitaxial layer)의 정면에 반사기로 작용하는 적어도 하나의 제1 저항 접촉 층을 적용시키는 단계;
(b) 상기 에피텍셜 층의 후면으로부터 상기 기판을 제거하는 단계; 및
(c) 상기 후면을 텍스처링(texturing)하는 단계를 포함한다.
기판이 제거되기 전에, 열 전도성 금속의 씨앗 층(seed layer)이 저항 접촉 층에 적용될 수 있고, 열 전도성 금속의 비교적 두꺼운 층이 상기 씨앗 층에 전기 도금될 수 있다. 상기 정면은 씨앗 층의 적용 전에 접착 층 또는 다층 적층으로 코팅될 수 있다.
씨앗 층은 전기 도금 단계 (b) 전에 포토레지스트 패턴으로 패터닝될 수 있으며, 비교적 두꺼운 층의 전기 도금이 포토레지스트 패턴들 사이에 이루어질 수 있다. 포토레지스트 패턴들은 3 내지 500 마이크론 범위의 높이를 가질 수 있고, 3 내지 500 마이크로미터 범위의 두께를 가질 수 있다. 포토레지스트 패턴은 200 내지 2,000 마이크론 범위의 간격을 가질 수 있다.
기판을 제거하기 전에, 어닐링이 접착력을 향상시키기 위하여 수행될 수 있다.
씨앗 층은 패터닝 없이 전기 도금되거나, 전기 도금 후 패터닝이 수행될 수 있다. 패터닝은 포토레지스트 패터닝 및 다음의 습식 에칭에 의해 이루어지거나, 비교적 두꺼운 층의 레이저 빔 마이크로-머시닝(micro-machining)에 의해 이루어질 수 있다.
비교적 두꺼운 층이 포토레지스트의 높이보다 크지 않은 높이를 가지거나, 포토레지스트보다 높은 높이를 가진 후 후속하여 박막 가공될 수 있다. 박막 가공은 폴리싱 또는 습식 에칭에 의해 이루어질 수 있다.
단계 (c), 즉 후면의 텍스처링은 표준 패터닝 방법에 의해 이루어질 수 있다. 예를 들면, 노출 후면을 패터닝하고 다음으로 에칭하는 것에 의하여 이루어질 수 있다. 에칭은 건식 에칭, 습식 에칭, 광화학 에칭, 레이저 에칭 또는 다른 적절한 방법들 중 하나 이상에 의하여 이루어질 수 있다. 텍스처링은 또한 포토리소그래피에 의해 이루어질 수 있으며, 다음으로, 노출된 후면 상에 층을 증착하고, 벗겨내는 단계가 수행된다.
(J. Appl. Phys. 93, 페이지 9383, 2003에서) Huh 등에 의해 기술된 바와 같이, 텍스처링은 또한 후면 상에 금속 박막을 증착하고, 다음으로 표면 텍스처링을 위한 에칭 마스크로서 사용되는 금속 드롭(drops)의 클러스터를 형성하기 위하여 금속의 급속 열 어닐링하는 것에 의해 이루어질 수 있다.
표면 텍스처링의 형태 및 크기는 설계 및/또는 공정 방법들에 따라 요구되는대로 또는 적절하게 변경될 수 있다.
기판을 제거한 후에, 후면이 에칭되고(패터닝과 함께 또는 패터닝 없이) 텍스처링된다.
선택적으로, 표면 텍스처링은 기판이 제거된 후에 후면에 더해진 층(또는 다층의 적층) 상에서 이루어질 수 있다.
단계 (c) 후 또는 단계 (b)와 (c) 사이에, 후면 상에 제2 저항 접촉 층을 형성시키는 추가 단계가 포함될 수 있다. 제2 저항 접촉 층은 불투명, 투명 또는 반투명으로 구성될 그룹으로부터 선택될 수 있다. 제2 저항 접촉 층은 민무늬이거나 패티넝된 것들 중 하나일 수 있다. 본딩 패드들이 제2 저항 접촉 층 상에 형성될 것이다.
노출 후면은 제2 저항 접촉 층이 증착되기 전에 세정되고 에칭될 수 있다. 제2 저항 접촉 층은 후면 전체 영역을 덮지 않을 수 있다. 만약 제2 저항 접촉 층이 후면의 많은 부분을 덮는다면, 단계 (c)는 제2 저항 접촉 층 상에 직접 형성될 수 있다. 이러한 방식으로, 패터닝된 제2 저항 접촉 층은 텍스처링된 표면으로 기능한다.
기판은 기판상에 에피텍셜 층들이 증착되기 전에 패터닝될 수 있다. 따라서 기판의 제거 후, 후면은 이미 패터닝되어 있고, 그러므로 후속하는 후면 텍스처링은 불필요하다.
다수의 에피텍셜 층들의 증착 동안 활성 영역 아래의 층들이 패터닝 또는 텍스처링되는 것 또한 가능하다. 이 방법에서, 패턴들은 후면에 텍스처링이 이루어지지 않더라도, 기판에 제거되기 전에 층 구조 내에 이미 존재한다. 그러한 패터닝은 기판의 제거 후 LED의 광 추출 효율을 증가시킬 것이다.
제2 저항 접촉 층을 형성시킨 후, 반도체 장치를 테스트하고 개별 장치들로 분할하는 단계가 포함될 수 있다.
반도체 장치는 래핑(lapping), 폴리싱(polishing) 및 다이싱(dicing)으로 구성된 그룹으로부터 선택된 하나 이상 없이 제조될 수 있다.
제1 저항 접촉 층은 에피텍셜 층들 중 n-형 층들일 수 있고, 제2 저항 접촉 층은 에피텍셜 층들 중 p-형 층들일 수 있다.
단계 (c) 후에, 유전체 필름(들)이 에피텍셜 층들 위에 증착될 수 있고, 유전체 필름들 및 제2 저항 접촉 층들 내에 개구가 절단될 수 있으며, 본딩 패드들이 에피텍셜 층들 상에 증착될 수 있다. 단계 (c)는 후면 대신 상기 증착된 유전체 필름(들)에서 수행될 수 있다.
단계 (a) 후에, 에피텍셜 층들 위에 열 전도성 금속의 전기 도금이 수행될 수 있다. 열 전도성 금속은 구리일 수 있으며, 에피텍셜 층들은 다중 GaN-계 층들일 수 있다.
다른 실시예에서, 에피텍셜 층들, 반사 표면을 제공하는 상기 에피텍셜 층들의 정면 상의 제1 저항 접촉 층들 및 상기 에피텍셜 층들의 후면 상의 제2 저항 접촉 층들을 포함하고, 상기 후면은 텍서쳐링된 표면인 것을 특징으로 하는 반도체 장치가 제공된다.
열 전도성 금속의 비교적 두꺼운 층이 제1 저항 접촉 층 상에 제공될 수 있으며, 상기 제1 저항 접촉 층 및 상기 비교적 두꺼운 층 사이의 상기 제1 저항 접촉 층 상에 부착 층이 존재한다. 열 전도성 금속의 씨앗 층이 상기 부착층에 적용될 수 있다. 비교적 두꺼운 층은 적어도 20 마이크로미터의 두께를 갖질 수 있다. 상기 층은 부착 층 또는 적층된 다중 층들일 수 있다.
상기 제2 저항 접촉 층은 3 내지 500 나노미터 범위의 얇은 층일 수 있으며, 불투명, 투명 및 반투명으로 구성된 그룹으로부터 선택될 수 있다. 상기 제2 저항 접촉 층은 본딩 패드들을 포함할 수 있다.
상기 열 전도성 금속을 구리이고, 상기 에피텍셜 층들을 다중 GaN-계 에피텍셜 층들일 수 있다.
상기 반도체 장치는 발광 장치 및 트랜지스터 장치로 구성된 그룹으로부터 선택될 수 있다.
상기 제2 저항 접촉 층은 민무늬 또는 패터닝된 것일 수 있다.
본 발명을 좀 더 명확히 이해하고 실질적인 효과를 용이하게 예측하기 위하여 본 발명의바람직한 실시예가 비제한적인 예로 이하에서 설명될 것이며, 이 설명은 이하의 첨부되는 개략적인 도면을 참조하여 이루어질 것이다.
도 1은 반도체 장치로부터 광 탈출을 개략적으로 나타낸다.
도 2는 탈출 콘을 발견하기 위한 주어진 다수의 기회들을 가진 도 1의 반도체 장치 내에 발생한 광자를 도시한다.
도 3은 제조 공정들 중 제1 단계에서 반도체 장치의 개략적인 도면이다.
도 4는 제조 공정들 중 제2 단계에서 도 3의 반도체 장치의 개략적인 도면이다.
도 5는 제조 공정들 중 제3 단계에서 도 3의 반도체 장치의 개략적인 도면이다.
도 6은 제조 공정들 중 제4 단계에서 도 3의 반도체 장치의 개략적인 도면이다.
도 7은 제조 공정들 중 제5 단계에서 도 3의 반도체 장치의 개략적인 도면이다.
도 8은 도 7의 반도체 장치의 측면도이다.
도 9는 도 7 및 8의 반도체 장치로부터 생산된 단일 다이(die)의 배면도이다.
도 10은 제조 공정들 중 제6 단계에서 도 3의 반도체 장치의 개략적인 도면이다.
도 11은 도 10의 반도체 장치의 측면도이다.
도 12는 공정 흐름도이다.
이하의 상세한 설명에서, 참조부호는 도 12의 공정 단계들에 관한 것이다. 도 12는 도식적인 것이며, 상업 현장에서 격을 수 있는 모든 공정 단계들을 포함하는 것은 아니다. 본 발명의 이해를 위하여 요구되지 않는 이러한 단계들은 공정의 상세한 설명의 간략화를 돕기 위하여 삭제되었다.
도 3을 참조하면, 웨이퍼(10)의 P-형 표면상의 금속 배선 공정들 중 제1 단계가 도시된다.
웨이퍼(10)는 기판(12)을 구비한 에피텍셜 웨이퍼이고, 기판상의 다중 에피텍셜 층들(12)의 적층이다. 기판(12)은 예를 들면, 사파이어, GaAs, InP, Si 등일 수 있다. 여기에서는 사파이어 기판(12) 상에 GaN 층(14)을 가진 GaN 샘플이 예로 사용될 것이다. 에피텍셜 층들(14; 종종 에피층들(epilayers)로 불린다)은 일반적으로 다중 층들의 적층이며, 하부 표면(16; 기판상에 가장 먼저 성장된다)은 일반적으로 n-형 층들이고 상부 부분(18)은 일반적으로 p-형 층들이다. 활성 영역은 일반적으로 16과 18 사이에 샌드위치되고, 일반적으로 의도적으로 도핑되지 않은 양자 벽들(QWs) 또는 다중 양자 벽들(MQWs)로 이루어진다. 양자 벽은 일반적으로 적어도 세 층들의 적층이다. 예를 들면, GaN LED들에서, 다중 양자 벽들은 때때로 GaN/InGaN/GaN 또는 AlGaN/GaN/AlGaN 다중 층들이다.
GaN 층들(14)의 정면상에, 다중 금속층들을 구비한 저항 접촉 층(20)이 형성 된다. 저항 접촉 층(20)은 에피텍셜 층들(14)과의 인터페이스에서 또한 반사기 또는 거울로서 동작한다. 따라서, 에피텍셜 층들(14)의 활성 영역에서 발생한 광은 에피텍셜 층들의 후면(16)을 향하여 반사되고, 상기 후면(16)은 기판(12)과 인터페이스한다. 저항 접촉 층(20)에 접착 층(22) 및 예를 들면, 구리와 같은 열 전도성 재료의 얇은 구리 씨앗 층(도 4의 24; 단계 87)이 더해진다. 열 전도성 물질은 또한 전기 전도성인 것이 바람직하다. 접착 층의 적층은 형성후 어닐링 될 수 있다.
저항 접촉 층(20)은 반도체 기판 상에 증착되고 어닐링된 다중 층들의 적층일 수 있다. 그것은 원 웨이퍼의 부분은 아닐 것이다. GaN, GaAs 및 InP 장치들에 있어서, 에피텍셜 웨이퍼는 종종 n-형 및 p-형 반도체들 사이에 샌드위치된 활성 영역을 포함할 수 있다. 대부분의 경우, 상부 층이 p-형이다. 실리콘 장치들에서, 에피텍셜 층들은 사용되지 않고, 단지 웨이퍼만 사용된다.
도 5에 도시된 바와 같이, 표준 포토리소그래피(88)를 사용하여, 얇은 구리 씨앗 층(24)이 비교적 두꺼운 포토레지스트들(26)로 패터닝된다. 포토레지스트 패턴들(26)은 3 내지 500 마이크론의 높이, 바람직하게는 15 내지 500 마이크론의 높이와 3 내지 500 마이크로미터의 두께를 가지는 것이 바람직하다. 포토레지스트 패턴들은 결과 칩들의 설계에 따라 200 내지 2000 마이크론 범위, 바람직하게는 300 마이크론의 간격으로 서로로부터 분리되는 것이 바람직하다. 실제 패턴은 장치 디자인에 의존한다.
다음으로, 패터닝된 구리층(28)은 새로운 기판(도 6)의 일부를 형성하는 방열판을 형성시키기 위하여 포토레지스트들(26) 사이의 층(24) 상에 전기 도금된다. 구리층(28)은 포토레지스트들(26)의 높이보다 크지 않은 높이를 가지는 것이 바람직하며 따라서 포토레지스트들(26)의 높이보다 작거나 같은 높이이다. 그러나, 구리층(28)은 포토레지스트들(26)의 높이보다 큰 높이일 수 있다. 그러한 경우, 구리층(28)은 포토레지스트들(26)의 높이보다 크지 않은 높이가 되도록 두께가 얇아지도록 박막 가공된다. 포토레지스트들(26)은 구리 도금 후에 제거되거나 제거되지 않을 수 있다. 제거는 예를 들면, 레지스트 제거 용액 내에서 행궈지는 것(rinsing)과 같은 표준의 공지된 방법에 의하여 또는 플라즈마 에칭에 의하여 이루어질 수 있다.
장치 설계에 따라, 에피텍셜 층들(14)의 처리는 예를 들면, 세정(80), 리소그래피(81), 에칭(82), 장치 격리(83), 보호, 금속 배선(86), 열처리(86) 등과 같은 표준 처리 기술들을 사용하는 것이 후속될 수 있다(도 4). 웨이퍼(10)는 다음으로 향상된 접착을 위하여 어닐링된다(87).
에피텍셜 층(14)은 일반적으로 원 기판(12) 상의 n-형 층(16) 및 원 상부 표면(18) 상의 p-형 층들로 이루어지며, 상부 표면(18)은 저항 접촉 층(20), 접착 층(22), 구리 씨앗 층(24) 및 전기 도금된 두꺼운 구리층(28)으로 덮이게 된다.
도 7에서, 다음으로 원 기판층(12)은 다음으로 예를 들면, 켈리[M.K. Kelly, O.Ambacher, R. Dimitrov, R. Handschuh 및 M. Stutzmann, phys, stat. sol. (1) 159, R3 (1997)]의 방법을 사용하여 제거된다. 기판은 또한 폴리싱(polishing) 또는 에칭에 의해 제거될 수 있다. 만약 희생층이 기판과 에피텍셜 층 사이에 성장된다면, 희생층 성장 후 기판은 자동적인 분리 또는 기계적 힘에 의해 에피텍셜 층들 로부터 분리될 수 있다.
다음으로 공지된 예비 공정들이 수행될 수 있다. 이 공정들은 예를 들면, 포토리소그래피(92, 93), 건식 에칭(94), 후면(34)의 표면 텍스처링(95) 및 포토리소그래피(96)를 위한 것일 수 있다. 표면 텍스처링(95)은 텍스처링된 후면(34)을 형성시킨다.
도 7은 끝에서 두 번째 단계이다. 기판(12)의 제거 후에, 표면 텍스처링이 노출된 후면(14) 상에 수행되고, 그에 의하여 표면 패턴(34)이 형성된다. 후면의 중심 부분(35)은 제2 저항 접촉 층(30)의 증착을 위하여 또한 에칭된다. 중심 영역(35)은 필요하다면, 에칭되지 않을 수 있다. 본딩 패드들(32)이 또한 제2 저항 접촉 층(30)에 추가된다. 제2 저항 접촉 층(30)은 박층, 또는 다중 금속 층들의 적층인 것이 바람직하며, 3 내지 50nm 범위의 두께일 수 있다.
어닐링(98)이 저항 접촉 층(30)의 증착에 후속하거나, 본딩 패드(32)의 증착 후에 수행될 수 있다.
칩들/다이들은 다음으로 공지의 표준 방법들에 의하여 테스트된다(99). 칩들/다이들은 다음으로 기판을 래핑(lapping)/폴리싱하지 않고, 절단하지 않고 개별 장치들/칩들로 분리될 수 있다(100)(도 11). 패키징이 공지된 표준 방법들에 의해 후속된다.
에피텍셜 층(14)의 정면은 활성 영역으로부터 0.1 내지 2.0 마이크론의 범위, 바람직하게는 약 0.3 마이크론인 것이 바람직하다. 실리콘계 반도체들에서, 반도체의 상면은 장치 층으로부터 0.1 내지 2.0 마이크론 범위, 바람직하게는 약 0.3 마이크론인 것이 바람직하다. 이 구성에서 활성층/장치 층이 비교적 두꺼운 구리 패드(28)에 근접함에 따라 열 제거율이 향상된다.
추가적으로 또는 선택적으로, 비교적 두꺼운 층(28)은 칩에 대한 기계적 지지를 제공하기 위하여 사용될 수 있다. 그것은 또한 활성 영역/장치 층으로부터 열제거를 위한 경로를 제거하기 위하여 사용될 수 있고, 전기 연결을 위하여 또한 사용될 수 있다.
도금 단계는 웨이퍼 레벨(즉, 절단 동작 전)에서 수행되고 한 번에 여러 개의 웨이퍼들에 대하여 이루어질 수 있다.
GaN 레이저 다이오드들의 제조는 GaN LED들의 제조와 유사하나 좀 더 많은 단계들이 포함될 수 있다. 한 가지 차이점은 GaN 레이저 다이오드들이 제조 동안 거울 형성을 요구한다는 것이다. 사파이어를 기판으로 사용하지 않은 방법에 비하여, 기판으로 사파이어를 사용하는 것은, 거울 형성을 훨씬 더 곤란하게 하며, 거울의 질도 일반적으로 나빠진다.
비교적 부드러운 금속인 제1 저항 접촉 층(20)은 매우 빛나며 따라서 비우 높은 광 반사성을 가진다. 그러한 제1 저항 접촉 층(20)은 에피텍셜 층(14)과의 접합에서 광 출력을 향상시키기 위한 반사 표면 또는 거울로 작용한다. 광 출력은 텍스쳐링된 표면(34)을 통하여 이루어진다.
이 방법으로 텍스처링된 표면(34)은 사파이어가 미리 부착된 표면인 후면 상에 제조되고, 반사 층은 비교적 부드러운 에피텍셜 층들의 정면상에 제공된다. 광 방출은 후면인 텍스처링된 표면(34)을 통하여 일어나고, 반사는 상면 또는 정면에 서 이루어진다. 이것을 일반적인 경우의 반대이다. 이 방법으로 원래 상층(18)은 예를 들면, 0.1㎛인 일반적인 LED의 두께와 같은 두께일 수 있고, 표면 텍스처링(34)의 깊이는 예를 들면, 0.01㎛ 내지 2㎛와 같은 넓은 범위일 수 있다.
만약 표면 텍스쳐링이 후면 상에 이루어지고, 기판이 제거된 후에 형성된다면, 사파이어 기판과 활성 영역 사이의 전체 층 두께가 3 마이크론(3000㎚)을 초과하기 때문에 종래 기술의 문제는 완전히 피할 수 있고, 따라서 표면 패턴들의 형성은 활성 영역에 눈에 띌 만큼 영향을 미치지 않을 것이다.
광 추출 효율에 상당한 영향을 가지는 표면 텍스처링에 있어서, 거울들이 광이 탈출 콘을 발견할 확률을 증가시키기 때문에, 반사 거울의 질은 중요하다. 만약 거울이 정면에 위치한다면 기판이 제거된 다음 표면 텍스처링이 새롭게 노출된 후면에 행해질 것이고, 정면 거울과 후면 사이의 거리가 상대적으로 낮기 때문에-일반적으로 몇 마이크론 정도-, 광 반사는 상당히 향상될 것이다. 기판이 제거되지 않는다면, 거울은 일반적으로 기판 뒤에 형성될 것이고, 반면 표면 텍스처링은 정면 상에 행해질 것이며, 그들 사이의 거리는 수백 마이크론이 될 것이다. 광이 기판 뒤와 정면 사이의 큰 거리를 이동할 때, 흡수에 의한 큰 광 손실이 발생한다.
비록 여기서는 구리로 이루어진 것을 참조하였지만, 임의의 다른 물질들이 전기적 및/또는 열 전도성 재료를 제공하거나 반도체 기판을 위한 기계적 지지를 제공하기 위하여 사용될 수 있다.
후면의 텍스처링의 표준 패터닝 방법에 의해 수행될 수 있다. 예를 들면, 노출된 후면을 패터닝한 다음 에칭하는 것이 의해 이루어질 수 있다. 에칭은 건식 에 칭, 습식 에칭, 광화학 에칭, 레이저 에칭 또는 다른 적절한 방법들 중 하나 이상에 의해 이루어질 수 있다. 텍스처링은 또한 포토리소그래피에 의해 이루어질 수 있으며, 노출된 후면 상에 층을 증착하고 벗겨내는 단계가 후속된다.
(J. Appl. Phys. 93, 페이지 9383, 2003에서) Huh 등에 의해 기술된 바와 같이, 텍스처링은 또한 후면 상에 금속 박막을 증착하고, 다음으로 표면 텍스처링을 위한 에칭 마스크로서 사용되는 금속 드롭(drops)의 클러스터를 형성하기 위하여 금속의 급속 열 어닐링하는 것에 의해 이루어질 수 있다. 텍스처링은 후면 대신 증착된 절연필름(들) 상에 수행될 수 있다.
제2 저항 접촉 층이 후면의 많은 부분을 덮으면, 텍스처링 단계는 제2 저항 접촉 층 상에 직접 형성될 것이다. 이러한 방법으로 패터닝된 제2 저항 접촉 층은 텍스처링된 표면으로 기능한다.
기판은 기판상에 에피텍셜 층들을 증착하기 전에 패터닝될 수 있다. 따라서, 기판의 제거 후, 후면은 이미 패터닝되어 있고, 따라서 후속하는 후면 텍스처링 공정은 필요하지 않다.
다수의 에피텍셜 층들의 증착 동안 활성영역 아래의 층들을 패터닝 또는 텍스처링 하는 것 또한 가능하다. 이러한 방법으로, 비록 텍스처가 후면에 있는 것은 아니지만, 패턴들은 기판이 제거되기 전에 층구조 내에 이미 존재한다. 그러한 패터닝은 기판이 제거된 후 LED의 광 추출 효율을 향상시킬 것이다.
상술한 설명에는 본 발명의 바람직한 실시예에 대하여 설명되고 있지만, 본 발명에서 벗어나지 않는 범위 내에서 설계, 구성 또는 동작의 다양한 변형 및 수정 이 이루어질 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명할 것이다.
본 명세서 내에 포함되어 있음

Claims (53)

  1. 기판 상에 광이 발생될 수 있는 활성 영역을 포함하는 다수의 에피텍셜 층들을 구비하는 반도체 장치의 제조 방법에 있어서,
    (a) 상기 에피텍셜 층(epitaxial layer)의 정면에 반사기 작용할 수 있는 적어도 하나의 제1 저항 접촉 층을 적용시키는 단계;
    (b) 상기 에피텍셜 층의 후면으로부터 기판을 제거하는 단계; 및
    (c) 상기 후면을 텍스처링(texturing)하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 기판이 제거되기 전에, 비교적 두꺼운 열 전도성 금속층이 상기 반사층 상에 전기 도금되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 기판이 제거되기 전에, 열 전도성 금속의 씨앗 층이 상기 제1 저항 접촉 층에 적용되고, 비교적 두꺼운 열 전도성 금속층이 상기 씨앗 층 상에 전기 도금되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 3 항에 있어서,
    상기 정면은 상기 씨앗 층의 적용 전에 부착 층 및 다중 층 적층 중 하나 이상에 의해 코딩되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 3 항 내지 제 4 항에 있어서,
    상기 전기 도금 단계 전에 상기 씨앗 층에 패터닝된 층이 더해지고, 상기 비교적 두꺼운 층의 전기 도금은 상기 패턴들 사이에 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 5 항에 있어서,
    상기 패터닝된 층은 포토레지스트 패턴들을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 3 항 내지 제 4 항에 있어서,
    상기 씨앗 층은 상기 전기 도금 단계 전에 패터닝되고, 상기 비교적 두꺼운 층의 전기 도금은 상기 패턴들 사이에 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 씨앗 층 상의 패턴은 포토레지스트 패턴들을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 5 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 패턴들은 3 내지 500 마이크로미터 범위의 높이를 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 5 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 패턴들은 3 내지 500 마이크로미터 범위의 두께를 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 5 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 패턴들은 200 내지 2,000 마이크론 범위의 간격을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 3 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 씨앗 층은 패터닝 없이 전기 도금되거나, 패터닝이 후속하여 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제 12 항에 있어서,
    상기 패터닝은 포토레지스트 패터닝 후 습식 에칭에 의해 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제 12 항에 있어서,
    상기 패터닝은 비교적 두꺼운 층의 레이저 빔 마이크로-머시닝(micro-machining)에 의해 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 기판을 제거하는 단계 전에, 어닐링(anealing)이 접착력을 향상시키기 위하여 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제 2 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 비교적 두꺼운 층은 상기 포토레지스트의 높이보다 크지 않은 높이를 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제 2 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 열 전도성 금속의 비교적 두꺼운 층은 상기 포토레지스트보다 높은 높이로 전기 도금되고, 다음으로 박막 가공되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제 17 항에 있어서,
    상기 박막 가공은 폴리싱(polishing) 또는 습식 에칭에 의해 이루어지는 것 을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제 1 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 텍스처링 단계 (c)는,
    (a) 상기 후면을 패터닝하고 다음으로 에칭하는 단계;
    (b) 상기 후면 상에 층을 증착하고 벗겨내는 단계가 후속하는 포토리소그래피 단계; 및
    (c) 상기 후면 상에 금속 박막을 증착하고 상기 텍스처링을 위한 에칭 마스크로 사용되는 금속 드롭(drops)의 클러스터(cluster)를 형성하기 위하여 상기 금속을 급속 열 어닐링하는 단계로 구성되는 그룹으로부터 선택된 적어도 하나의 방법에 의해 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제 19 항에 있어서,
    상기 에칭은 건식 에칭, 습식 에칭, 광화학 에칭 및 레이저 에칭으로 구성되는 그룹으로부터 선택된 적어도 하나의 방법에 의해 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제 1 항 내지 제 20 항 중 어느 한 항에 있어서,
    상기 텍스처링은 형태 및 크기가 변경될 수 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제 1 항 내지 제 21 항 중 어느 한 항에 있어서,
    상기 반도체 기판을 제거하는 단계 (c) 후에, 후면이 에칭되고 다음으로 후면에 텍스처링 되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제 1 항 내지 제 22 항 중 어느 한 항에 있어서,
    상기 반도체 기판을 제거하는 단계 (c) 후에, 적어도 하나의 층이 상기 후면 상에 더해지고 상기 적어도 하나의 층이 텍스처링되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 제 1 항 내지 제 23 항 중 어느 한 항에 있어서,
    상기 후면 상에 불투명, 투명 및 반투명으로 구성되는 그룹으로부터 선택된 제2 저항 접촉 층을 형성시키는 추가 단계를 더 포함하고, 상기 추가 단계는 단계 (3) 후 및 단계 (b)와 (c) 사이 중 하나에서 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  25. 제 24 항에 있어서,
    상기 제2 저항 접촉 층은 민무늬이거나 패터닝된 것 중 하나인 것을 특징으로 하는 반도체 장치의 제조 방법.
  26. 제 24 항 또는 제 25 항에 있어서,
    본딩 패드들(bonding pads)이 상기 제2 저항 접촉 층 상에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  27. 제 2 항 내지 제 23 항 중 어느 한 항에 있어서,
    상기 비교적 두꺼운 층이 적용된 후에, 저항 접촉 층 형성 및 와이어 본딩 패드들의 증착을 포함하는 후속하는 공정 단계들이 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  28. 제 24 항 내지 제 26 항 중 어느 한 항에 있어서,
    상기 노출된 후면은 상기 제2 저항 접촉 층이 증착되기 전에 세정 및 에칭되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  29. 제 24 항 내지 제 28 항 중 어느 한 항에 있어서,
    상기 제2 저항 접촉 층은 상기 후면의 전체 영역을 덮지 않는 것을 특징으로 하는 반도체 장치의 제조 방법.
  30. 제 24 항 내지 제 28 항 중 어느 한 항에 있어서,
    상기 제2 저항 접촉 층이 상기 후면의 많은 부분을 덮는다면, 단계 (c)는 상기 제2 저항 접촉 층 상에 직접 수행되고, 상기 제2 저항 접촉 층은 텍스처링된 표 면을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  31. 제 24 항 내지 제 30 항 중 어느 한 항에 있어서,
    개별 장치들로 분리하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  32. 제 1 항 내지 제 31 항 중 어느 한 항에 있어서,
    상기 반도체 장치들은 래핑(lapping), 폴리싱(polishing) 및 다이싱(dicing)으로 구성된 그룹으로부터 선택된 하나 이상 없이 제조된 것을 특징으로 하는 반도체 장치의 제조 방법.
  33. 제 1 항 내지 제 32 항 중 어느 한 항에 있어서,
    상기 적어도 하나의 제1 저항 접촉 층은 상기 에피텍셜 층들 중 p-형 층들 상에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  34. 제 31 항에 있어서,
    상기 제2 저항 접촉 층은 상기 에피텍셜 층들 중 n-형 층들 상에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  35. 제 1 항 내지 제 23 항 중 어느 한 항에 있어서,
    단계 (c) 후에, 유전체 필름들이 상기 에피텍셜 층들 상에 증착되고, 유전체 필름들 및 제2 저항 접촉 층에 개구들이 형성되며, 본딩 패드들이 상기 에피텍셜 층 상에 증착되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  36. 제 1 항 내지 제 23 항 중 어느 한 항에 있어서,
    단계 (c) 후에, 상기 에피텍셜 층들 상에 열 전도성 금속의 전기 도금이 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  37. 제 33 항 내지 제 36 항 중 어느 한 항에 있어서,
    상기 열 전도성 금속은 구리를 포함하고, 상기 에피텍셜 층들을 다중 GaN-계 층들을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  38. 제 35 항에 있어서,
    상기 단계 (c)는 상기 후면 대신 상기 증착된 유전체 필름(들)에 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  39. 기판 상에 광이 발생될 수 있는 활성 영역을 포함하는 다수의 에피텍셜 층들을 구비하는 반도체 장치의 제조 방법에 있어서,
    (a) 상기 기판에 상기 다수의 에피텍셜 층들을 증착하기 전에 상기 기판을 패터닝하는 단계;
    (b) 상기 다수의 에피텍셜 층들의 정면에 반사기 작용하는 적어도 하나의 제 1 저항 접촉 층을 적용하는 단계; 및
    (c) 상기 기판 제거 후 상기 후면이 이미 패터닝 되어 있도록 상기 에피텍셜 층들의 후면으로부터 상기 기판을 제거하는 단계를 포함하는 반도체 장치의 제조 방법.
  40. 제 39 항에 있어서,
    상기 기판을 제거하는 단계 후에, 후속하는 후면 텍스처링이 필요하지 않는 것을 특징으로 하는 반도체 기판의 제조 방법.
  41. 기판 상에 광이 발생될 수 있는 활성 영역을 포함하는 다수의 에피텍셜 층들을 구비하는 반도체 장치의 제조 방법에 있어서,
    (a) 상기 다수의 에피텍셜 층들을 증착하는 동안 상기 활성 영역 아래의 상기 다수의 에피텍셜 층들을 패터닝하는 단계; 및
    (b) 상기 다수의 에피텍셜 층들의 정면에 반사기 작용하는 적어도 하나의 제1 저항 접촉 층을 적용하는 단계;
    (c) 상기 기판을 제거하는 단계를 포함하는 반도체 장치의 제조 방법.
  42. 기판 상에 광이 발생될 수 있는 활성 영역을 포함하는 다수의 에피텍셜 층들을 구비하는 반도체 장치의 제조 방법에 있어서,
    (a) 상기 다수의 에피텍셜 층들의 정면에 반사기 작용하는 적어도 하나의 제 1 저항 접촉 층을 적용하는 단계;
    (b) 상기 에피텍셜 층들의 후면으로부터 상기 기판을 제거하는 단계;
    (c) 상기 에피텍셜 층들 상이 유전체 필름들을 증착하는 단계; 및
    (d)상기 유전체 필름들을 텍스처링 하는 단계를 포함하는 반도체 장치의 제조 방법.
  43. 에피텍셜 층들;
    반사 표면을 제공하는 상기 에피텍셜 층들의 정면 상의 제1 저항 접촉 층들; 및
    상기 에피텍셜 층들의 후면 상의 제2 저항 접촉 층들을 포함하고,
    상기 후면은 텍서쳐링된 표면인 것을 특징으로 하는 반도체 장치.
  44. 제 43 항에 있어서,
    상기 제1 저항 접촉 층 상에 열 전도성 금속의 비교적 두꺼운 층을 더 포함하고,
    상기 제1 저항 접촉 층 및 상기 비교적 두꺼운 층 사이의 상기 제1 저항 접촉 층 상에 부착층이 존재하는 것을 특징으로 하는 반도체 장치.
  45. 제 44 항에 있어서,
    상기 부착층에 적용된 열 전도성 금속의 씨앗 층이 존재하는 것을 특징으로 하는 반도체 장치.
  46. 제 43 항 내지 제 45 항 중 어느 한 항에 있어서,
    상기 비교적 두꺼운 층은 적어도 20 마이크로미터의 두께를 갖는 것을 특징으로 하는 반도체 장치.
  47. 제 43 항 내지 제 46 항 중 어느 한 항에 있어서,
    상기 제2 저항 접촉 층은 3 내지 500 나노미터 범위의 얇은 층인 것을 특징으로 하는 반도체 장치.
  48. 제 43 항 내지 제 47 항 중 어느 한 항에 있어서,
    상기 제2 저항 접촉 층은 불투명, 투명 및 반투명으로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 반도체 장치.
  49. 제 43 항 내지 제 48 항 중 어느 한 항에 있어서,
    상기 제2 저항 접촉 층은 본딩 패드들을 포함하는 것을 특징으로 하는 반도체 장치.
  50. 제 43 항 내지 제 49 항 중 어느 한 항에 있어서,
    상기 열 전도성 금속을 구리이고, 상기 에피텍셜 층들을 다중 GaN-계 에피텍 셜 층들을 포함하는 것을 특징으로 하는 반도체 장치.
  51. 제 43 항 내지 제 50 항 중 어느 한 항에 있어서,
    상기 반도체 장치는 발광 장치 및 트랜지스터 장치로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 반도체 장치
  52. 제 43 항 내지 제 51 항 중 어느 한 항에 있어서,
    상기 제2 저항 접촉 층은 민무늬 또는 패터닝된 것으로 구성되는 그룹으로부터 선택되는 것을 특징으로 하는 반도체 장치.
  53. 제 1 항 내지 제 42 항 중 어느 한 항에 따른 방법에 의해 제조된 반도체 장치.
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