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KR20060101385A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR20060101385A
KR20060101385A KR1020060024883A KR20060024883A KR20060101385A KR 20060101385 A KR20060101385 A KR 20060101385A KR 1020060024883 A KR1020060024883 A KR 1020060024883A KR 20060024883 A KR20060024883 A KR 20060024883A KR 20060101385 A KR20060101385 A KR 20060101385A
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KR
South Korea
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semiconductor chip
wiring board
resist film
film
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KR1020060024883A
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English (en)
Inventor
요시히꼬 시마누끼
Original Assignee
가부시끼가이샤 르네사스 테크놀로지
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Abstract

본 발명은 반도체 장치의 신뢰성 향상을 도모하는 것을 목적으로 한다. 주면(3a) 및 이면(3b)에 형성된 복수의 도체부 중의 일부를 덮음과 함께 필름으로 이루어지는 드라이 레지스트막(3f)을 갖는 패키지 기판(3)과, 패키지 기판(3) 상에 탑재된 반도체칩(1)과, 반도체칩(1)과 패키지 기판(3)을 전기적으로 접속하는 도전성 와이어(4)와, 패키지 기판(3)의 주면(3a)과 반도체칩(1)의 사이에 배치된 다이본드용 필름(2)과, 패키지 기판(3)의 이면(3b)에 형성된 복수의 땜납 범프(8)와, 수지로 이루어지는 밀봉체(6)로 이루어지고, 패키지 기판(3)에서 그 주면(3a)과 이면(3b)에 필름으로 이루어지는 드라이 레지스트막(3f)이 형성되어 있음으로서, 패키지 기판(3)의 휘어짐을 억제할 수 있어, 리플로우 실장시 등의 패키지 크랙의 발생을 방지하여 CSP(7)의 신뢰성의 향상을 도모할 수 있다.
CSP, 드라이 레지스트막, 다이본드용 필름, 패키지 크랙, 반도체 장치

Description

반도체 장치 및 그 제조 방법{A SEMICONDUCTOR DEVICE AND A MANUFACTURING METHOD OF THE SAME}
도 1은 본 발명의 제1 실시 형태의 반도체 장치의 구조의 일례를 밀봉체를 투과하여 도시하는 평면도.
도 2는 도 1에 도시하는 반도체 장치의 구조의 일례를 도시하는 단면도.
도 3은 도 2에 도시하는 A부의 구조를 도시하는 확대 부분 단면도.
도 4는 도 1에 도시하는 반도체 장치에 장착되는 배선 기판의 구조의 일례를 도시하는 단면도.
도 5는 도 4에 도시하는 A부의 구조를 도시하는 확대 부분 단면도.
도 6은 도 4에 도시하는 배선 기판의 주면측의 배선 패턴의 일례를 도시하는 평면도.
도 7은 도 4에 도시하는 배선 기판의 이면 측의 배선 패턴의 일례를 도시하는 이면도.
도 8은 도 4에 도시하는 배선 기판에서의 드라이 레지스트막의 형성 방법의 일례를 도시하는 제조 프로세스 흐름도.
도 9는 도 1에 도시하는 반도체 장치의 조립에서의 수지 몰딩까지의 조립의 일례를 도시하는 제조 프로세스 흐름도.
도 10는 도 1에 도시하는 반도체 장치의 조립에서의 수지 몰딩 후의 조립의 일례를 도시하는 제조 프로세스 흐름도.
도 11은 본 발명의 제1 실시 형태에서의 변형예의 반도체 장치의 구조를 도시하는 단면도.
도 12는 도 11에 도시하는 A부의 구조를 도시하는 확대 부분 단면도.
도 13은 본 발명의 제2 실시 형태의 반도체 장치의 구조의 일례를 밀봉체를 투과하여 도시하는 평면도.
도 14는 도 13에 도시하는 반도체 장치의 구조의 일례를 도시하는 단면도.
도 15는 도 13의 A-A선에 따라 절단한 구조를 도시하는 확대 부분 단면도.
도 16은 도 13의 B-B선에 따라 절단한 구조를 도시하는 확대 부분 단면도.
도 17은 본 발명의 제2 실시 형태의 변형예의 반도체 장치의 구조를 밀봉체를 투과하여 도시하는 평면도.
도 18은 도 17에 도시하는 반도체 장치의 구조의 일례를 도시하는 단면도.
도 19는 도 17의 A-A선에 따라 절단한 구조를 도시하는 확대 부분 단면도.
도 20은 도 17의 B-B선에 따라 절단한 구조를 도시하는 확대 부분 단면도.
도 21은 본 발명의 제2 실시 형태의 변형예의 반도체 장치의 구조를 밀봉체를 투과하여 도시하는 평면도.
도 22는 도 21에 도시하는 반도체 장치의 구조의 일례를 도시하는 단면도.
도 23은 도 22에 도시하는 A부의 구조를 도시하는 확대 부분 단면도.
도 24는 도 1에 도시하는 반도체 장치의 조립에서의 수지 몰딩 후의 조립의 변형예를 도시하는 제조 프로세스 흐름도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체칩
1a : 주면
1b : 이면
1c : 패드(전극)
2 : 다이본드용 필름
3 : 패키지 기판(배선 기판)
3a : 주면
3b : 이면
3c : 코어재
3d : 랜드(도체부)
3e : 스루홀
3f : 드라이 레지스트막
3g : 구리 배선(도체부)
3h : 본딩용 전극(전극)
3i : 플립용 전극
4 : 도전성 와이어
5 : 일괄 밀봉체
6 : 밀봉체
7 : CSP(반도체 장치)
8 : 땜납 범프
9 : 다수개취득 기판
10 : 마킹
11 : 다이싱 블레이드
12 : 다이싱 테이프
13, 14, 15, 16 : CSP(반도체 장치)
17 : 제2 반도체칩
17a : 주면
17b : 이면
17c : 패드
18 : 땜납 돌기 전극
19 : 금범프
20 : 수지 성형 금형
20a : 캐비티
21 : 프레스기
22 : 언더필 수지
[특허 문헌 1] 일본 특허공개 2003-92374호 공보(도 1)
본 발명은 반도체 제조 기술에 관한 것으로, 특히, 반도체 장치의 신뢰성 향상에 적용하기에 유효한 기술에 관한 것이다.
배선 기판에 접착재를 개재하여 반도체칩을 고정하는 반도체 장치에 있어서, 반도체칩과, 배선 기판 주면의 전극의 사이에는 절연막을 제거한 홈이 형성되어 있기 때문에, 접착재의 유출분은 홈내에 머물러 배선 기판 주면의 전극에는 도달해 있지 않다. 홈은 절연막을 그 깊이 전역에 걸쳐 제거하여 형성되어 있다(예를 들면 특허 문헌 1 참조).
배선 기판의 표리에는, 주로, 웨트 타입의 레지스트막이 형성되어 있다. 웨트 타입의 레지스트막은 유동성을 갖고, 도포에 의해 형성하기 때문에, 막의 두께를 균등하게 형성하는 것은 곤란하다. 즉, 웨트 타입의 레지스트막에서는, 막의 두께가 불균일하다. 그 결과, 배선 기판에 휘어짐이 생긴다. 또한, 도포에 의해 형성되기 때문에, 이물(실밥) 등을 말려들게 하기 쉬워, 배선 기판의 불량을 일으키는 원인이 된다.
배선 기판의 휘어짐 대책으로서, 배선 기판에 형성하는 구리 배선의 비율을 표리면에서 가능한 한 동일하게 하여, 초기 상태에서의 휘어짐을 억제하는 방법이 고안되어 있지만, 반도체 장치의 소형화나 박형화가 요구되는 가운데, 기판의 구리 배선에는 주회 등에서 많은 제약이 있기 때문에, 표리면의 비율을 동일하게 하는 것은 곤란하다. 이에 따라, 이 방법으로 휘어짐을 억제하는 것은 곤란하다.
또한, 배선 기판이 U자형으로 휘어 있으면, 반도체칩의 하부에 보이드가 발생하여, 반도체 장치 조립후의 실장시 등의 리플로우시에, 패키지 크랙이 일어나는 것이 문제로 된다.
또한, 역 U자형으로 휘어 있으면, 칩의 외주에서 칩과 기판 사이에서 박리가 발생하는 것이 문제로 된다.
또한, 배선 기판이 휘어져 있으면 와이어 본딩시의 초음파가 기판에 정상적으로 전달되지 않아, 본딩 불량을 일으키는 것이 문제로 된다.
또한, 배선 기판이 휘어져 있으면, 반송계에서의 트러블을 일으키는 요인으로도 된다.
또한, 웨트 타입의 레지스트막에서는, 막의 두께가 불규칙하여, 표면에 요철이 형성되기 때문에, 다이본드재로서 필름상의 다이본드재를 이용하는 것은 곤란하다. 즉, 웨트 타입의 레지스트막의 표면의 요철에 다이본드용 필름은 정합되지 않아, 레지스트막의 오목부와 다이본드용 필름 사이에 보이드가 형성되어 패키지 크랙에 이른다.
따라서, 웨트 타입의 레지스트막에서는, 다이본드재로서 페이스트재를 채용하고 있는데, 페이스트재의 경우, 반도체칩으로부터 비어져 나오기 때문에 배선 기판의 본딩용 단자의 오염을 저지해야만 한다. 따라서, 반도체칩의 단부에서 배선 기판의 단부까지의 거리를 충분히 확보할 필요가 있어, 그 결과, 배선 기판에서의 반도체칩의 외측 영역의 면적을 충분히 확보하여야만 하여, 반도체 장치의 소형화 를 도모할 수 없다는 것이 문제로 된다.
본 발명의 목적은, 반도체 장치의 신뢰성의 향상을 도모할 수 있는 기술을 제공하는 것에 있다.
또한, 본 발명의 다른 목적은, 반도체 장치의 품질의 향상을 도모할 수 있는 기술을 제공하는 것에 있다.
또한, 본 발명의 다른 목적은, 반도체 장치의 소형화를 도모할 수 있는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 외의 목적과 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 분명해질 것이다.
본원에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단하게 설명하면, 이하와 같다.
즉, 본 발명은 주면과, 상기 주면에 대향하는 이면과, 상기 주면 및 이면에 형성된 복수의 도체부와, 상기 주면 및 이면 상에 형성되고, 또한 상기 복수의 도체부 중의 일부를 덮고, 또한 필름으로 이루어지는 드라이 레지스트막을 갖는 배선 기판과, 상기 배선 기판의 상기 주면에 탑재된 반도체칩과, 상기 배선 기판의 상기 주면과 상기 반도체칩의 사이에 배치된 다이본드용 필름을 갖고, 상기 배선 기판의 상기 주면의 상기 드라이 레지스트막 상에, 상기 반도체칩이 상기 다이본드용 필름을 개재하여 고정되어 있는 것이다.
또한, 본 발명은 주면과, 상기 주면에 대향하는 이면과, 상기 주면 및 이면 에 형성된 복수의 도체부와, 상기 주면 및 이면 상에 형성되고, 또한 상기 복수의 도체부 중의 일부를 덮고, 또한 필름으로 이루어지는 드라이 레지스트막을 갖는 배면 기판를 준비하는 공정과, 상기 배선 기판의 상기 주면 상에 반도체칩을 다이본드용 필름을 개재하여 접속하는 공정과, 상기 반도체칩과 상기 배선 기판을 전기적으로 접속하는 공정과, 상기 반도체칩을 밀봉하는 공정을 갖고, 상기 배선 기판의 상기 주면의 상기 드라이 레지스트막 상에, 상기 반도체칩을 상기 다이본드용 필름을 개재하여 고정하는 것이다.
<실시 형태>
이하의 실시 형태에서는 특별히 필요할 때 이외는 동일 또는 마찬가지 부분의 설명을 원칙적으로 반복하지 않는다.
또한, 이하의 실시 형태에서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그것들은 서로 무관계한 것이 아니라, 한쪽은 다른 한쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 이하의 실시 형태에서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함)에 언급하는 경우, 특별히 명시한 경우 및 원리적으로 분명하게 특정의 수로 한정되는 경우 등을 제외하고, 그 특정의 수로 한정되는 것이 아니라, 특정의 수 이상이라도 이하이어도 되는 것으로 한다.
이하, 본 발명의 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 전 도면에서, 동일 기능을 갖는 부재에는 동일한 부호 를 부여하고 그 반복 설명은 생략한다.
(제1 실시 형태)
도 1은 본 발명의 제1 실시 형태의 반도체 장치의 구조의 일례를 밀봉체를 투과하여 도시하는 평면도, 도 2는 도 1에 도시하는 반도체 장치의 구조의 일례를 도시하는 단면도, 도 3은 도 2에 도시하는 A부의 구조를 도시하는 확대 부분 단면도, 도 4는 도 1에 도시하는 반도체 장치에 장착된 배선 기판의 구조의 일례를 도시하는 단면도, 도 5는 도 4에 도시하는 A부의 구조를 도시하는 확대 부분 단면도, 도 6은 도 4에 도시하는 배선 기판의 주면측의 배선 패턴의 일례를 도시하는 평면도, 도 7은 도 4에 도시하는 배선 기판의 이면 측의 배선 패턴의 일례를 도시하는 이면도, 도 8은 도 4에 도시하는 배선 기판에서의 드라이 레지스트막의 형성 방법의 일례를 도시하는 제조 프로세스 흐름도, 도 9는 도 1에 도시하는 반도체 장치의 조립에서의 수지 몰딩까지의 조립의 일례를 도시하는 제조 프로세스 흐름도, 도 10은 수지 몰딩 후의 조립의 일례를 도시하는 제조 프로세스 흐름도, 도 11은 본 발명의 제1 실시 형태에서의 변형예의 반도체 장치의 구조를 도시하는 단면도, 도 12는 도 11에 도시하는 A부의 구조를 도시하는 확대 부분 단면도이다.
본 제1 실시 형태의 반도체 장치는, 배선 기판 상에 반도체칩(1)이 탑재된 수지 밀봉형의 소형 반도체 패키지이고, 본 제1 실시 형태에서는 그 일례로서, 도 1∼도 3에 도시하는 바와 같은 CSP(Chip Scale Package)(7)를 예를 들어 설명한다.
또한, CSP(7)는 배선 기판의 이면(3b)에 복수의 외부 단자인 땜납 범프(8)가 격자 형상으로 배치되어 장착되어 있고, 따라서, CSP(7)는 BGA(Ball Grid Array)형 의 반도체 패키지이다.
도 1∼도 3을 이용해 CSP(7)의 구조에 대해 설명하면, 주면(3a)과, 주면(3a)에 대향하는 이면(3b)과, 주면(3a) 및 이면(3b)에 형성된 복수의 도체부와, 주면(3a) 및 이면(3b) 상에 형성되고, 또한 상기 복수의 도체부 중의 일부를 덮고, 또한 필름으로 이루어지는 드라이 레지스트막(3f)을 갖는 배선 기판인 패키지 기판(3)과, 패키지 기판(3)의 주면(3a)에 탑재되고, 또한 집적 회로를 갖는 반도체칩(1)과, 반도체칩(1)의 전극인 패드(1c)와 패키지 기판(3)의 본딩용 전극(3h)을 전기적으로 접속하는 도전성 와이어(4)와, 패키지 기판(3)의 주면(3a)과 반도체칩(1)의 사이에 배치된(미리 반도체칩(1)의 이면측에 접착된) 다이본드재인 다이본드용 필름(2)과, 패키지 기판(3) 이면(3b)의 복수의 랜드(3d)에 형성된 복수의 외부 단자인 땜납 범프(8)와, 반도체칩(1) 및 복수의 도전성 와이어(4)를 수지 밀봉하는 밀봉체(6)로 이루어지고, 패키지 기판(3) 주면(3a)의 드라이 레지스트막(3f) 상에, 반도체칩(1)이 다이본드용 필름(2)을 개재하여 고정되어 있다.
CSP(7)는 소형의 반도체 패키지이지만, 반도체칩(1)의 크기와 패키지 기판(3)의 크기가 거의 동일하고, 패키지 기판(3)이 조금 큰 정도이다. 예를 들면, 반도체칩(1)의 단부에서 패키지 기판(3)의 단부까지의 거리는 300㎛ 정도이다.
따라서, CSP(7)에서는, 도 1 및 도 3에 도시하는 바와 같이, 패키지 기판(3)에서 칩 외측의 영역이고, 또한 기판의 주연부에, 복수의 본딩용 전극(3h)이 나열되어 배치되어 있고, 반도체칩(1)의 주면(1a)에 형성된 전극인 패드(1c)와, 이에 대응하는 패키지 기판(3)의 본딩용 전극(3h)이 도전성 와이어(4)에 의해 전기적으 로 접속되어 있다.
여기에서, CSP(7)에 장착되는 도 4 및 도 5에 도시하는 패키지 기판(3)의 구조에 대해 설명한다.
패키지 기판(3)은 코어재(3c)와, 그 주면(3a) 및 이면(3b)에 형성된 복수의 도체부와, 주면(3a)과 이면(3b)의 상기 도체부를 접속하는 스루홀(3e)과, 상기 도체부의 적어도 일부를 덮는 드라이 레지스트막(3f)을 갖고 있다. 패키지 기판(3)의 표면인 주면(3a)에는, 도 6에 도시하는 바와 같이 기판의 주연부에 복수의 본딩용 전극(3h)이 각 변을 따라 일렬로 나열되어 형성되어 있다.
또한, 본딩용 전극(3h)은, 각각 스루홀(3e)과 구리 배선(3g)을 통해 전기적으로 접속되어 있다.
한편, 패키지 기판(3)의 이면(3b)에는, 도 7에 도시하는 바와 같이, 복수의 랜드(3d)가 격자 형상으로 배치되어 형성되어 있고, 이들 랜드(3d)에는 외부 단자인 땜납 범프(8)가 접속된다. 또한, 복수의 랜드(3d)는, 각각 스루홀(3e)과 접속되어 있다.
이와 같이 패키지 기판(3)의 주면(3a) 및 이면(3b)에는, 본딩용 전극(3h), 구리 배선(3g), 랜드(3d) 및 스루홀(3e) 등의 도체부가 형성되어 있다. 이들 도체부는, 예를 들면, 구리 합금(Cu)에 의해 형성되는 것이다. 또한, 복수의 랜드(3d) 및 본딩용 전극(3h)에는, 도전성 와이어(4)와의 접속 강도를 향상하기 위해, 구리 합금 위에 Ni/Au, 혹은 Ni/Pd/Au 등의 표면 처리를 실시하고 있다. 이 표면 처리에 의해 형성되는 도금층의 총 두께는 약 10㎛ 정도이다.
또한, 패키지 기판(3)의 주면(3a) 및 이면(3b)에는, 도 5에 도시하는 바와 같이 필름으로 형성된 솔더 레지스트막(절연막)인 드라이 레지스트막(3f)이 형성되어 있다. 드라이 레지스트막(3f)은 본딩용 전극(3h)이나 랜드(3d) 이외의 도체부를 덮고 있다. 또한, 드라이 레지스트막(3f)은 그 두께가, 예를 들면, 25㎛ 정도로, 웨트 타입의 레지스트막(예를 들면, 두께 55㎛ 정도)과 비교해 얇다.
또한, 드라이 레지스트막(3f)은 웨트 타입의 레지스트막과 비교해 그 표면이 평탄화되어 있다.
여기에서, 도 8을 이용해 패키지 기판(3)에서의 드라이 레지스트막(3f)의 형성 방법에 대해 설명한다.
우선, 구리 배선(3g)이 형성된 코어재(3c)를 준비하고, 코어재(3c)의 표리 양면에 필름상의 드라이 레지스트막(3f)을 배치한다. 그 후, 진공 라미네이트에 의해 진공 흡착을 행하여 코어재(3c)의 표리면에 필름상의 드라이 레지스트막(3f)을 압착한다. 그때, 진공 흡착을 행하여 드라이 레지스트막(3f) 내에 포함되는 기포를 배제한다.
그 후, 핫 프레스에 의해, 프레스기(21)로 열과 하중을 부여하여, 필름상의 드라이 레지스트막(3f)을 열압착으로 고착한다. 그때, 드라이 레지스트막(3f)은 평탄한 가압면을 구비한 프레스기(21)로 가압되기 때문에, 그 표면은 평탄화된다.
그 후, 기판을 냉각하여 평탄화된 드라이 레지스트막(3f)의 제조 완료로 된다.
웨트 타입의 레지스트막은, 도포한 후, 경화시켜 형성하기 때문에, 기판의 표면에 형성된 요철에 따라, 레지스트막도 형성된다. 따라서, 평탄화하는 것은 곤란하다.
이와 같이 CSP(7)에 장착되는 패키지 기판(3)은, 드라이 레지스트막(3f)을 채용함으로써 그 표면이 평탄화되고 있어, 드라이 레지스트막(3f)의 두께의 차이가 웨트 타입의 레지스트막보다 적기 때문에, 두께의 제어를 용이하게 행할 수 있다. 그 결과, 패키지 기판(3)의 휘어짐을 억제할 수 있다.
또한, 드라이 레지스트막(3f)의 총 두께를 웨트 타입의 레지스트막과 비교하여 얇게 형성할 수 있기 때문에, 패키지 기판(3)의 박형화를 도모할 수 있다.
여기에서, 드라이 레지스트막(3f)을 형성할 때에, 그 막 두께와 기판의 휘어짐 방향에 대해 설명한다. 즉, 본 제1 실시 형태의 CSP(7)에 장착되는 패키지 기판(3)에서는, 필름으로 이루어지는 드라이 레지스트막(3f)을 채용하고 있기 때문에, 그 막 두께를 제어하는 것이 가능하여, 드라이 레지스트막(3f)의 두께를 그 표리에서 바꿈으로써, 기판의 휘어짐을 보다 저감할 수 있다.
구체적으로는, 기판의 표리면 각각에 형성되는 구리 배선(도체부)(3g)의 배선 밀도를 고려하여, 예를 들면, 구리 배선(3g)의 면적으로 생각한 경우, 구리 배선(3g)의 면적이 작은 쪽의 면에 형성되는 드라이 레지스트막(3f)의 두께를, 그 반대측 면에 형성되는 드라이 레지스트막(3f)의 두께보다 두껍게 한다.
혹은, 구리 배선(3g)의 길이로 생각한 경우, 구리 배선(3g)의 길이가 짧은 쪽의 면에 형성되는 드라이 레지스트막(3f)의 두께를, 그 반대측의 면에 형성되는 드라이 레지스트막(3f)의 두께보다 두껍게 한다.
이와 같이, 구리 배선(도체부)(3g)의 배선 밀도(면적이나 길이)에 따라 표리면의 드라이 레지스트막(3f)의 두께를 바꿈으로써, 패키지 기판(3)의 휘어짐 방향을 제어하는 것이 가능하게 될 뿐만 아니라, 휘어짐을 보다 줄일 수 있다.
또한, 본 제1 실시 형태의 CSP(7)에서는, 그 패키지 기판(3)에 드라이 레지스트막(3f)을 채용함으로써, 도 8에 나타내는 바와 같이, 그 표면이 평탄화되어 있다. 따라서, 반도체칩(1)을 고착하는 다이본드재로서, 도 3에 도시하는 바와 같이 다이본드용 필름(2)을 이용하여도, 패키지 기판(3)의 표면과 다이본드용 필름(2)의 사이에는 간극이 생기지 않기 때문에, 반도체칩(1)은 다이본드용 필름(2)을 개재하여 고정하는 것이 가능하다.
여기에서, 다이본드용 필름(2)은, 예를 들면, 다이싱용의 테이프 부재를 이용하는 것이 바람직하다. 이 다이싱용의 테이프 부재를 상세하게 설명하면, 코어부와, 그 위에 접착층(제1 접착층, UV 접착재층)이 형성된 2층 구조로 이루어진다. 또한, 본 제1 실시 형태에서는, 이것에 한정되는 것이 아니라, 예를 들면 코어부와, 그 위에 접착층(제1 접착층, UV 접착재층)과, 또 그 위에 접착층(제2 접착층, 다이본드 접착재층) 예를 들면, 반도체 웨이퍼를 다이싱에 의해 개편화(個片化)할 때에 이용하는 다이싱용의 테이프 부재의 접착층을 웨이퍼 이면에 잔류시켜, 이 접착층을 다이본드용 필름(2)으로서 이용하는 것이다.
이에 따라, 패키지 기판(3)의 주면(3a) 상에 다이본드용 필름(2)을 개재하여 반도체칩(1)을 고착할 수 있다.
또한, 반도체칩(1)은, 예를 들면, 실리콘 등에 의해 형성되고, 그 주면(1a) 에는 집적 회로가 형성되어 있다. 또한, 도 1에 도시하는 바와 같이 주면(1a)의 주연부에는 복수의 전극인 패드(1c)가 형성되어 있다. 또한, 이 패드(1c)와, 패키지 기판(3)의 주면(3a)의 주연부에 배치된 본딩용 전극(3h)을 전기적으로 접속하는 도전성 와이어(4)는, 예를 들면, 금선 등이다.
또한, 반도체칩(1)은, 도 2, 도 3에 도시하는 바와 같이, 그 이면(1b)이 다이본드용 필름(2)을 개재하여 패키지 기판(3)에 고착되고, 주면(1a)을 위쪽으로 향한 상태에서 패키지 기판(3)에 탑재되어 있다.
또한, 반도체칩(1)이나 도전성 와이어(4)를 수지 밀봉하는 밀봉체(6)는, 예를 들면, 열경화성의 에폭시 수지 등에 의해 형성되어 있다.
다음으로, 본 제1 실시 형태의 CSP(7)의 제조 방법을, 도 9 및 도 10에 나타내는 제조 프로세스 흐름도를 이용하여 설명한다.
우선, 도 9의 단계 S1에 나타내는 기판 준비를 행한다. 여기에서는, 복수의 패키지 기판(3)을 형성하는 영역이 구획 배치된 다수개취득 기판(9)을 준비한다. 또한, 패키지 기판(3)을 형성하는 영역에는, 복수의 구리 배선(3g)과, 구리 배선(3g)이 적어도 일부를 덮는 드라이 레지스트막(3f)이 표리 양면에 형성되어 있는 것을 준비한다.
그 후, 단계 S2에 나타내는 다이본딩을 행하여 다수개취득 기판(9) 상에 도 3에 도시하는 다이본드용 필름(2)을 개재하여 반도체칩(1)을 고착한다. 그때, 다이본드용 필름(2)은, 예를 들면, 반도체 웨이퍼를 다이싱에 의해 개편화할 때에 이용하는 다이싱용의 테이프 부재의 접착층을 웨이퍼 이면에 잔류시킨 것이다.
그 후, 단계 S3에 나타내는 와이어 본딩을 행한다. 여기에서는, 도 1 및 도 3에 도시하는 바와 같이, 반도체칩(1) 주면(1a)의 패드(1c)와, 이것에 대응하는 다수개취득 기판(9)의 패키지 기판(3)의 본딩용 전극(3h)을 금선 등의 도전성 와이어(4)에 의해 전기적으로 접속한다.
그 후, 단계 S4에 나타내는 수지 몰딩을 행한다. 여기에서는, 다수개취득 기판(9) 상에서, 수지 성형 금형(20)의 1개의 캐비티(20a)로 다수개취득 기판(9) 상의 복수의 영역(디바이스 영역)을 일괄하여 덮은 상태에서 수지 밀봉을 행하고, 이에 따라, 일괄 밀봉체(5)를 형성한다. 또한, 일괄 밀봉체(5)를 형성하는 밀봉용 수지는, 예를 들면, 열경화성의 에폭시 수지 등이다.
그 후, 도 10의 단계 S5에 나타내는 볼 마운트를 행하여 도 3에 도시하는 바와 같이 각 랜드(3d)에 땜납 범프(8)를 접속한다.
그 후, 단계 S6에 나타내는 마킹을 행한다. 여기에서는 레이저 마킹법 등으로 마킹(10)을 행하여 일괄 밀봉체(5)에 마크를 부착한다. 또한, 마킹(10)은, 예를 들면, 잉크 마킹법 등으로 행하여도 된다.
그 후, 단계 S7에 나타내는 개편화를 행한다. 여기에서는, 일괄 밀봉체(5)의 표면에 다이싱 테이프(12)를 붙여, 다이싱 테이프(12)로 고정한 상태에서 다이싱 블레이드(11)에 의해 절단하여 각 CSP(7)로 개편화한다.
이에 따라, 단계 S8에 나타내는 바와 같이 CSP(7)의 조립을 완료하여 제품 완성이 된다. 즉, 패키지 기판(3) 주면(3a)의 드라이 레지스트막(3f) 상에, 다이본드용 필름(2)을 개재하여 반도체칩(1)을 고정하는 CSP(7)의 조립의 완료로 된다.
본 제1 실시 형태의 반도체 장치에 따르면, 패키지 기판(3)에서 그 주면(3a)과 이면(3b)에 필름으로 이루어지는 드라이 레지스트막(3f)이 형성되어 있음으로써, 드라이 레지스트막(3f)은 웨트 타입의 레지스트막과 비교하여 두께의 차이를 적게 할 수 있기 때문에, 두께의 제어를 용이하게 행할 수 있고, 따라서, 패키지 기판(3)의 휘어짐을 억제할 수 있다.
그 결과, 칩 하부에 보이드가 형성되는 것을 방지할 수 있어, 리플로우 실장시 등의 패키지 크랙의 발생을 막을 수 있다.
이에 따라, CSP(7)의 신뢰성의 향상을 도모할 수 있다.
또한, 패키지 기판(3)의 휘어짐을 억제할 수 있기 때문에, 반도체칩(1)의 외주에서의 기판으로부터의 박리나, 본딩 불량, 또한, 조립에서의 반송시의 트러블 등의 발생도 저감할 수 있다.
그 결과, CSP(7)의 품질의 향상을 도모할 수 있다.
또한, 패키지 기판(3)에서 그 주면(3a)과 이면(3b)에 필름으로 이루어지는 드라이 레지스트막(3f)이 형성되어 있음으로써, 주면(3a)과 이면(3b)의 평탄화를 도모할 수 있다. 이에 따라, CSP(7)에서 패키지 기판(3) 주면(3a)의 드라이 레지스트막(3f) 상에, 반도체칩(1)을 다이본드용 필름(2)을 개재하여 고정할 수 있다.
이에 따라, 다이본드재로서 페이스트재를 사용하지 않아도 되기 때문에, 페이스트재의 유출을 고려할 필요가 없어지고, 따라서, 반도체칩(1)의 단부에서 패키지 기판(3)의 단부까지의 거리를 가능한 한 짧게 할 수 있어, CSP(7)의 소형화를 도모할 수 있다.
또한, 패키지 기판(3)에 있어서 드라이 레지스트막(3f)을 채용함으로써, 본딩용 전극(3h)을 노출시키기 위한 개구부의 위치 정밀도를 웨트 타입의 레지스트막과 비교하여, 보다 고정밀도로 형성할 수 있다. 또한, 드라이 레지스트막(3f)에서는, 상기 개구부에 버(burr)가 형성되지 않기 때문에, 기판의 품질을 향상시킬 수 있다.
또한, 복수의 디바이스 영역을 일괄하여 수지 몰딩하는 일괄 밀봉 방법을 채용한 CSP(7)의 조립에서, 그 패키지 기판(3)에 있어서 드라이 레지스트막(3f)이 형성되어 있음으로써, 기판의 초기의 휘어짐을 억제할 수 있기 때문에, 일괄 밀봉용의 다수개취득 기판(9)을 더 크게 할 수 있어, CSP(7)의 취출수를 늘릴 수 있다.
또한, 패키지 기판(3)에서 그 주면(3a)과 이면(3b)에 필름으로 이루어지는 드라이 레지스트막(3f)이 형성되어 있음으로써, 반도체칩(1)을 다이본드용 필름(2)을 개재하여 고정할 수 있어, 그 결과, 디바이스 영역을 보다 작게 하여 CSP(7)의 소형화를 더욱 도모할 수 있다. 특히, 일괄 몰딩을 채용한 CSP(7)의 조립에서는 다수개취득 기판(9)을 크게 하는 것이 가능하게 되기 때문에, 패키지가 작아지면 작아질수록 더 유효하다.
다음으로, 본 제1 실시 형태의 변형예에 대해 설명한다.
도 11 및 도 12에 도시하는 변형예는, LGA(Land Grid Array)형의 CSP(13)를 나타내는 것으로, CSP(13)의 패키지 기판(3)의 이면(3b)의 외부 단자가 랜드(3d)로 되어 있다.
CSP(13)의 외부 단자를 제외한 그 이외의 구조는, 도 1∼도 3에 도시하는 CSP(7)과 마찬가지로, 따라서, LGA형의 CSP(13)에 있어서도, 도 1∼도 3에 도시하는 CSP(7)와 마찬가지의 효과를 얻을 수 있다.
(제2 실시 형태)
도 13은 본 발명의 제2 실시 형태의 반도체 장치의 구조의 일례를 밀봉체를 투과하여 도시하는 평면도, 도 14는 도 13에 도시하는 반도체 장치의 구조의 일례를 도시하는 단면도, 도 15는 도 13의 A-A선에 따라 절단한 구조를 도시하는 확대 부분 단면도, 도 16은 도 13의 B-B선에 따라 절단한 구조를 도시하는 확대 부분 단면도, 도 17은 본 발명의 제2 실시 형태의 변형예의 반도체 장치의 구조를 밀봉체를 투과해 도시하는 평면도, 도 18은 도 17에 도시하는 반도체 장치의 구조의 일례를 도시하는 단면도, 도 19는 도 17의 A-A선에 따라 절단한 구조를 도시하는 확대 부분 단면도, 도 20은 도 17의 B-B선에 따라 절단한 구조를 도시하는 확대 부분 단면도, 도 21은 본 발명의 제2 실시 형태의 변형예의 반도체 장치의 구조를 밀봉체를 투과하여 도시하는 평면도, 도 22는 도 21에 도시하는 반도체 장치의 구조의 일례를 도시하는 단면도, 도 23은 도 22에 도시하는 A부의 구조를 도시하는 확대 부분 단면도이다.
도 13∼도 16에 나타내는 본 제2 실시 형태의 반도체 장치는, 반도체칩(1) 위에 제2 반도체칩(17)이 다이본드용 필름(2)을 개재하여 고정되어 있는 것으로서, CSP(7)와 마찬가지로 수지 밀봉형이고, 또한 소형의 칩 스택 구조의 CSP(14)이다.
즉, 도 15 및 도 16에 도시하는 바와 같이, 주면(3a) 및 이면(3b)에 드라이 레지스트막(3f)이 형성된 패키지 기판(3) 주면(3a)의 드라이 레지스트막(3f) 상에, 다이본드용 필름(2)을 개재하여 1단째의 반도체칩(1)이 그 주면(1a)을 위쪽으로 향하여 페이스업 실장되어 있고, 또한 이 위에 2단째의 제2 반도체칩(17)이 그 주면(17a)을 위쪽으로 향해 페이스업 실장되어 있다. 그때, 제2 반도체칩(17)도 그 이면(17b)이 다이본드용 필름(2)을 개재하여 반도체칩(1)의 주면(1a) 상에 고정되어 있다.
또한, 1단째의 반도체칩(1)의 패드(1c) 및 2단째의 제2 반도체칩(17)의 패드(17c)는, 도 15에 도시하는 바와 같이, 각각 도전성 와이어(4)를 통해 패키지 기판(3)의 본딩용 전극(3h)과 전기적으로 접속되어 있거나, 혹은, 도 16에 도시하는 바와 같이, 1단째의 반도체칩(1)의 패드(1c)와 2단째의 제2 반도체칩(17)의 패드(17c)가 도전성 와이어(4)에 의해 전기적으로 접속되어 있다.
그때, 칩과 기판의 접속에 있어서는, 칩측이 1st 본딩측으로 되어 있고, 한편, 기판측이 2nd 본딩측으로 되어 있다. 또한, 칩끼리의 접속에 있어서는, 도 16에 도시하는 바와 같이, 2단째의 제2 반도체칩(17)측이 1st 본딩측으로 되어 있고, 한편, 1단째의 반도체칩(1)측이 2nd 본딩측으로 되어 있다.
이와 같이 칩 스택 구조의 CSP(14)에 있어서도, 패키지 기판(3)의 주면(3a) 및 이면(3b)에 드라이 레지스트막(3f)이 형성되어 있음으로써, 1단째의 반도체칩(1) 및 2단째의 제2 반도체칩(17)을 각각 다이본드용 필름(2)에 의해 고정하는 것이 가능하게 되어, 양 칩 모두 같은 환경에서 조립할 수 있으므로, 제조 프로세스를 간략화할 수 있다. 즉, 1단째의 반도체칩(1)은 페이스트재를 개재하여 고정하고, 또한 2단째의 제2 반도체칩(17)은 별개의 다이본드 장치에 의해 다이본드용 필 름(2)을 개재하여 고정하는 경우보다, 반도체 장치의 저비용화를 실현할 수 있다.
또한, 1단째의 반도체칩(1)을 다이본드용 필름(2)으로 고정함으로써, 1단째의 반도체칩(1)의 실장 기울기를 저감할 수 있기 때문에, 고신뢰성의 스택을 실현할 수 있다.
또한, 도 17∼도 20에 도시하는 변형예의 반도체 장치는, 도 13∼도 16에 도시하는 CSP(14)와 마찬가지의 소형의 칩 스택 구조의 CSP(15)이다. CSP(15)의 상기 CSP(14)와의 상위점은, 칩과 기판의 접속에 있어서는, 기판측이 1st 본딩측으로 되어 있고, 한편, 칩측이 2nd 본딩측으로 되어 있는 것이다. 또한, 칩끼리의 접속에 있어서는, 도 20에 도시하는 바와 같이, 1단째의 반도체칩(1)측이 1st 본딩측으로 되어 있고, 한편, 2단째의 제2 반도체칩(17)측이 2nd 본딩측으로 되어 있다.
이에 따라, CSP(15)는 CSP(14)보다 반도체 장치를 얇게 형성하는 것이 가능하다.
다음으로, 도 21∼도 23에 도시하는 변형예의 반도체 장치는, CSP(14)나 CSP(15)와 마찬가지로, 소형의 칩 스택 구조의 CSP(16)이지만, 도 23에 도시하는 바와 같이, 1단째의 반도체칩(1)이 패키지 기판(3) 주면(3a)의 드라이 레지스트막(3f) 상에 플립칩 접속되어 있고, 이 반도체칩(1) 위에 제2 반도체칩(17)이 스택되어 있다.
즉, 패키지 기판(3) 주면(3a)의 플립용 전극(3i)에 땜납 돌기 전극(18) 및 금범프(19)를 통해 반도체칩(1)이 플립칩 접속되어 있다. 플립칩 접속부에는 언더필 수지(22)가 매립되어 있다. 이 언더필 수지(22)는 페이스트상의 접착재이어도 되고, 필름상의 접착재이어도 된다.
또한, 플립칩 접속된 반도체칩(1) 상에는 제2 반도체칩(17)이 다이본드용 필름(2)을 개재하여 스택되어 있고, 이 제2 반도체칩(17)은 도전성 와이어(4)에 의해 패키지 기판(3)의 본딩용 전극(3h)과 전기적으로 접속되어 있다.
CSP(16)에 있어서도, 패키지 기판(3)의 주면(3a) 및 이면(3b)에 드라이 레지스트막(3f)이 형성되어 있음으로서, 패키지 기판(3)의 휘어짐이 저감되고 있기 때문에, 1단째의 반도체칩(1)의 플립칩 접속의 안정화를 도모할 수 있다. 이러한 1단째의 반도체칩(1)이 플립칩 접속되는 칩 스택 구조의 CSP(16)는, CSP(14)보다 반도체 장치의 고속화를 실현하는 것이 가능하다.
(제3 실시 형태)
도 24는 수지 몰딩후의 조립의 일례를 나타내는 제조 프로세스 흐름도이다.
본 제3 실시 형태는, 마크를 행한 후에 볼 마운트를 행하는 것이다.
볼 마운트의 공정은, 패키지 기판(3)의 랜드(3d)에 땜납을 도포한 후, 리플로우 처리에 의해 땜납 범프(8)를 형성한다. 이 때문에, 볼 마운트의 공정에 있어서도, 이 리플로우 처리에 의해 패키지 기판(3)이 더욱 휘어지는 문제가 생긴다. 마크 공정에서는, 레이저 마킹법 등으로 마킹을 행하는데, 패키지 기판(3)이 휘어진 상태에서는, 일괄 밀봉체(5)의 표면에 수직으로 레이저를 조사하는 것이 곤란해지기 때문에, 일괄 밀봉체(5)의 표면에 마크가 부착되지 않는 마킹 불량이 발생한다.
따라서, 본 제3 실시 형태는, 패키지 기판(3)이 휘어지는 요인의 하나인 땜 납 범프(8) 형성시의 리플로우 처리를 행하기 전에, 먼저 마크 공정을 행한다. 이에 따라, 마킹 불량을 억제할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 발명의 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 발명의 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경 가능함은 말할 필요도 없다.
예를 들면, 상기 제2 실시 형태에서 설명한 칩 스택 구조의 반도체 장치에 있어서, 2단째의 제2 반도체칩(17)의 고정은 다이본드용 필름(2)에 한정하지 않고, 예를 들면, 페이스트상의 접착재로 고정하여도 된다.
본 발명은 배선 기판을 갖는 전자 장치 및 그 제조 기술에 적합하다.
본원에서 개시되는 발명 가운데, 대표적인 것에 의해 얻을 수 있는 효과를 간단하게 설명하면, 이하와 같다.
배선 기판에서 그 주면과 이면에 필름으로 이루어지는 드라이 레지스트막이 형성되어 있음으로써, 드라이 레지스트막은 평탄화되어 있기 때문에, 배선 기판의 휘어짐을 억제할 수 있다. 그 결과, 칩 하부에 보이드가 형성되는 것을 방지할 수 있어, 리플로우 실장시 등의 패키지 크랙의 발생을 방지할 수 있다. 이에 따라, 반도체 장치의 신뢰성의 향상이나 품질의 향상을 도모할 수 있다. 또한, 배선 기판의 주면과 이면에 필름으로 이루어지는 드라이 레지스트막이 형성되어 있음으로써, 주면 및 이면의 평탄화를 도모할 수 있고, 이에 따라, 반도체 장치에서 배선 기판의 드라이 레지스트막 상에, 다이본드용 필름을 개재하여 반도체칩을 고정할 수 있다. 이에 따라, 페이스트재의 반도체칩으로부터의 유출을 고려할 필요가 없어지고, 따라서, 반도체칩의 단부에서 배선 기판의 단부까지의 거리를 가능한 한 짧게 할 수 있어, 반도체 장치의 소형화를 도모할 수 있다.

Claims (12)

  1. 주면과, 상기 주면에 대향하는 이면과, 상기 주면 및 이면에 형성된 복수의 도체부와, 상기 주면 및 이면 상에 형성되고, 또한 상기 복수의 도체부 중의 일부를 덮고, 또한 필름으로 이루어지는 드라이 레지스트막을 갖는 배선 기판과,
    상기 배선 기판의 상기 주면에 탑재된 반도체칩과,
    상기 배선 기판의 상기 주면과 상기 반도체칩의 사이에 배치된 다이본드용 필름을 갖고,
    상기 배선 기판의 상기 주면의 상기 드라이 레지스트막 상에, 상기 반도체칩이 상기 다이본드용 필름을 개재하여 고정되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 배선 기판의 상기 주면과 상기 이면 중, 상기 도체부의 면적이 작은 쪽의 면에 형성되는 상기 드라이 레지스트막의 두께를, 상기 도체부의 면적이 큰 쪽의 면에 형성되는 상기 드라이 레지스트막보다 두껍게 하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 배선 기판의 상기 주면과 상기 이면 중, 상기 도체부의 길이가 짧은 쪽 의 면에 형성되는 상기 드라이 레지스트막의 두께를, 상기 도체부의 길이가 긴 쪽의 면에 형성되는 상기 드라이 레지스트막보다 두껍게 하는 것을 특징으로 하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 반도체칩의 전극과 상기 배선 기판의 전극이 도전성 와이어에 의해 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 배선 기판의 상기 도체부는, 구리 배선을 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 반도체칩 위에, 제2 반도체칩이 다이본드용 필름을 개재하여 고정되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 반도체칩 및 상기 제2 반도체칩은, 각각 상기 배선 기판의 전극과 도전성 와이어에 의해 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 반도체칩은, 주면과, 상기 주면에 대향하는 이면과, 상기 주면에 형성된 복수의 전극을 갖고, 상기 반도체칩은 상기 반도체칩의 상기 주면과 상기 배선 기판의 상기 주면이 대향하도록 탑재되어 있는 것을 특징으로 하는 반도체 장치.
  9. (a) 주면과, 상기 주면에 대향하는 이면과, 상기 주면 및 이면에 형성된 복수의 도체부와, 상기 주면 및 이면 상에 형성되고, 또한 상기 복수의 도체부 중의 일부를 덮고, 또한 필름으로 이루어지는 드라이 레지스트막을 갖는 배선 기판을 준비하는 공정과,
    (b) 상기 배선 기판의 상기 주면 상에 반도체칩을 다이본드용 필름을 개재하여 접속하는 공정과,
    (c) 상기 반도체칩과 상기 배선 기판을 전기적으로 접속하는 공정과,
    (d) 상기 반도체칩을 밀봉하는 공정을 갖고,
    상기 배선 기판의 상기 주면의 상기 드라이 레지스트막 상에, 상기 반도체칩을 상기 다이본드용 필름을 개재하여 고정하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 (a) 공정에서, 각각에 반도체 장치를 형성 가능한 복수의 영역이 구획 형성된 상기 배선 기판인 다수개취득 기판을 준비하고, 또한 상기 (d) 공정에서, 수지 성형 금형의 1개의 캐비티로 상기 다수개취득 기판의 상기 복수의 영역을 일괄하여 덮은 상태에서 수지 밀봉을 행하고, 상기 (d) 공정의 후, 개편화(個片化)를 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제9항에 있어서,
    상기 (c) 공정에서, 상기 반도체칩과 상기 배선 기판을 도전성 와이어에 의해 전기적으로 접속하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제9항에 있어서,
    상기 반도체칩은, 주면과, 상기 주면에 대향하는 이면과, 상기 주면 상에 형성된 복수의 전극을 갖고, 또한 상기 (b) 공정에서는, 상기 반도체칩의 상기 주면이 상기 배선 기판의 상기 주면과 대향하도록 상기 반도체칩을 탑재하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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