KR20060077082A - 광 경로가 단축된 이미지센서 및 그 제조 방법 - Google Patents

Abstract

본 발명은 MOS 이미지센서의 다층 메탈라인 및 그 사이의 절연막을 포함하는 구조적인 문제로 인한 광감도 저하와 불량 픽셀 발생을 줄일 수 있는 광경로가 단축된 CMOS 이미지센서 및 그 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 기판 전면에 배치된 포토다이오드; 상기 포토다이오드 상에 제공된 제1절연막; 상기 제1절연막을 관통하여 상기 기판에 접속된 제1비아 콘택; 상기 제1절연막 및 상기 기판을 관통하여 상기 기판 배면까지 확장된 제2비아 콘택; 상기 제1절연막 상부에서 상기 포토다이오드와 오버랩되도록 배치된 마이크로렌즈; 상기 기판의 배면에 제공된 제2절연막; 상기 기판 배면에서 제2절연막을 관통하여 상기 제2비아 콘택과 접속된 제3비아 콘택; 및 상기 기판 배면에서 상기 비아 콘택과 접속되며 적층된 복수의 메탈라인을 포함하는 이미지센서를 제공한다.

또한, 본 발명은 상기한 구조의 이미지센서 제조 방법을 제공한다.

메탈라인, 이미지센서, 광경로, 비아 콘택, 백 그라인드, CMP.

Description

광 경로가 단축된 이미지센서 및 그 제조 방법{IMAGE SENSOR WITH SHORTENED OPTICAL PATH AND METHOD FOR FABRICATION THEREOF}

도 1은 종래의 이미지센서를 개략적으로 도시한 단면도.

도 2a 내지 도 2e는 본 발명의 일실시예에 따른 CMOS 이미지센서 제조 공정을 도시한 단면도.

도 3은 본 발명의 일실시예에 따른 CMOS 이미지센서를 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명 *

SUB : 기판 Fox : 필드절연막

PMD1, PMD2 : 메탈라인 형성 전 절연막 M1 ∼ M6 : 메탈라인

IMD1 ∼ IMD4 : 메탈라인 간 절연막 PL : 보호막

OCL : 오버코팅 레이어 V1, V2 : 비아 콘택

CFA : 칼라필터 어레이 ML : 마이크로렌즈

PSL : 보호막

본 발명은 이미지센서에 관한 것으로 특히, 광 경로가 단축된 이미지센서 및 그 제조 방법에 관한 것이다.

CMOS 이미지센서는 현재 모바일 폰(Mobile phone), PC(Personal Computer)용 카메라(Camera) 및 전자기기 등에서 광범위하게 사용되고 있는 디바이스(Device)이다. CMOS 이미지센서는 기존에 이미지센서로 사용되던 CCD(Charge Coupled Device)에 비해 구동방식이 간편하며, 신호 처리 회로(Signal Processing Circuit)를 한 칩에 집적할 수 있어서 SOC(System On Chip)이 가능하므로 모듈의 소형화를 가능하게 한다.

또한, 기존에 셋-업(Set-up)된 CMOS 기술을 호환성 있게 사용할 수 있으므로 제조 단가를 낮출 수 있는 등 많은 장점을 가지고 있다.

도 1은 RGB 색상이 모두 나타나도록 배열된 CMOS 이미지센서의 단위화소를 나타내는 단면도이다.

도 1을 참조하면, 고농도의 P형(P++) 영역과 에피층(P-epi)이 적층된 구조를 갖는 기판(SUB)에 국부적으로 필드산화막(FOX)이 형성되어 있으며, 기판(SUB) 상에는 트랜스퍼 게이트(도시하지 않음)를 포함한 복수의 게이트전극이 형성되어 있으며, 예컨대, 트랜스퍼 게이트의 일측에 얼라인된 기판(SUB)의 표면 하부에 깊은 이온주입에 의한 N영 영역(도시하지 않음)과 기판(SUB)의 표면과 접하는 영역에 위치한 P형 영역(도시하지 않음)으로 이루어진 포토다이오드(PD)가 형성되어 있다. 도 면에 도시되지는 않았지만, 이 경우 트랜스퍼 게이트의 타측에 얼라인된 기판(SUB)의 표면 하부에 이온주입에 의한 고농도 N형(N+)의 플로팅 확산영역이 형성된다.

포토다이오드(PD) 및 트랜스퍼 게이트가 형성된 전면에 메탈라인 형성 전 절연막(Pre-Metal Dielectric; 이하 PMD라 함)이 형성되어 있으며, PMD 상에 제1메탈라인(M1)이 형성되어 있다.

제1메탈라인(M1) 상에는 제1메탈라인 간 절연막(Inter-Metal Dielectric-1; 이하 IMD1이라 함)이 형성되어 있으며, IMD1 상에는 제2메탈라인(M2)이 형성되어 있다. 제2메탈라인(M2) 상에는 제2메탈라인 간 절연막(IMD2)이 형성되어 있으며, IMD2 상에는 제3메탈라인(M3)이 형성되어 있다. 제3메탈라인(M3) 상에는 제3메탈라인 간 절연막(IMD3)이 형성되어 있으며, IMD3 상에는 제4메탈라인(M4)이 형성되어 있다.

제1 ∼ 제4메탈라인(M1 ∼ M4)은 전원라인 또는 신호라인과 단위화소 및 로직회로를 접속시키기 위한 것으로, 포토다이오드(PD) 이외의 영역에 빛이 입사하는 것을 방지하기 위한 쉴드의 역할을 동시에 한다.

아울러, 여기서는 제4메탈라인(M4)이 최종 메탈라인인 것으로 나타나 있으나, 이보다 제5 또는 제6 등 그 이상의 메탈라인을 포함하는 경우도 존재한다.

제4메탈라인(M4) 상에는 하부 구조의 보호(Passivation)를 위한 보호막(Passivation Layer; 이하 PL이라 함)이 형성되어 있으며, PL 상에는 각 단위화소 별로 RGB 색상 구현을 위한 칼라필터 어레이(Color Filter Array; 이하 CFA라 함)가 형성되어 있다.

여기서, PL은 통상 질화막/산화막의 2중 구조와 CFA 형성시 공정 마진 확보를 위한 평탄화막(오버코팅 레이어(Over Coating Layer); 이하 OCL이라 함)을 포함한다.

통상의 빛의 3원색인 R(Red)G(Green)B(Blue)를 사용하나, 이외에도 보색인 옐로우(Y; Yellow), 마젠타(Magenta; Mg), 시안(Cyan; Cy)을 사용할 수 있다.

CFA 상에는 마이크로렌즈 형성시 공정 마진 확보를 위한 평탄화막(이하 OCL이라 함)이 형성되어 있으며, OCL 상에는 마이크로렌즈(Micro-Lens; 이하 ML이라 함)가 형성되어 있다.

ML 상에는 ML이 긁히거나 파손되는 것을 방지하기 위한 보호막(이하 PSL이라 함)이 형성되어 있다. 입사된 빛은 마이크로렌즈(ML)에 의해 포커싱되어 포토다이오드(PD)로 입사한다.

도 1에 도시된 바와 같은 CMOS 이미지센서를 제조하기 위해서는 PD를 형성시키고, 그 위에 필요한 메탈라인을 형성시킨 후 CFA를 형성시키고, CFA에 의해 발생된 단차를 OCL을 형성하여 제거한다.

ML 형성을 위해서 OCL 상에 ML 형성용 포토레지스트를 도포한 다음, 열공정을 통해 포토레지스트가 준 액체 상태가 되도록 한다. 이 때, 포토레지스트는 표면 장력에 의해 볼록한 형태의 ML을 형성하게 되며, ML 상에 PSL로 LTO(Low Temperature Oxide)막을 화학기상증착(Chemical Vapor Deposition; 이하 CVD라 함) 방식으로 형성한다.

도시된 바와 같이, 포토다이오드(PD)와 칼라필터 어레이(CFA) 사이에는 M1 ∼ M4의 메탈라인과 그 사이의 복수의 절연막(PMD, PL, IMD1 ∼ IMD3)을 포함하고 있다.

상기의 구조를 갖는 CMOS 이미지센서의 제조 공정 특히, BEOL(Back End Of Line) 즉, 메탈라인 공정은 반도체 소자의 제조 공정과 유사하다. 이 때, PMD와 IMD1 ∼ IMD3 및 PL 등을 형성하기 위해 서로 상이한 절연 물질이 사용되어야 하며, 이로 인해 각 물질간 계면(Interface)에서 빛의 난반사 현상이 발생하여 광감도를 떨어뜨린다.

또한, 상이한 절연막으로 인해 서로 다른 굴절률을 가지기 때문에 빛의 굴절에 의해 광감도가 떨어진다.

종래의 CMOS 이미지센서를 형성함에 있어서, 포토다이오드 형성 후 M1 ∼ M4 및 복수의 절연막 형성 및 평탄화 공정을 실시하여야 하므로 공정에 따른 불량도 야기된다.

아울러, 빛이 통과하는 부분에서는 메탈라인을 형성할 수 없으므로, 작은 면적에 고밀도의 화소를 갖는 이미지센서 일수록 이러한 문제는 더욱 심각해진다.

상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 본 발명은, CMOS 이미지센서의 다층 메탈라인 및 그 사이의 절연막을 포함하는 구조적인 문제로 인한 광감도 저하와 불량 픽셀 발생을 줄일 수 있는 광경로가 단축된 CMOS 이미지센서 및 그 제조 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 기판 전면에 배치된 포토다이오드; 상기 포토다이오드 상에 제공된 제1절연막; 상기 제1절연막을 관통하여 상기 기판에 접속된 제1비아 콘택; 상기 제1절연막 및 상기 기판을 관통하여 상기 기판 배면까지 확장된 제2비아 콘택; 상기 제1절연막 상부에서 상기 포토다이오드와 오버랩되도록 배치된 마이크로렌즈; 상기 기판의 배면에 제공된 제2절연막; 상기 기판 배면에서 제2절연막을 관통하여 상기 제2비아 콘택과 접속된 제3비아 콘택; 및 상기 기판 배면에서 상기 비아 콘택과 접속되며 적층된 복수의 메탈라인을 포함하는 이미지센서를 제공한다.

또한, 상기 목적을 달성하기 위하여 본 발명은, 기판 전면에 트렌치 구조를 갖는 복수의 필드 산화막을 형성하는 단계; 상기 기판 전면에 포토다이오드를 형성하는 단계; 상기 포토다이오드 상에 제1절연막을 형성하는 단계; 상기 제1절연막을 관통하여 상기 기판에 접속된 제1비아 콘택을 형성하는 단계; 상기 제1절연막 및 상기 필드 산화막을 관통하는 제2비아 콘택을 형성하는 단계; 상기 기판의 배면을 연마하여 상기 제2비아 콘택을 노출시키는 단계; 상기 기판의 배면에서 노출된 제2비아 콘택 상에 제2절연막을 형성하는 단계; 상기 기판 배면에서 상기 제2절연막을 관통하여 상기 제2비아 콘택과 접속된 제3비아 콘택을 형성하는 단계; 상기 기판 배면에서 상기 비아 콘택과 접속되며 적층된 복수의 메탈라인을 형성하는 단계; 및 상기 기판의 전면에서 상기 포토다이오드와 오버랩되도록 마이크로렌즈를 형성하는 단계를 포함하는 이미지센서 제조 방법을 제공한다.

본 발명은 이러한 종래의 공정 방식을 탈피하여 기판의 전면에는 포토다이오드와 제1메탈라인 및 마이크로렌즈를 배치하고, 기판의 배면에 복수의 메탈라인을 배치한다. 전면의 제1메탈라인과 배면의 메탈라인은 기판을 관통하는 비아 콘택을 통해 상호 연결된다.

따라서, 포토다이오드 상부에서의 다수의 메탈라인이 생략됨으로 인해 포토다이오드와 마이크로렌즈 사이의 거리를 줄여 광경로를 획기적으로 감소시킴으로써, 광감도를 향상시킨다.

요컨대, 본 발명은 종래의 금속 배선과 절연막의 적층 구조로 인해 발생되던 문제점을 해결할 수 있다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.

도 3은 본 발명의 일실시예에 따른 CMOS 이미지센서를 도시한 단면도이다.

도 3을 참조하면, 본 발명의 CMOS 이미지센서는 전면에 기판(SUB)에 국부적으로 배치된 트렌치 구조의 복수의 필드산화막(이하 Fox라 함)과, Fox 사이의 기판(SUB)에 제공된 포토다이오드(PD)와, 기판(SUB) 상에 배치된 복수의 트랜지스터(도시하지 않음)와, 기판(SUB)을 관통하여 기판의 배면과 연결된 비아 콘택(V1)과, 포토다이오드(PD) 상에 배치된 제1메탈라인 형성 전 절연막(이하 PMD1이라 함)과, PMD1을 관통하여 트랜지스터의 소스/드레인 또는 게이트전극과 연결되는 비아 콘택 (V2)과, 비아 콘택 V1과 V2에 연결되는 제1메탈라인(M1)과, 제1메탈라인(M1) 상에 배치된 보호막(이하 PL이라 함)과, PL 상에 배치된 칼라필터 어레이(이하 CFA라 함)와, CFA 상에 배치된 OCL과, OCL 상에 포토다이오드(PD)와 오버랩되도록 배치된 마이크로렌즈(이하 ML이라 함)와, ML이 긁히거나 파손되는 것을 방지하기 위해 ML상에 배치된 보호막(이하 PSL이라 함)을 포함한다.

여기서, 트랜지스터는 리셋 트랜지스터와 드라이브 트랜지스터와 셀렉트 트랜지스터 등을 포함하며, 4개의 트랜지스터를 포함하는 구조일 경우에는 트랜스퍼 트랜지스터를 더 포함할 것이다.

또한, 본 발명의 CMOS 이미지센서는 그 배면에 제2메탈라인(M1) ∼ 제6메탈라인(M6)과 복수의 절연막 구조(PMD2, IMD1 ∼ IMD4, ILD(Inter-Layer Dielectric))를 포함한다.

여기서는 제6메탈라인(M6)이 최종 메탈라인인 것으로 나타나 있으나, 제7 또는 제8 등 그 이상의 메탈라인을 포함하는 경우도 존재한다.

통상의 빛의 3원색인 R(Red)G(Green)B(Blue)를 사용하나, 이외에도 보색인 옐로우(Y; Yellow), 마젠타(Magenta; Mg), 시안(Cyan; Cy)을 사용할 수 있다.

비아 콘택 V1은 Fox 형성시 형성된 트렌치(T)를 통해 형성되도록 함으로써, 전기적으로 아이솔레이션된다. 트렌치(T)의 깊이는 5㎛ ∼ 9㎛이 되도록 하며, 비아 콘택 V2의 직경에 비해 약 1.2배 이상의 직경이 되도록 한다. 아울러, 비아 콘택 V1은 상기한 Fox 이외의 영역에도 형성할 수 있다.

여기서, 기판(SUB)은 고농도의 P형(P++) 영역과 에피층(P-epi)이 적층된 구 조를 가지며, 포토다이오드(PD)는 기판(SUB)의 표면 하부에 깊은 이온주입에 의한 N영 영역(도시하지 않음)과 기판(SUB)의 표면과 접하는 영역에 위치한 P형 영역(도시하지 않음)으로 이루어진다.

기판(SUB) 전면에 배치된 제1메탈라인(M1)은 기판(SUB)을 관통하는 비아 콘택 V1과 비아 콘택 V3를 통해 기판(SUB) 배면의 제2메탈라인(M2)와 연결된다.

도 3에 도시된 구조를 갖는 본 발명의 CMOS 이미지센서는 제1메탈라인(M1)을 제외한 제2메탈라인(M2) ∼ 제6메탈라인(M6)을 기판(SUB) 배면에 뱌치함으로써, 기판(SUB) 전면에서는 포토다이오드(PD)와 ML 사이에 PMD1과 제1메탈라인(M1)과 PL 및 OCL 만이 존재하게 된다.

이렇듯, 포토다이오드(PD) 위에서 복수의 메탈라인(M2 ∼ M6)을 없앰으로써, 다층의 절연막을 가시광선이 통과할 때 발생하는 손실을 없애 광감도를 최대로 할 수 있다.

또한, 6층 배선 이상의 로직 소자도 큰 문제없이 형성 가능하여 SOC도 가능하며 130nm 및 90nm 이하의 코아 로직(Core logic) 기술을 그대로 탑재할 수 있는 장점이 있다.

또한, ML로부터 포토다이오드(PD) 까지의 다층의 절연막으로 인한 상이한 막 간에 야기되는 난반사(Diffuse reflectance) 현상을 줄일 수 있고, 또한 층 간의 상이한 굴절율로 인하 빛의 굴절 현상을 최소화하여 포토다이오드로 입사되는 빛의 양을 극대화할 수 있어 광감도를 증대시킬 수 있다.

도 2a 내지 도 2e는 본 발명의 일실시예에 따른 CMOS 이미지센서 제조 공정 을 도시한 단면도로서, 이를 참조하여 상기한 구조를 갖는 CMOS 이미지센서 제조 공정을 살펴본다.

도 2a에 도시된 바와 같이, P++영역과 P-에피층이 적층된 기판(SUB) 전면에 필드 산화막(Fox)과 웰(도시하지 않음) 등을 형성한다.

한편, 필드 산화막(Fox) 형성을 위한 트렌치(T) 형성시 그 깊이를 5㎛ ∼ 9㎛으로 깊게 형성한다. 트렌치(T)는 후속 공정에 의해 기판(SUB)을 관통하는 비아 콘택이 형성될 영역으로 필드 산화막(Fox)이 형성되어 있을 경우 비아 콘택의 절연성을 더욱 높일 수 있다.

한편, 필드 산화막(Fox)과 후속 비아 콘택 영역이 일치하지 않을 수도 있다.

이 때, 기판(SUB) 배면에서는 0.2㎛ ∼ 5㎛ 정도가 남도록 하는 것이 바람직하다.

이어서, 기판(SUB) 전면에 게이트전도막(도시하지 않음)을 형성한 다음, 이온주입 방식을 이용하여 게이트전도막 일측에 얼라인되며 깊은 n-영역과 얕은 P0영역을 형성함으로써, 이를 포함하는 복수의 포토다이오드(PD)를 형성한 다음, 게이트전도막 측벽에 스페이서를 형성한다.

이어서, 게이트전도막의 타측에서 스페이서에 얼라인되는 고농도 N형의 플로팅 확산영역(도시하지 않음)을 형성한다.

도 2b에 도시된 바와 같이, 기판(SUB) 전면에 PMD1을 형성한다. PMD1은 산화막 또는 질화막 계열의 통상의 절연막을 포함한다.

이어서, PMD1을 식각하여 트랜지스터의 소스/드레인 또는 게이트전극을 노출 시키는 비아 홀을 형성하며, PMD1과 기판(SUB, 구체적으로는 필드 산화막(Fox)의 중앙)을 식각하여 비아 홀을 형성한다.

이어서, 두 비아 홀을 매립하도록 금속막을 증착한 다음, PMD1이 노출되는 타겟으로 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 등의 평탄화 공정을 실시하여 각 비아 홀에 매립된 비아 콘택 V1과 V2를 형성한다.

특히, 비아 콘택 V1은 그 깊이가 깊기 때문에 매립 특성을 높이기 위해서 V2에 비해 그 홀 사이즈를 1.2배 이상으로 해야한다.

비아 콘택(V1)이 필드 산화막(Fox)의 중앙을 관통하도록 하면 아이솔레이션 잘 되므로 누설전류 특성이 향상된다.

도 2c에 도시된 바와 같이, 그라인드(Grind)와 CMP 공정을 이용하여 기판(SUB) 배면을 연마하여 비아 콘택 V1을 노출시킨다.

즉, 1차로 백 그라이드(Back grind) 방식을 이용한 후, 0.2㎛ ∼ 5㎛의 기판(SUB)을 CMP 공정으로 갈아낸다. 이 때, CMP가 종료되는 시점은 비아 콘택 V1과 필드 산화막(Fox)이 드러나는 시점 이후로 한다. CMP 공정시 사용되는 슬러리로는 KOH 또는 암모니아수가 함유된 것을 사용하며, SiO₂용 연마제를 사용한다.

이어서, 기판(SUB) 배면에 PMD2를 형성한다. PMD2는 PMD1과 동일한 산화막 또는 질화막 계열의 절연막을 포함한다.

비아 콘택 V1과 V2에 연결된 제1메탈라인(M1)을 형성한다. 제1메탈라인(M1)은 W 또는 Al 등의 금속막을 포함한다.

제1메탈라인(M4)이 형성된 프로파일을 따라 PL을 형성한다. 이 때, PL은 질화막/산화막 구조와 그 상부의 OCL이 적층된 구조를 포함한다.

도 2e에 도시된 바와 같이, 기판(SUB) 배면에 M2, IMD1, M3, IMD2, M4, IMD3, M5, IMD4 및 M6을 차례로 형성한 후, ILD를 형성한다.

ILD로는 산화막 계열의 절연막을 사용한다.

이어서, 도 3에 도시된 바와 같이, PL 상에 CFA와 OCL을 차례로 형성한다.

이어서, OCL 상에 포토레지스트를 도포한 후 열처리를 실시하면, 포토레지스트가 녹으면서 포토레지스트의 표면 장력에 의해 볼록한 모양의 ML이 형성된다.

이어서, ML 상에 PSL을 형성한다. PSL은 LTO막을 포함한다.

전술한 바와 같이 이루어지는 본 발명은, 포토다이오드 상부에서의 다수의 메탈라인이 생략됨으로 인해 포토다이오드와 마이크로렌즈 사이의 거리를 줄여 광경로를 획기적으로 감소시킴으로써, 광감도를 향상시킬 수 있음을 실시예를 통해 알아보았다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

예컨대, 상기한 본 발명의 실시예에서는 CMOS 이미지센서를 그 예로 하였으 나, 이외에도 수광부와 마이크로렌즈를 갖는 모든 이미지센서에도 적용이 가능하다.

상술한 본 발명은, 포토다이오드로 입사되는 광경로를 획기적으로 감소시켜 광감도를 증가시키며, 픽셀 어레이를 최대화 및 픽셀 사이즈/디자인 룰 축소 요구를 완화시킬 수 있으며, 픽셀의 효율을 증가시키며, 스캐터링 효과를 줄여 색감을 증가시킬 수 있으며, 차세대 무선통신기기용으로 그 사이즈를 대폭 줄일 수 있어, 집적도 및 성능 측면에서 탁월한 효과가 있다.

Claims (11)

1. 기판 전면에 배치된 포토다이오드;

   상기 포토다이오드 상에 제공된 제1절연막;

   상기 제1절연막을 관통하여 상기 기판에 접속된 제1비아 콘택;

   상기 제1절연막 및 상기 기판을 관통하여 상기 기판 배면까지 확장된 제2비아 콘택;

   상기 제1절연막 상부에서 상기 포토다이오드와 오버랩되도록 배치된 마이크로렌즈;

   상기 기판의 배면에 제공된 제2절연막;

   상기 기판 배면에서 제2절연막을 관통하여 상기 제2비아 콘택과 접속된 제3비아 콘택; 및

   상기 기판 배면에서 상기 비아 콘택과 접속되며 적층된 복수의 메탈라인

   을 포함하는 이미지센서.
2. 제 1 항에 있어서,

   상기 기판 전면에 트렌치 구조로 국부적으로 배치된 복수의 필드 산화막을 더 포함하며, 상기 제2비아 콘택은 상기 필드 산화막을 관통하여 배치된 것을 특징으로 하는 이미지센서.
3. 제 2 항에 있어서,

   상기 필드 산화막은 5㎛ 내지 9㎛의 깊이로 제공된 트렌치를 매립하여 형성된 것을 특징으로 하는 이미지센서.
4. 제 1 항에 있어서,

   상기 제2비아 콘택은 상기 제1비아 콘택에 비해 그 직경이 적어도 1.2배 큰 것을 특징으로 하는 이미지센서.
5. 제 1 항에 있어서,

   상기 기판 전면에서 상기 제1비아 콘택 및 상기 제2비아 콘택에 접속된 단일의 메탈라인을 더 포함하는 것을 특징으로 하는 이미지센서.
6. 기판 전면에 트렌치 구조를 갖는 복수의 필드 산화막을 형성하는 단계;

   상기 기판 전면에 포토다이오드를 형성하는 단계;

   상기 포토다이오드 상에 제1절연막을 형성하는 단계;

   상기 제1절연막을 관통하여 상기 기판에 접속된 제1비아 콘택을 형성하는 단 계;

   상기 제1절연막 및 상기 필드 산화막을 관통하는 제2비아 콘택을 형성하는 단계;

   상기 기판의 배면을 연마하여 상기 제2비아 콘택을 노출시키는 단계;

   상기 기판의 배면에서 노출된 제2비아 콘택 상에 제2절연막을 형성하는 단계;

   상기 기판 배면에서 상기 제2절연막을 관통하여 상기 제2비아 콘택과 접속된 제3비아 콘택을 형성하는 단계;

   상기 기판 배면에서 상기 비아 콘택과 접속되며 적층된 복수의 메탈라인을 형성하는 단계; 및

   상기 기판의 전면에서 상기 포토다이오드와 오버랩되도록 마이크로렌즈를 형성하는 단계

   를 포함하는 이미지센서 제조 방법.
7. 제 6 항에 있어서,

   상기 필드 산화막은 5㎛ 내지 9㎛의 깊이로 제공된 트렌치를 매립하여 형성된 것을 특징으로 하는 이미지센서 제조 방법.
8. 제 6 항에 있어서,

   상기 제2비아 콘택은 상기 제1비아 콘택에 비해 그 직경이 적어도 1.2배 큰 것을 특징으로 하는 이미지센서 제조 방법.
9. 제 6 항에 있어서,

   상기 제2절연막을 형성하는 단계 후,

   상기 기판 전면에서 상기 제1비아 콘택 및 상기 제2비아 콘택에 접속된 단일의 메탈라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지센서 제조 방법.
10. 제 6 항에 있어서,

    상기 기판 배면을 연마하는 단계는,

    그라인드 하는 단계와 화학기계적연마 방식을 이용하여 연마하는 단계를 포함하는 것을 특징으로 하는 이미지센서 제조 방법.
11. 제 10 항에 있어서,

    상기 화학기계적연마 방식을 이용하여 연마하는 단계에서, 0.2㎛ 내지 5㎛의 상기 기판 배면을 연마하는 것을 특징으로 하는 이미지센서 제조 방법.

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