KR20060005820A

KR20060005820A - Device for parallel test of semiconductor and method thereof

Info

Publication number: KR20060005820A
Application number: KR1020040054793A
Authority: KR
Inventors: 오강균
Original assignee: 삼성전자주식회사
Priority date: 2004-07-14
Filing date: 2004-07-14
Publication date: 2006-01-18

Abstract

반도체 소자의 병렬 테스트용 장치 및 병렬 테스트 방법이 제공된다. 상기 반도체 소자의 병렬 테스트용 장치는 다수개의 피시험 반도체 소자들이 블록 단위로 실장되는 소켓, 테스터의 드라이버 신호 채널과 상기 블록 내에 다수개의 피시험 반도체 소자들의 클럭핀들을 병렬로 연결하며, 상기 피시험 반도체 소자의 클럭핀들과 연결된 상기 피시험 반도체 소자의 내부 배선들의 이상 유무에 따라 연결여부가 결정되는 제1 배선을 포함한다.An apparatus and a parallel test method for parallel testing of semiconductor devices are provided. The device for parallel testing of the semiconductor devices may include a socket in which a plurality of semiconductor devices under test are mounted in block units, a driver signal channel of a tester, and clock pins of the plurality of semiconductor devices under test in the block in parallel. And a first wiring connected to the clock pins of the semiconductor device according to whether or not the internal wirings of the semiconductor device under test are abnormal.

반도체 소자의 병렬 테스트 방법 또한 제공된다.A parallel test method for semiconductor devices is also provided.

병렬 테스트용 장치Device for parallel test

Description

Device for parallel test of semiconductor and method

도 1은 일반적인 반도체 소자의 병렬 테스트 시스템의 블럭도이다. 1 is a block diagram of a parallel test system of a general semiconductor device.

도 2는 종래의 테스터의 드라이버 신호 채널(driver signal channel), 입출력 신호 채널(Input/Output signal channel)과 피시험 반도체 소자의 연결상태를 설명하기 위한 블럭도이다. FIG. 2 is a block diagram illustrating a connection state between a driver signal channel, an input / output signal channel, and a semiconductor device under test of a conventional tester.

도 3은 종래의 반도체 소자의 병렬 테스트 방법을 설명하기 위한 순서도이다.3 is a flowchart illustrating a parallel test method of a conventional semiconductor device.

도 4는 본 발명의 일 실시예에 따른 테스터의 드라이버 신호 채널, 입출력 신호 채널과 피시험 반도체 소자의 연결상태를 설명하기 위한 블럭도이다.4 is a block diagram illustrating a connection state of a driver signal channel, an input / output signal channel, and a semiconductor device under test according to an embodiment of the present invention.

도 5는 본 발명의 일 실시예에 따른 반도체 소자의 병렬 테스트 방법을 설명하기 위한 순서도이다.5 is a flowchart illustrating a parallel test method of a semiconductor device according to an embodiment of the present invention.

(도면의 주요부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)

651a, 651b : 스위칭 제어 신호 채널651a, 651b: switching control signal channel

652 : 드라이버 신호 채널 654a, 654b : 입출력 신호 채널652: driver signal channels 654a and 654b: input / output signal channels

700a, 700b : 피시험 반도체 소자(Device Under Test)700a, 700b: device under test

800 : 병렬 테스트용 기판800: parallel test board

본 발명은 반도체 소자의 병렬 테스트용 장치 및 병렬 테스트 방법에 관한 것으로, 보다 상세하게는 테스터에서 제공하는 스위칭 제어 신호에 의해서 제어되는 스위칭부를 이용하여 드라이버 신호 채널과 피시험 반도체 소자간의 배선의 연결 여부를 결정하는 병렬 테스트용 장치에 관한 것이다.The present invention relates to an apparatus for parallel testing of a semiconductor device and a parallel test method, and more particularly, whether a wiring between a driver signal channel and a semiconductor device under test is connected by using a switching unit controlled by a switching control signal provided by a tester. It relates to a device for parallel testing to determine the.

반도체 소자는 웨어퍼 상태로 생산되고 반도체 패키지로서의 조립이 완료된 후, 사용자에게 전달되기 앞서 최종적으로 전기적 검사를 받게 된다.The semiconductor device is produced in a wafer state and after assembly as a semiconductor package is completed, it is finally subjected to an electrical inspection before being delivered to a user.

특히 대용량화, 고속화, 다핀화가 급속히 진행되고 있는 DRAM과 같은 반도체 소자에서는, 이에 대응하여 전기적 검사공정의 효율을 높이는 것이 중요한 문제로 대두되고 있다. 이를 위하여 테스터(tester)는 고속화 그리고 작업처리량 시간(throughput time)의 개선에 초점을 두고 발전되고 있다.In particular, in semiconductor devices, such as DRAMs, in which large capacity, high speed, and multi-pinning are rapidly progressing, increasing the efficiency of the electrical inspection process has emerged as an important problem. To this end, testers are being developed with a focus on speeding up and improving throughput time.

이러한 작업처리량 시간의 개선은 2가지 방향에서 모색될 수 있다. 첫째, 검사 프로그램을 조정하여 검사시간을 단축시키는 것이 하나의 방향이고, 둘째, 한번에 검사할 수 있는 반도체 소자의 개수를 증가시키는 방법 즉, 병렬검사시 피시험 반도체 소자(DUT)의 개수를 늘리는 것이 또 하나의 방향이다. This improvement in throughput time can be sought in two directions. First, shortening the inspection time by adjusting the inspection program is one direction. Second, increasing the number of semiconductor devices that can be inspected at one time, that is, increasing the number of semiconductor devices under test (DUT) during parallel inspection. Another direction.

도 1은 일반적인 반도체 소자의 병렬 테스트 시스템의 블럭도이다.1 is a block diagram of a parallel test system of a general semiconductor device.

도 1을 참조하면, 전기적 검사는 웨이퍼 생산 공정이나, 조립 공정에서 발생된 결함을 발견하여 불량품을 제거(screening)하여 양품만을 골라내는 것이 목적이 다. 이러한 전기적 검사를 위하여, 테스터(100)와, 프로브 스테이션(probe station, 200)이 필요하고, 피시험 반도체 소자(300)를 효과적으로 로딩(loading)하기 위하여 핸들러(handler, 도면미도시)가 필요하다.Referring to FIG. 1, the purpose of the electrical inspection is to detect defects generated during the wafer production process or the assembly process, and screen only defective products to select only good products. For this electrical test, a tester 100 and a probe station 200 are required, and a handler is required to effectively load the semiconductor device under test 300. .

상기 테스터(100)에는 테스터 내부에 설치된 하드웨어 구성 요소를 제어하기 위한 테스터 처리 장치(tester processor, 110)가 있고, 내부의 하드웨어 구성요소로는 프로그래머블 전원 제공부(programmable power supply, 112), 직류파라미터 측정 유닛(DC parameter measurement unit, 114), 알고리즘 패턴 발생부(algorithmic pattern generator, 116), 타이밍 발생부(timing generator, 118), 파형 정형부(wave sharp formatter, 120) 및 드라이버 신호 채널(driver signal channel)과 입출력 신호 채널(Input/Output signal channel) 및 비교부(comparator)가 내장된 핀 일렉트로닉스(150)등이 있다. The tester 100 includes a tester processor 110 for controlling hardware components installed in the tester, and internal hardware components include a programmable power supply 112 and a DC parameter. DC parameter measurement unit 114, algorithmic pattern generator 116, timing generator 118, wave sharp formatter 120 and driver signal channel channels, input / output signal channels (Input / Output signal channels), and pin electronics 150 with built-in comparators.

따라서, 테스터(100)는 테스터 중앙처리 장치(110)에서 작동되는 테스트 프로그램에 의해 하드웨어적 구성요소들이 서로 신호를 주고 받으며 프로브 스테이션(200)을 통해 핀 일렉트로닉스(150)에 연결된 피시험 반도체 소자(300)에 대한 전기적 기능을 검사하게 된다.Therefore, the tester 100 is a semiconductor device under test (hard-core components) to communicate with each other by a test program operated in the tester central processing unit 110 and connected to the pin electronics 150 through the probe station 200 ( The electrical function for 300 is examined.

테스트 프로그램(test program)은, 크게 직류검사(DC test), 교류 검사(AC test) 및 기능 검사(function test)로 이루어진다. 여기서 상기 기능 검사는 반도체 소자, 예컨대 디램(DRAM)의 실제 동작 상황에 맞추어 그 기능을 확인하는 것이다. 즉, 테스터(100)의 알고리듬 패턴 발생부(116)로부터 피시험 반도체 소자(300), 예컨대 디램(DRAM)에 입력 패턴을 쓰고(write operation), 그것을 디램의 출력에서 읽어들여(read operation), 기대치 패턴(expected pattern)과 비교부(comparator)를 통해 비교(compare operation)하는 것이다.The test program largely consists of a DC test, an AC test, and a function test. In this case, the function test is to check the function of the semiconductor device, for example, a DRAM, according to an actual operating situation. That is, an input pattern is written from the algorithm pattern generator 116 of the tester 100 to the semiconductor device under test 300, for example, a DRAM, and read from the output of the DRAM. The expected operation is to compare the expected pattern with a comparator.

도 2는 종래의 테스터의 드라이버 신호 채널(driver signal channel), 입출력 신호 채널(Input/Output signal channel)과 피시험 반도체 소자의 연결상태를 설명하기 위한 블럭도이다.FIG. 2 is a block diagram illustrating a connection state between a driver signal channel, an input / output signal channel, and a semiconductor device under test of a conventional tester.

도 2를 참조하면, 테스터에서 병렬로 검사할 수 있는 피시험 반도체 소자(300a, 300b)의 최대 개수는, 핀 일렉트로닉스(150)의 채널(channel)에 의해 결정된다. 그리고 핀 일렉트로닉스(150)에는 드라이버 신호 채널(driver signal channel, 152)과 입출력 신호 채널(I/O signal channel, 154a, 154b)이 각각 존재한다.Referring to FIG. 2, the maximum number of semiconductor devices under test 300a and 300b that can be inspected in parallel by the tester is determined by a channel of the fin electronics 150. In the pin electronics 150, driver signal channels 152 and I / O signal channels 154a and 154b are present.

한편, 병렬식의 전기적 검사 공정에서 드라이버 신호 채널(152)은 피시험 반도체 소자(300)의 개수를 늘리기 위해, 프로브 스테이션(200)내의 검사용 기판내에서 분기 방식으로 피시험 반도체 소자(300)와 연결되는 핀(pin)을 서로 공유하게 할 수 있다.In the parallel electrical test process, the driver signal channel 152 is branched in the test substrate in the probe station 200 in order to increase the number of semiconductor devices under test 300. It is possible to share pins with each other.

도 2에서는 드라이버 신호 채널(152)은 제 1 배선(410)을 통해서 피시험 반도체 소자1(300a)와 연결되고, 제 1 배선 내의 공유배선(415)를 통해서, 피시험 반도체 소자2(300b)와 연결된다. 즉, 제 1배선(410)은 공유배선(415)를 포함하고, 상기 공유배선(415)은 피시험 반도체 소자1(300a)에 연결되는 배선은 제1 공유배선(416), 피시험 반도체 소자2(300b)에 연결되는 배선은 제2 공유배선(417)를 포함한다. 따라서, 1 개의 드라이버 신호 채널(152)이 2개 이상의 피시험 반도체 소자의 어드레스 핀(address pin) 혹은 제어 핀(control pin)을 제어할 수 있다.In FIG. 2, the driver signal channel 152 is connected to the semiconductor device under test 1 300a through the first wiring 410, and the semiconductor device under test 2 300b through the shared wiring 415 in the first wiring. Connected with That is, the first wiring 410 includes a shared wiring 415, and the shared wiring 415 includes a first shared wiring 416 and a semiconductor device under test, which are connected to the semiconductor device 1 300a under test. The wiring connected to the second 300b includes a second shared wiring 417. Accordingly, one driver signal channel 152 may control address pins or control pins of two or more semiconductor devices under test.

그러나 입출력 신호 채널(154a, 154b)은 피시험 반도체 소자(300)인 디램으로부터 데이터를 읽어들여 테스터내의 기대치 패턴(expected pattern)과 비교할 때 데이터가 유일(unique)해야 한다.However, the input / output signal channels 154a and 154b should be unique when reading data from the DRAM under test semiconductor device 300 and comparing it with an expected pattern in the tester.

따라서 드라이버 신호 채널(152)과 같이 검사용 기판에서 분기 방식으로 피시험 반도체 소자(300a, 300b)와 연결되는 입출력 데이터 핀(DQ)을 공유하는 것이 불가능하다. 즉, 하나의 입출력 신호 채널(154a, 154b)이 두 개 이상의 피시험 반도체 소자(300a, 300b)의 데이터 핀(DQ)과 동시에 연결되는 것이 불가능하다.Therefore, it is impossible to share the input / output data pins DQ connected to the semiconductor devices under test 300a and 300b in a branching manner in the test substrate like the driver signal channel 152. That is, it is impossible for one input / output signal channel 154a and 154b to be simultaneously connected to the data pins DQ of two or more semiconductor devices under test 300a and 300b.

이러한 이유로 테스터의 핀 일렉트로닉스(150)에 존재하는 입출력 신호 채널(154a, 154b) 개수는 그 테스터에서 병렬로 검사할 수 있는 최대 피시험 반도체 소자(300a, 300b)의 개수를 결정하게 된다. For this reason, the number of input / output signal channels 154a and 154b present in the pin electronics 150 of the tester determines the maximum number of semiconductor devices 300a and 300b that can be inspected in parallel in the tester.

도 3는 종래의 반도체 소자의 병렬 테스트 방법을 설명하기 위한 순서도이다.3 is a flowchart illustrating a parallel test method of a conventional semiconductor device.

도 3을 참조하면, 상술한 입출력 신호 채널(I/O signal channel)이 갖는 제한 사항 때문에, 프로브 스테이션(200) 내의 검사용 기판은 피시험 반도체 소자의 데이터 핀(DQ)과 입출력 신호 채널을 1:1로 대응하도록 연결된 구성(configuration)을 갖는다(S510). 상기 검사용 기판을 사용하여 테스터와 피시험 반도체 소자를 연결하여 검사를 시작한다(S520). 그 후, 기능 검사시 검사용 기판과 입출력 신호 채널을 통해서 반도체 소자의 데어터 핀(DQ)으로부터 나오는 출력 신호를 읽을 때에 데이터 전부를 한번에 읽는다(S530). 이것은 유일(unique)한 데 이터를 읽어서 테스터에서 기대치 패턴과 비교하기 위함이다. 통상 피시험 반도체 소자의 데이터 핀이 8개의 바이트(byte) 단위로 2개로 합쳐져 이루어진 16개의 워드(word)인 경우, 16개의 데이터를 한번에 읽어서 테스터에서 기대치 패턴과 비교하게 된다. 그 결과 기대치 패턴과 일치할 경우 정상(good) 반도체 소자, 그렇지 않으면 불량(fail) 반도체 소자로 판단한다(S540).Referring to FIG. 3, due to the limitations of the above-described I / O signal channel, the test substrate in the probe station 200 may select one of the data pin DQ and the I / O signal channel of the semiconductor device under test. It has a configuration connected to correspond to: 1 (S510). The test is started by connecting the tester and the semiconductor device under test using the test substrate (S520). Thereafter, when reading the output signal from the data pin DQ of the semiconductor element through the test substrate and the input / output signal channel during the function test, all of the data is read at once (S530). This is to read the unique data and compare it to the expected pattern in the tester. In general, when the data pins of the semiconductor device under test are 16 words formed by combining two units of eight bytes, 16 data are read at a time and compared with expected patterns in the tester. As a result, if it matches the expected pattern, it is determined to be a good semiconductor device, otherwise it is a fail semiconductor device (S540).

그런데, 이렇게 드라이버 신호 채널(152)이 프로브 스테이션(200)내에서 분기 방식으로 피시험 반도체 소자(300)와 연결되는 핀(pin)을 서로 공유하게 되면, 예를 들어 한번에 병렬로 검사할 수 있는 피시험 반도체 소자의 개수가 4개라고 하면, 그 중 한 개의 피시험 반도체 소자(300)의 핀이 내부적으로 저항이 매우 낮거나, 그라운드에 연결되어 있는 등 문제가 있는 경우, 나머지 3개의 피시험 반도체 소자에도 영향을 미칠 수 있다. However, when the driver signal channels 152 share pins connected to the semiconductor device 300 under test in a branched manner in the probe station 200, for example, the driver signal channels 152 may be inspected in parallel at one time. If the number of semiconductor devices under test is four, if the pins of one of the semiconductor devices under test 300 have a low internal resistance or are connected to ground, the remaining three devices under test It can also affect semiconductor devices.

이러한 경우, 문제가 있는 한 개의 피시험 반도체 소자에 많은 드라이버 신호가 집중되므로 나머지 피시험 반도체 소자에는 드라이버 신호가 입력되지 않으므로 정상(good) 반도체 소자도 불량(fail) 반도체 소자로 판명될 수 있다.In this case, since a large number of driver signals are concentrated in one semiconductor device under test, a driver signal is not input to the other semiconductor device under test, and thus a good semiconductor device may be found to be a fail semiconductor device.

본 발명이 이루고자 하는 기술적 과제는, 테스트의 신뢰도를 높일 수 있는 반도체 소자의 병렬 테스트용 장치 및 병렬 테스트 방법을 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide an apparatus for parallel testing of a semiconductor device and a parallel test method capable of increasing test reliability.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다. Technical problems of the present invention are not limited to the technical problems mentioned above, and other technical problems not mentioned will be clearly understood by those skilled in the art from the following description.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 병렬 테스트용 장치는 다수개의 피시험 반도체 소자들이 블록 단위로 실장되는 소켓, 테스터의 드라이버 신호 채널과 상기 블록 내에 다수개의 피시험 반도체 소자들의 클럭핀들을 병렬로 연결하며, 피시험 반도체 소자의 클럭핀들과 연결된 피시험 반도체 소자의 내부 배선들의 이상 유무에 따라 연결여부가 결정되는 제1 배선을 포함한다.According to an aspect of the present invention, there is provided an apparatus for parallel testing of semiconductor devices, a socket in which a plurality of semiconductor devices under test are mounted in blocks, a driver signal channel of a tester, and a plurality of devices under test. And a first wiring connected to the clock pins of the semiconductor devices in parallel and connected to each other according to an abnormality of internal wirings of the semiconductor device under test connected to the clock pins of the semiconductor device under test.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 병렬 테스트 방법은 테스터의 드라이버 신호 채널과 블록 단위로 실장된 다수개의 피시험 반도체 소자들의 클럭핀들을 병렬로 연결하는 제1 배선을 포함하는 검사용 기판을 제공하는 단계, 테스터의 드라이버 신호 채널과 검사용 기판의 제1 배선을 연결하는 단계, 검사용 기판에 실장된 다수개의 피시험 반도체 소자들의 클럭핀들과 연결된 피시험 반도체 소자의 내부 배선들의 이상 유무를 판단하는 단계, 이상 유무 판단에 따라 제1 배선의 연결여부를 결정하는 단계, 테스터의 입출력 채널을 통해서 출력 신호를 읽고, 피시험 반도체 소자들의 상태를 판단하는 단계를 포함한다.According to an aspect of the present invention, there is provided a parallel test method of a semiconductor device, including: a first wiring connecting a driver signal channel of a tester and clock pins of a plurality of semiconductor devices under test mounted in blocks; Providing a test substrate comprising a; connecting the driver signal channel of the tester and the first wiring of the test substrate, the semiconductor device under test connected with the clock pins of the plurality of semiconductor devices under test mounted on the test substrate Determining whether the internal wirings have an abnormality, determining whether the first wirings are connected according to the abnormality determination, reading an output signal through the input / output channel of the tester, and determining the state of the semiconductor devices under test. do.

본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Other specific details of the invention are included in the detailed description and drawings.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태 로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention and methods for achieving them will be apparent with reference to the embodiments described below in detail with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various different forms, and only the embodiments make the disclosure of the present invention complete, and the general knowledge in the technical field to which the present invention belongs. It is provided to fully convey the scope of the invention to those skilled in the art, and the present invention is defined only by the scope of the claims. Like reference numerals refer to like elements throughout.

도 4는 본 발명의 일 실시예에 따른 테스터의 드라이버 신호 채널(driver signal channel), 입출력 신호 채널(Input/Output signal channel)과 피시험 반도체 소자의 연결상태를 설명하기 위한 블럭도이다.FIG. 4 is a block diagram illustrating a connection state between a driver signal channel, an input / output signal channel, and a semiconductor device under test according to an embodiment of the present invention.

도 4를 참조하면, 테스터에서 병렬로 검사할 수 있는 피시험 반도체 소자(700a, 700b)의 최대 개수는, 핀 일렉트로닉스의 채널(channel)에 의해 결정된다. 그리고 핀 일렉트로닉스는 드라이버 신호 채널(driver signal channel, 652)과 입출력 신호 채널(I/O signal channel, 654a, 654b)이 각각 포함한다. 또한, 스위칭 제어 신호 채널(switching control signal channel)을 포함한다. 다만, 설명의 편의를 위해서 스위칭 제어 신호의 예로서 릴레이 제어 신호 채널(relay control signal channel, 651a, 651b)를 사용한다.Referring to FIG. 4, the maximum number of semiconductor devices under test 700a and 700b that can be inspected in parallel in the tester is determined by channels of pin electronics. The pin electronics includes a driver signal channel 652 and an I / O signal channel 654a and 654b, respectively. It also includes a switching control signal channel. However, for convenience of description, relay control signal channels 651a and 651b are used as examples of the switching control signals.

한편, 병렬식의 전기적 검사 공정에서 드라이버 신호 채널(652)은 피시험 반도체 소자(700a, 700b)의 개수를 늘리기 위해, 프로브 스테이션 내의 검사용 기판내에서 분기 방식으로 피시험 반도체 소자(700a, 700b)와 연결되는 핀(pin)을 서로 공유하게 할 수 있다.In the parallel electrical test process, the driver signal channel 652 is branched within the test substrate in the probe station in order to increase the number of semiconductor devices 700a and 700b under test. ) Can be shared with each other.

도 4에서는 드라이버 신호 채널(152) 은 제 1 배선(810)을 통해서 피시험 반도체 소자1(700a)와 연결되고, 제 1 배선 내의 공유배선(815)를 통해서, 피시험 반 도체 소자2(700b)와 연결된다. 즉, 제 1배선(810)은 공유배선(815)를 포함하고, 상기 공유배선(815)는 피시험 반도체 소자1(700a)에 연결되는 배선은 제1 공유배선(816), 피시험 반도체 소자2(700b)에 연결되는 배선은 제2 공유배선(817)를 포함한다.In FIG. 4, the driver signal channel 152 is connected to the semiconductor device under test 1 700a through the first wiring 810, and the semiconductor device under test 2 700b through the shared wiring 815 in the first wiring. ). That is, the first wiring 810 includes a shared wiring 815, and the wiring connected to the semiconductor device under test 1 700a includes the first shared wiring 816 and the semiconductor device under test. The wiring connected to the second 700b includes the second shared wiring 817.

따라서, 1 개의 드라이버 신호 채널(652)이 2개 이상의 피시험 반도체 소자의 어드레스 핀(address pin) 혹은 제어 핀(control pin)을 제어할 수 있다.Accordingly, one driver signal channel 652 may control address pins or control pins of two or more semiconductor devices under test.

본 발명은 드라이버 신호 채널(652)와 피시험 반도체 소자 1, 2(700a, 700b)의 연결을 제어하기 위해 제 1, 2 공유 배선(816, 817)에 스위칭부를 더 포함한다. The present invention further includes a switching unit in the first and second shared wirings 816 and 817 to control the connection between the driver signal channel 652 and the semiconductor devices 1 and 2 700a and 700b under test.

상기 스위칭부는 핀 일렉트로닉스 내부의 스위칭 제어 신호 채널(651a, 651b)과 연결되고, 스위칭 제어 신호는 제 2 배선(805a, 805b)를 통해서 스위칭부에 제공된다.The switching unit is connected to the switching control signal channels 651a and 651b in the pin electronics, and the switching control signal is provided to the switching unit through the second wirings 805a and 805b.

상기 스위칭부는 상기 제 1, 2 공유 배선(816, 817) 상에 형성되며, 스위칭 역할을 할 수 있는 장치는 무엇이든 가능하다. 즉 릴레이, 퓨즈 등이 가능하고, 바람직하게는 릴레이(Ry1, Ry2, Ry3, Ry4)를 사용한다. The switching unit is formed on the first and second shared lines 816 and 817, and any device capable of acting as a switching can be used. That is, a relay, a fuse, etc. can be used, Preferably, relays Ry1, Ry2, Ry3, Ry4 are used.

실시예로서 4핀을 구비한 릴레이를 사용하였으며, 마츠시타 전기(Matsushita Electric Works, Ltd.)에서 생산하는 제품번호 NF4EB-4M을 사용하였다. 제품번호의 전반부의 4는 4핀연결(4 Form C) 구조를, EB는 표준(standard)을 의미하고, 후반부의 4M은 기능 타입(MBB function)을 의미한다. 스위칭 제어 신호는 스위칭 제어 신호 채널(651a, 651b)과 제 2 배선(805a, 805b)을 통해서 릴레이(Ry1, Ry2, Ry3, Ry4)에 제공되고, 릴레이의 NC(Normal Close)-COM 연결, NO(Normal Open)-COM 연결 을 제어한다.As an example, a relay having 4 pins was used, and a product number NF4EB-4M produced by Matsushita Electric Works, Ltd. was used. The first 4 of the part number represents the 4-pin C (4 Form C) structure, the EB stands for standard, and the second 4M stands for the MBB function. The switching control signal is provided to the relays Ry1, Ry2, Ry3, Ry4 through the switching control signal channels 651a and 651b and the second wirings 805a and 805b, and the NC (Normal Close) -COM connection of the relay, NO (Normal Open) Controls COM connection.

스위칭 제어 신호의 일 실시예로서, 릴레이 제어 신호(relay control signal)는 테스터에서 자체적으로 제공하는 신호이다. 실시예로서 테스터 기기마다 다른 명칭을 사용하나 CW 신호 또는 SW 신호를 사용한다.As one embodiment of the switching control signal, the relay control signal is a signal provided by the tester itself. As an example, a different name is used for each tester, but a CW signal or a SW signal is used.

CW 신호는 일반적인 사용 전압(예로서는 5V)보다 높은 전압(예로서는 15V)의 기능 검사를 할 때 사용되는 릴레이를 동작시키기 위한 신호이다.The CW signal is a signal for operating a relay used when performing a function check of a voltage higher than a general use voltage (e.g., 5V) (e.g., 15V).

따라서, 스위칭 제어 신호를 제공하기 위한 별도의 채널을 제작할 필요가 없으므로, 새로운 채널을 만들기 위한 비용을 줄일 수 있다. 물론, 스위칭 제어 신호를 제공하기 위한 별도의 채널을 제작하여도 무방하다. 스위칭 제어 신호 채널(651a, 651b)는 각각의 피시험 반도체 소자(700a, 700b)에 연결되므로, 연결을 끊고자 하는 배선만을 선택적으로 끊을 수 있다.Therefore, it is not necessary to manufacture a separate channel for providing a switching control signal, it is possible to reduce the cost for creating a new channel. Of course, a separate channel for providing a switching control signal may be manufactured. Since the switching control signal channels 651a and 651b are connected to the respective semiconductor devices under test 700a and 700b, only the wirings to be disconnected can be selectively disconnected.

만약 피시험 반도체2(700b)과 연결된 드라이버 신호 채널(652)를 절연하고자 하면, 스위칭 제어 신호 채널(651b)로부터 스위칭 제어 신호를 받아서 릴레이(Ry3, Ry4)를 작동시켜 연결을 끊을 수 있다.If the driver signal channel 652 connected to the semiconductor under test 2700b is to be insulated, the relay control signal Ry3 and Ry4 may be disconnected by receiving the switching control signal from the switching control signal channel 651b.

입출력 신호 채널(654a, 654b)은 피시험 반도체 소자(700a, 700b)인 디램으로부터 데이터를 읽어들여 테스터내의 기대치 패턴(expected pattern)과 비교할 때 데이터가 유일(unique)해야 한다. 따라서 드라이버 신호 채널(652)과 같이 검사용 기판에서 분기 방식으로 피시험 반도체 소자(700a, 700b)와 연결되는 입출력 데이터 핀(DQ)을 공유하는 것이 불가능하다. 즉, 하나의 입출력 신호 채널(654a, 654b)이 두 개 이상의 피시험 반도체 소자(700a, 700b)의 데이터 핀(DQ)과 동시에 연결 되는 것이 불가능하다.The input / output signal channels 654a and 654b should be unique when reading data from a DRAM as the semiconductor device under test 700a and 700b and comparing it with an expected pattern in the tester. Therefore, it is impossible to share the input / output data pins DQ connected to the semiconductor devices under test 700a and 700b in a branching manner in the test substrate like the driver signal channel 652. That is, it is impossible for one input / output signal channel 654a and 654b to be simultaneously connected to the data pins DQ of two or more semiconductor devices under test 700a and 700b.

이러한 이유로 테스터의 핀 일렉트로닉스에 존재하는 입출력 신호 채널(754a, 754b) 개수는 그 테스터에서 병렬로 검사할 수 있는 최대 피시험 반도체 소자(700a, 700b)의 개수를 결정하게 된다. For this reason, the number of input / output signal channels 754a and 754b in the pin electronics of the tester determines the maximum number of semiconductor devices 700a and 700b to be tested in parallel in the tester.

일 예로 피시험 반도체 소자(700a, 700b)의 데이터 핀(DQ)의 개수가 16개인 경우, 데이터 핀(DQ)이 8개인 다른 종류의 피시험 반도체 소자보다 테스터에서 병렬로 검사할 수 있는 최대 피시험 반도체 소자의 개수는 절반으로 줄어들게 된다.As an example, when the number of data pins DQ of the semiconductor devices under test 700a and 700b is 16, the maximum number of test pieces that can be inspected in parallel in the tester than other types of semiconductor devices under test with eight data pins DQ is included. The number of test semiconductor devices will be cut in half.

결과적으로 테스터당 최대 병렬검사 가능한 피시험 반도체 소자의 개수는, 핀 일렉트롤닉스에 있는 입출력 신호채널의 개수를, 피시험 반도체 소자의 데이터 핀(DQ)의 개수로 나눈 값이 되는 것이다.As a result, the maximum number of semiconductor devices under test per tester is obtained by dividing the number of input / output signal channels in the pin electronics by the number of data pins DQ of the semiconductor device under test.

도 5을 참조하면, 상술한 입출력 신호 채널(I/O signal channel)이 갖는 제한 사항 때문에, 프로브 스테이션 내의 검사용 기판은 피시험 반도체 소자의 데이터 핀(DQ)과 입출력 신호 채널을 1:1로 대응하도록 연결된 구성(configuration)을 갖는다(S910). 상기 검사용 기판을 사용하여 테스터와 피시험 반도체 소자를 연결하여 검사를 시작한다(S920).Referring to FIG. 5, due to the limitations of the above-described I / O signal channel, the inspection substrate in the probe station may have a 1: 1 ratio between the data pin DQ and the I / O signal channel of the semiconductor device under test. The configuration is connected to correspond (S910). The test is started by connecting the tester and the semiconductor device under test using the test substrate (S920).

먼저 각 반도체 소자의 핀 상태를 검사한다(S930). 각 반도체 소자 중 한 개의 피시험 반도체 소자(300)의 핀이 내부적으로 저항이 매우 낮거나, 그라운드에 연결되어 있는 등 문제가 있는 경우, 나머지 3개의 피시험 반도체 소자에도 영향을 미칠 수 있다. 이러한 경우, 문제가 있는 한 개의 피시험 반도체 소자에 많은 드라이버 신호가 집중되므로 나머지 피시험 반도체 소자에는 드라이버 신호가 입력되지 않으므로 정상(good) 반도체 소자도 불량(fail) 반도체 소자로 판명될 수 있기 때문이다.First, the pin state of each semiconductor device is inspected (S930). If a pin of one semiconductor device 300 of each semiconductor device has a low internal resistance or is connected to the ground, it may affect the other three semiconductor devices under test. In this case, since a large number of driver signals are concentrated in one problematic semiconductor device, since no driver signal is input to the remaining semiconductor device under test, a good semiconductor device may turn out to be a fail semiconductor device. to be.

각 반도체 소자의 핀 상태를 검사하는 방법은 당업자가 생각할 수 있는 다양한 방법이 모두 가능하나, 실시예로서 이하를 제시한다.The method for inspecting the pin state of each semiconductor element can be any of various methods conceivable by those skilled in the art, but the following are presented as examples.

일반적으로 반도체 소자는 내부적으로 5V 내외의 전압으로 동작하게 설계되어 있으나, 여러 원인으로 인해 그 이상의 높은 전압에 노출되는 경우가 발생한다. 반도체 소자를 손으로 다룰 때 사람의 몸에서 발생되는 2000V 이상의 정전기가 반도체 소자 내부로 흘러 들어가는 것이 그 예이다. 이 경우 반도체 소자는 게이트 절연막이 파괴되거나, 정션 스파이킹(junction spiking) 현상등이 발생하여 반도체 소자를 완전히 파괴하거나, 미세하게 손상을 받아 신뢰성에 심각한 영향을 준다.In general, semiconductor devices are designed to operate at a voltage of about 5V internally, but they are exposed to higher voltages due to various causes. For example, when handling a semiconductor device by hand, static electricity of 2000V or more generated by a human body flows into the semiconductor device. In this case, the semiconductor device may be destroyed, the junction spiking phenomenon may occur, or the like, and the semiconductor device may be completely destroyed or finely damaged to seriously affect reliability.

이를 방지하기 위해 도6과 같은 정전기 방지용 회로를 입력단 앞에 구성한다. 입력단에 높은 전압이 들어올 경우, A 노드의 필드 트랜지스터가 턴온(turn on)되어 Vss로 전류 패스(current path)를 만들어 주고, 한편 B 노드에서는 전압강하 및 정션 브레이크다운(junction breakdown)을 일으켜 역시 전류를 기판으로 빠지게 하고, 마지막으로 C 노드의 NMOS가 펀치스루(punchthrough)를 일으켜 Vss로 전류가 빠져 최종적으로 입력단의 게이트(D)에는 높은 전압이 거의 인가되지 않도록 막아주는 역할을 한다. 이러한 회로를 보호 회로(protection circuit)라고 한다. 본 발명에서는 이러한 보호 회로가 정상적으로 작동하는지 검사하여, 핀이 내 부적으로 그라운드에 연결되어 있는지 등을 검사한다.To prevent this, an antistatic circuit as shown in FIG. 6 is configured in front of the input terminal. When a high voltage is applied to the input, the field transistor at node A is turned on, creating a current path to Vss, while at node B, a voltage drop and junction breakdown cause a current. Finally, the NMOS of the C node causes punchthrough, and the current flows to Vss, thereby preventing the high voltage from being applied to the gate D of the input terminal. Such a circuit is called a protection circuit. In the present invention, by checking whether the protection circuit is operating normally, whether the pin is internally connected to the ground and the like.

핀의 이상 여부를 판단하여(S940), 핀의 이상이 없으면 기능 검사시 검사용 기판과 입출력 신호 채널을 통해서 반도체 소자의 데어터 핀(DQ)으로부터 나오는 출력 신호를 읽을 때에 데이터 전부를 한번에 읽는다 (S950). 이것은 유일(unique)한 데이터를 읽어서 테스터에서 기대치 패턴과 비교하기 위함이다. If there is no abnormality of the pin (S940), and if there is no abnormality of the pin, all data is read at once when the output signal from the data pin (DQ) of the semiconductor element is read through the inspection board and the input / output signal channel (S950). ). This is to read the unique data and compare it to the expected pattern in the tester.

통상 피시험 반도체 소자의 데이터 핀이 8개의 바이트(byte) 단위로 2개로 합쳐져 이루어진 16개의 워드(word)인 경우, 16개의 데이터를 한번에 읽어서 테스터에서 기대치 패턴과 비교하게 된다. 그 결과 기대치 패턴과 일치할 경우 정상(good) 반도체 소자, 그렇지 않으면 불량(fail) 반도체 소자로 판단한다(S960).In general, when the data pins of the semiconductor device under test are 16 words formed by combining two units of eight bytes, 16 data are read at a time and compared with expected patterns in the tester. As a result, if it matches the expected pattern, it is determined that the semiconductor device is a good semiconductor device or a fail semiconductor device (S960).

만약, 피시험 반도체 소자1(700a)의 핀 중 하나에 이상이 있으면 제1 공유배선(816)만을 차단한다(S590). 스위칭 제어 신호가 스위칭 제어 신호 채널(651a)을 통해서 릴레이(Ry1, Ry2)에 제공된다. 그러면, 상기 릴레이(Ry1, Ry2)가 작동하여 NC(Normal Close)-COM 연결에서 NO(Normal Open)-COM연결로 바뀜으로써 제1 공유배선(816)이 전기적으로 절연된다. If one of the pins of the semiconductor device 1 700a under test has an error, only the first shared wiring 816 is blocked (S590). The switching control signal is provided to the relays Ry1 and Ry2 through the switching control signal channel 651a. Then, the relays Ry1 and Ry2 operate to switch from the NC (normal close) -COM connection to the NO (normal open) -COM connection to electrically insulate the first shared wiring 816.

따라서, 드라이버 신호 채널(652)을 통해서 공유되는 피시험 반도체 소자 1,2(700a, 700b)를 공통으로 제어하더라도, 핀의 이상이 없는 피시험 반도체 소자2(700b)에만 드라이버 신호가 제공된다.Therefore, even though the semiconductor devices 1 and 2 (700a and 700b) shared through the driver signal channel 652 are controlled in common, the driver signal is provided only to the semiconductor device 2 (700b) without pin abnormalities.

한번에 병렬로 검사할 수 있는 피시험 반도체 소자의 개수가 4개라고 하면, 그 중 한 개의 피시험 반도체 소자의 핀이 내부적으로 저항이 매우 낮거나, 그라운드에 연결되어 있는 등 문제가 있는 경우라도, 핀에 이상이 있는 하나의 피시험 반 도체 소자로 인해 다른 3개의 정상적인 피시험 반도체 소자가 불량(fail) 반도체 소자로 판명될 수 있는 위험을 극복할 수 있다.If the number of semiconductor devices under test that can be inspected in parallel at the same time is four, even if a pin of one of the semiconductor devices under test has a low internal resistance or is connected to ground, One semiconductor device under test with an abnormal pin can overcome the risk that the other three normal devices under test can turn out to be fail semiconductor devices.

드라이버 신호 전달이 차단된 반도체 소자는 불량(fail)으로 판단하고(S980), 나머지 반도체 소자는 일반적인 기능 검사를 통해서 정상(good)인지 불량(fail)여부를 판단한다(S960).The semiconductor device in which the driver signal transmission is blocked is determined to be a failure (S980), and the remaining semiconductor devices are determined to be good or fail through a general function test (S960).

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. Although embodiments of the present invention have been described above with reference to the accompanying drawings, those skilled in the art to which the present invention pertains may implement the present invention in other specific forms without changing the technical spirit or essential features thereof. I can understand that. Therefore, it should be understood that the embodiments described above are exemplary in all respects and not restrictive.

상기한 바와 같은 반도체 소자의 병렬 테스트용 장치 및 병렬 테스트 방법에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다. According to the apparatus for parallel testing of a semiconductor device and the parallel test method as described above, there are one or more of the following effects.

본 발명은 한 개의 피시험 반도체 소자의 핀이 내부적으로 저항이 매우 낮거나 그라운드에 연결되어 있는 등 문제가 있는 경우라도, 핀에 이상이 있는 하나의 피시험 반도체 소자로 인해 다른 정상적인 피시험 반도체 소자가 불량(fail) 반도체 소자로 판명될 수 있는 위험을 극복할 수 있다. 또한, 테스터의 신뢰도를 높일 수 있다.According to the present invention, even if a pin of one semiconductor device under test has a problem such as internally having a very low resistance or connected to the ground, the semiconductor device under test is different from the other semiconductor device under test due to one semiconductor device under test. It can overcome the risk that can turn out to be a fail semiconductor device. In addition, it is possible to increase the reliability of the tester.

Claims

A socket in which a plurality of semiconductor devices under test are mounted in block units;

The driver signal channel of the tester and the clock pins of the plurality of semiconductor devices under test are connected in parallel, and connection is made depending on whether there is an abnormality in the internal wirings of the semiconductor device under test connected with the clock pins of the semiconductor device under test. An apparatus for parallel testing of a semiconductor device comprising a first wiring determined.

The apparatus of claim 1, wherein the first wiring further comprises a switching unit for determining whether to connect the semiconductor device.

The apparatus of claim 2, wherein the switching unit is a relay or a fuse.

The apparatus of claim 2, further comprising a second wiring electrically connecting the switching unit and the switching control signal channel of the tester.

The apparatus of claim 2, wherein the switching unit is controlled by a switching control signal provided by a tester.

The probe station of claim 1, further comprising a substrate for parallel testing of the semiconductor device.

(a) providing a test substrate including a first signal line connecting the driver signal channel of the tester and the clock pins of the plurality of semiconductor devices under test to be mounted in blocks;

(b) connecting the driver signal channel of the tester to the first wiring of the test substrate;

(c) determining an abnormality of internal wirings of the semiconductor device under test connected to clock pins of the plurality of semiconductor devices under test, mounted on the test substrate;

(d) determining whether the first wiring is connected according to the determination of step (c);

(e) reading an output signal through an input / output channel of a tester, and determining the states of the semiconductor devices under test.

7. The method of claim 6, wherein the step (d) is a step of connecting the first wiring when there is an error in the internal wirings of the semiconductor device under test, and connecting the first wiring when there is no error. Parallel test method for semiconductor devices.

8. The method of claim 7, wherein step (d) is controlled by a switching control signal provided by a tester.