KR20050027381A - Method of forming recess channel of transistor - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로써, 더 구체적으로 리세스된 채널을 갖는 트랜지스터의 리세스 채널을 형성하는 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of forming a recess channel of a transistor having a recessed channel.
반도체 소자의 고집적화에 따라 트랜지스터의 2차원적 크기가 줄어들고 있는 추세이다. 트랜지스터의 채널 길이 및 채널 폭의 축소는 몇가지 문제점을 유발하는데 나노 스케일의 트랜지스터에서 디바이스 상의 문제점은 더욱 더 극심해진다.As the semiconductor devices are highly integrated, the two-dimensional size of transistors is decreasing. Reduction of the channel length and channel width of the transistor introduces several problems, and the problem on the device becomes even more severe for nanoscale transistors.
채널의 길이가 줄어들면 문턱전압이 낮아져 전류 응답 속도가 빨라지는 이점이 있지만, 펀치쓰루의 발생, 표면 펀치쓰루 및 낮은 문턱전압에 의한 누설전류의 증가와, 써브 쓰레숄드 스윙이 열화 등 단채널 효과의 영향이 심화되어 트랜지스터의 스위칭 특성이 열화된다. 이를 극복하기 위하여 최근에는 기판을 리세스시킴으로써 2차원적 크기를 증가시키기 않고 채널 길이를 증가시키는 리세스 채널을 갖는 트랜지스터가 제안되고 있다. 리세스 채널을 갖는 트랜지스터(이하 '리세스 채널 트랜지스터')는 트랜지스터의 채널이 형성되는 부분의 기판을 소정 깊이만큼 식각하고, 리세스 영역 상에 게이트 전극을 형성함으로써 리세스 영역의 표면 굴곡을 따라 트랜지스터의 채널이 형성되도록 한 것이다. 이 구조는 채널 전류의 경로가 게이트 전극의 폭 보다 길기 때문에 게이트 선폭이 미세화되더라도 리세스 영역의 깊이를 조절함으로써 단채널 효과의 발생을 억제할 수 있다.The shorter the channel, the lower the threshold voltage, the faster the current response speed.However, short channel effects such as the occurrence of punch-through, the increase of leakage current due to surface punch-through and low threshold voltage, and deterioration of the sub-threshold swing. The influence of the is worsened and the switching characteristics of the transistor are deteriorated. In order to overcome this, recently, a transistor having a recess channel that increases a channel length without increasing a two-dimensional size by recessing a substrate has been proposed. A transistor having a recess channel (hereinafter referred to as a "recess channel transistor") etches the substrate of the portion where the channel of the transistor is formed by a predetermined depth, and forms a gate electrode on the recess region to follow the surface curve of the recess region. The channel of the transistor is formed. In this structure, since the path of the channel current is longer than the width of the gate electrode, the short channel effect can be suppressed by adjusting the depth of the recess region even when the gate line width is miniaturized.
도 1a 내지 도 1d는 종래의 리세스 채널 형성 방법을 설명하기 위한 공정 단면도들이다.1A to 1D are cross-sectional views illustrating a conventional method of forming a recess channel.
도 1a를 참조하면, 기판(10) 상에 적층된 버퍼 산화막 패턴(12) 및 제1 하드마스크 패턴(14)을 형성한다. 상기 제1 하드마스크 패턴(14)을 식각마스크로 사용하여 상기 기판(10)의 일부분을 식각하여 트렌치를 형성하고, 상기 트렌치에 절연막을 채워 소자분리막(16)을 형성한다. 상기 소자분리막(16)은 활성영역(18)을 한정한다.Referring to FIG. 1A, a buffer oxide layer pattern 12 and a first hard mask pattern 14 stacked on the substrate 10 are formed. A portion of the substrate 10 is etched using the first hard mask pattern 14 as an etch mask to form a trench, and an isolation layer 16 is formed by filling an insulating layer in the trench. The isolation layer 16 defines an active region 18.
도 1b를 참조하면, 상기 제1 하드마스크 패턴(14) 및 상기 버퍼 산화막(12)을 제거하고, 상기 기판(10)의 전면에 상기 활성영역(18)의 일부분을 노출시키는 오프닝(22)을 갖는 제2 하드마스크 패턴(20)을 형성한다. 상기 오프닝(22)은 상기 활성영역(18)에서 채널이 형성되는 영역을 노출시킨다.Referring to FIG. 1B, an opening 22 is formed to remove the first hard mask pattern 14 and the buffer oxide layer 12 and expose a portion of the active region 18 on the front surface of the substrate 10. The second hard mask pattern 20 having the same is formed. The opening 22 exposes a region in which the channel is formed in the active region 18.
도 1c를 참조하면, 상기 제2 하드마스크 패턴(20)을 식각마스크로 사용하여 상기 노출된 기판(10)의 일부분을 식각하여 리세스 영역(24)을 형성하고, 상기 제2 하드마스크 패턴(20)을 제거한다.Referring to FIG. 1C, a portion of the exposed substrate 10 is etched using the second hard mask pattern 20 as an etch mask to form a recess region 24, and the second hard mask pattern ( 20) Remove.
도 1d를 참조하면, 상기 활성영역(18) 상에 게이트 절연막(26)을 형성하고, 상기 게이트 절연막(26) 상에 게이트 도전막을 형성한다. 상기 게이트 도전막을 패터닝하여 상기 활성영역(18) 상에 게이트 전극(28)을 형성한다. 상기 게이트 전극(28)이 형성된 영역 이외의 상기 게이트 절연막(26)은 이후 세정공정 등에서 제거될 수 있다. 계속해서, 상기 게이트 전극(28)의 양측의 활성영역 내에 불순물을 주입하여 소오스 영역(30s) 및 드레인 영역(30d)을 형성한다.Referring to FIG. 1D, a gate insulating layer 26 is formed on the active region 18, and a gate conductive layer is formed on the gate insulating layer 26. The gate conductive layer is patterned to form a gate electrode 28 on the active region 18. The gate insulating layer 26 other than the region where the gate electrode 28 is formed may be removed in a subsequent cleaning process or the like. Subsequently, impurities are implanted into active regions on both sides of the gate electrode 28 to form a source region 30s and a drain region 30d.
이상과 같이, 상기 게이트 전극(28) 하부의 리세스 영역(24)에 의해 상기 게이트 전극(28)의 하부면은 상기 기판(10)을 향해 돌출된 형태로 굴곡을 가지고, 상기 리세스 영역(24)의 표면 굴곡에 따라 트랜지스터 채널의 경로가 길어질 수 있다. 그러나, 이 같은 종래기술에 따르면, 상기 소자분리막(16)을 형성하기 위한 제1 하드마스크 패턴(14)과 상기 리세스 영역(24)을 형성하기 위한 제2 하드마스크 패턴(20)을 형성하는 공정이 필요하다.As described above, the bottom surface of the gate electrode 28 is bent in a form protruding toward the substrate 10 by the recess region 24 below the gate electrode 28, and the recess region ( According to the surface curvature of 24, the path of the transistor channel may be long. However, according to the related art, the first hard mask pattern 14 for forming the device isolation layer 16 and the second hard mask pattern 20 for forming the recess region 24 are formed. The process is necessary.
본 발명이 이루고자 하는 기술적 과제는 리세스 채널 트랜지스터를 제조함에 있어서 공정을 단순화시키고 제조 시간을 단축시킬 수 있는 방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method for simplifying a process and shortening a manufacturing time in manufacturing a recess channel transistor.
본 발명이 이루고자 하는 다른 기술적 과제는 단일 하드마스크 패턴을 사용하여 소자분리막 및 리세스 영역을 형성하는 방법을 제공하는데 있다.Another object of the present invention is to provide a method of forming an isolation layer and a recess region using a single hard mask pattern.
상기 기술적 과제들을 달성하기 위하여 본 발명은 소자분리막을 형성하기 위한 하드마스크 패턴을 사용하여 리세스 영역을 형성하는 방법을 제공한다. 이 방법은 기판에 활성영역 및 소자분리 영역을 정의하고, 상기 활성영역을 덮는 하드마스크 패턴을 형성하는 것을 포함한다. 상기 하드마스크 패턴을 식각마스크로 사용하여 상기 소자분리 영역의 기판을 식각하여 트렌치를 형성한다. 상기 트렌치 내에 절연막을 채워 소자분리막을 형성한다. 상기 하드마스크 패턴을 패터닝하여 상기 활성영역의 기판 일부분을 노출시킨다. 상기 노출된 기판을 식각하여 상기 활성영역에 리세스 영역을 형성한다.In order to achieve the above technical problem, the present invention provides a method of forming a recess region using a hard mask pattern for forming an isolation layer. The method includes defining an active region and a device isolation region in a substrate, and forming a hard mask pattern covering the active region. A trench is formed by etching the substrate of the device isolation region by using the hard mask pattern as an etching mask. An isolation layer is formed in the trench to form an isolation layer. The hard mask pattern is patterned to expose a portion of the substrate of the active region. The exposed substrate is etched to form a recessed region in the active region.
이에 더하여, 상기 리세스 영역을 형성한 후 상기 하드마스크 패턴을 제거하고, 상기 리세스 영역을 포함하는 상기 활성영역의 상부를 가로지르는 게이트 전극을 형성하여 리세스 채널을 갖는 트랜지스터를 제조 할 수도 있다. 상기 게이트 전극을 형성하기 전에 상기 리세스 영역에 불순물을 주입하여 채널 확산층을 더 형성할 수도 있다.In addition, a transistor having a recess channel may be manufactured by removing the hard mask pattern after forming the recess region and forming a gate electrode that crosses an upper portion of the active region including the recess region. . Prior to forming the gate electrode, an impurity may be injected into the recess region to further form a channel diffusion layer.
구체적으로 상기 소자분리막은 상기 기판의 전면에 상기 트렌치를 채우는 절연막을 형성하고 화학적기계적 연마공정을 이용하여 상기 절연막을 평탄화하여 상기 하드마스크 패턴을 노출키는 과정으로 형성할 수 있다. 상기 리세스 영역은 상기 소자분리막 및 하드마스크 패턴을 갖는 기판 상에 상기 활성영역의 상부를 가로지르는 오프닝을 갖는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 하드마스크 패턴을 식각하여 기판을 노출시킨 후 상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 노출된 기판을 식각하는 과정을 통해 형성할 수 있다. 이 때, 상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 하드마스크 패턴을 식각하여 기판을 노출시킨 후 상기 포토레지스트 패턴을 제거하고, 상기 하드마스크 패턴 및 상기 소자분리막을 식각마스크로 사용하여 상기 노출된 기판을 식각함으로써 리세스 영역을 형성할 수도 있다. 상기 하드마스크 패턴은 상기 리세스 영역을 형성한 후 제거할 수 있고, 상기 기판에 열산화공정을 적용하여 희생산화막을 형성하고, 상기 희생산화막을 제거함으로써 리세스 영역을 형성하는 동안 발생한 기판의 결함을 치유할 수도 있다. 상기 희생산화막을 제거할 때 상기 소자분리막 상부의 일부를 함께 제거함으로써, 소자분리막 상부를 평탄화시킬 수도 있다.In more detail, the device isolation layer may be formed by forming an insulating layer filling the trench on the entire surface of the substrate and exposing the hard mask pattern by planarizing the insulating layer using a chemical mechanical polishing process. The recess region forms a photoresist pattern having an opening crossing the upper portion of the active region on the substrate having the device isolation layer and the hard mask pattern, and uses the photoresist pattern as an etch mask to use the hard mask pattern. After etching to expose the substrate may be formed through the process of etching the exposed substrate using the photoresist pattern as an etching mask. At this time, the substrate is exposed by etching the hard mask pattern using the photoresist pattern as an etching mask, the photoresist pattern is removed, and the exposed portion is exposed using the hard mask pattern and the device isolation layer as an etching mask. The recess region may be formed by etching the substrate. The hard mask pattern may be removed after the recess region is formed, and a defect of the substrate generated during the formation of the recess region by forming a sacrificial oxide layer by applying a thermal oxidation process to the substrate and removing the sacrificial oxide layer is performed. You can also heal. When the sacrificial oxide film is removed, the upper portion of the device isolation film may be removed to planarize the device isolation film.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the spirit of the present invention to those skilled in the art will fully convey. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. In addition, where a layer is said to be "on" another layer or substrate, it may be formed directly on the other layer or substrate, or a third layer may be interposed therebetween. Portions denoted by like reference numerals denote like elements throughout the specification.
도 2a 내지 도 6a는 본 발명의 바람직한 실시예에 따른 트랜지스터의 리세스 채널 형성 방법을 나타낸 평면도들이다.2A through 6A are plan views illustrating a method of forming a recess channel of a transistor according to an exemplary embodiment of the present invention.
도 2b 내지 도 6b는 각각 도 2a 내지 도 6a의 I-I에 따라 취해진 단면도들이다.2B-6B are cross-sectional views taken along I-I of FIGS. 2A-6A, respectively.
도 2a 및 2b를 참조하면, 기판(50)에 소자분리 영역 및 활성영역을 정의한다. 상기 활성영역 상에 하드마스크 패턴(52)을 형성한다. 상기 하드마스크 패턴(52)은 버퍼 산화막 및 하드마스크막이 적층된 것이거나, 버퍼산화막, 하드마스크막 및 캡 산화막이 적층된 것이거나, 최상부에 포토레지스트막이 형성된 것일 수도 있다.2A and 2B, an isolation region and an active region are defined in the substrate 50. A hard mask pattern 52 is formed on the active region. The hard mask pattern 52 may be a stack of a buffer oxide film and a hard mask film, a stack of a buffer oxide film, a hard mask film and a cap oxide film, or a photoresist film formed on the top.
도 3a 및 3b를 참조하면, 상기 하드마스크 패턴(52)을 식각마스크로 사용하여 상기 소자분리영역의 기판(50)을 일부분 식각하여 트렌치를 형성하고, 상기 트렌치를 채우는 절연막을 상기 기판(50)의 전면에 형성한다. 상기 절연막을 리세스시켜 상기 트렌치 내에 채워진 소자분리막(54)을 형성한다.Referring to FIGS. 3A and 3B, a trench is formed by partially etching the substrate 50 of the device isolation region using the hard mask pattern 52 as an etch mask, and an insulating layer filling the trench is formed on the substrate 50. Form on the front of the. The insulating layer is recessed to form an isolation layer 54 filled in the trench.
도 4a 및 4b를 참조하면, 상기 하드마스크 패턴(52) 및 상기 소자분리막(54)을 포함하는 기판 상에 상기 활성영역의 상부를 가로지르는 오프닝(58)을 갖는 포토레지스트 패턴(56)을 형성한다. 상기 포토레지스트 패턴(56)을 식각마스크로 사용하여 상기 하드마스크 패턴(52)을 식각하여 상기 활성영역의 일부분을 노출시킨다.4A and 4B, a photoresist pattern 56 having an opening 58 crossing the upper portion of the active region is formed on a substrate including the hard mask pattern 52 and the device isolation layer 54. do. The hard mask pattern 52 is etched using the photoresist pattern 56 as an etch mask to expose a portion of the active region.
도 5a 및 5b를 참조하면, 상기 포토레지스트 패턴(56)을 제거하고, 상기 하드마스크 패턴(52) 및 상기 소자분리막(54)을 식각마스크로 사용하여 상기 노출된 기판을 일부분 식각하여 리세스 영역(60)을 형성한다. 일반적인 디램 셀 레이아웃에 따르면, 상기 리세스 영역(60)은 상기 활성영역을 가로질러 상기 활성영역은 3 영역으로 구분된다.Referring to FIGS. 5A and 5B, the photoresist pattern 56 is removed, and the exposed substrate is partially etched using the hard mask pattern 52 and the device isolation layer 54 as an etch mask to form a recess region. Form 60. According to a general DRAM cell layout, the recess region 60 is divided into three regions across the active region.
이와 다른 방법으로, 상기 포토레지스트 패턴(56)을 제거하지 않고 상기 포토레지스트 패턴(56)을 식각마스크로 사용하여 상기 하드마스크 패턴(52) 및 상기 기판(50)을 연속적으로 패터닝하여 상기 리세스 영역(60)을 형성할 수도 있다. 그리고, 상기 포토레지스트 패턴(56)을 제거할 수 있다.Alternatively, the recess is formed by successively patterning the hard mask pattern 52 and the substrate 50 using the photoresist pattern 56 as an etching mask without removing the photoresist pattern 56. Region 60 may also be formed. In addition, the photoresist pattern 56 may be removed.
도 6a 및 6b를 참조하면, 상기 하드마스크 패턴(52)을 제거한다. 상기 소자분리막(54)의 일부분을 리세스 시킬 수도 있다. 상기 하드마스크 패턴(52)을 제거한 후 상기 기판(50)에 열산화공정을 적용하여 상기 활성영역 상에 희생산화막을 형성하고, 상기 희생산화막을 제거한다. 이 과정에서, 상기 리세스 영역(60)을 형성하는 동안 발생한 기판의 결함으로 치유할 수 있다. 또한, 상기 희생산화막을 제거하는 동안 상기 소자분리막(54)의 상부 일부분도 함께 제거하여 활성영역과의 경계에서 소자분리막의 단차가 급격히 변하는 것을 방지할 수도 있다.6A and 6B, the hard mask pattern 52 is removed. A portion of the device isolation layer 54 may be recessed. After removing the hard mask pattern 52, a thermal oxidation process is applied to the substrate 50 to form a sacrificial oxide film on the active region, and the sacrificial oxide film is removed. In this process, the defects of the substrate generated during the formation of the recess region 60 may be cured. In addition, the upper portion of the device isolation layer 54 may also be removed while the sacrificial oxide layer is removed to prevent the step difference of the device isolation layer from changing rapidly at the boundary with the active region.
상기 활성영역 내에 불순물을 주입하여 채널 확산층을 더 형성할 수도 있다. 계속해서, 상기 리세스 영역(60)을 포함한 상기 활성영역 상에 게이트 절연막(62)을 형성하고 상기 게이트 절연막(62) 상에 게이트 도전막을 형성한다. 상기 게이트 도전막을 패터닝하여 상기 활성영역 상부에 게이트 전극(64)을 형성한다. 상기 게이트 전극(64)을 형성한 후 세정공정과 결함치유를 위한 재산화공정에서 상기 게이트 전극(64)이 형성된 영역 이외의 상기 게이트 절연막(62)은 제거될 수도 있다. 상기 게이트 전극(64) 양측의 활성영역 내에 불순물을 주입하여 소오스 영역(66s) 및 드레인 영역(66d)을 형성한다. 통상의 디램 셀 레이아웃에서 상기 게이트 전극(64) 사이의 영역에 공통 드레인 영역이 형성되고, 상기 공통 드레인 영역 양측의 영역에 각각 소오스 영역이 형성된다. 또한, 상기 게이트 전극(64)은 상기 활성영역의 상부를 가로질러 인접한 소자분리막과 중첩된다.An impurity may be injected into the active region to further form a channel diffusion layer. Subsequently, a gate insulating layer 62 is formed on the active region including the recess region 60 and a gate conductive layer is formed on the gate insulating layer 62. The gate conductive layer is patterned to form a gate electrode 64 on the active region. After the gate electrode 64 is formed, the gate insulating layer 62 other than the region where the gate electrode 64 is formed may be removed in the cleaning process and the reoxidation process for the defect healing. Impurities are implanted into the active regions on both sides of the gate electrode 64 to form a source region 66s and a drain region 66d. In a typical DRAM cell layout, a common drain region is formed in a region between the gate electrodes 64, and a source region is formed in regions on both sides of the common drain region. In addition, the gate electrode 64 overlaps the device isolation layer adjacent to an upper portion of the active region.
도시된 것과 같이, 상기 게이트 전극(64)은 상기 활성영역의 리세스 영역 상에 위치한다. 따라서, 게이트 전극(64)의 하부면은 상기 리세스 영역(60)의 표면 굴곡을 따라 상기 기판(50)을 향해 돌출되고, 상기 리세스 영역(60)의 표면 굴곡을 따라 트랜지스터의 채널이 형성된다. 따라서, 상기 게이트 전극(64)의 폭이 사진공정에서 정의할 수 있는 최소 선폭일 때 평판 채널을 갖는 트랜지스터에서 단채널 효과가 극심해지더라도, 리세스 영역(60)을 더 깊게 형성함으로써 소오스 영역과 드레인 영역 사이의 경로가 길어져 단채널 효과의 심화를 억제할 수 있다.As shown, the gate electrode 64 is located on the recessed region of the active region. Accordingly, the lower surface of the gate electrode 64 protrudes toward the substrate 50 along the surface curvature of the recess region 60, and the channel of the transistor is formed along the surface curvature of the recess region 60. do. Therefore, even when the short channel effect is severe in the transistor having the flat panel channel when the width of the gate electrode 64 is the minimum line width that can be defined in the photolithography process, the recess region 60 is formed deeper to form the source region and the source region. The path between the drain regions is long, and the deepening of the short channel effect can be suppressed.
상술한 것과 같이 본 발명에 따르면, 소자분리막을 형성하기 위한 하드마스크 패턴을 제거하지 않고 상기 하드마스크 패턴의 일부분을 제거함으로써 트랜지스터의 채널이 형성될 영역을 노출시켜 식각함으로써 리세스 영역을 형성한다. 따라서, 하드마스크 패턴을 제거하고 세정한 후 다시 후속의 하드마스크막을 형성하고 패터닝하는 과정을 반복하지 않고 공정의 단계 및 공정 시간을 절감할 수 있다.As described above, according to the present invention, a recess region is formed by exposing and etching a region where a channel of a transistor is to be formed by removing a portion of the hard mask pattern without removing the hard mask pattern for forming the device isolation layer. Therefore, the steps and the process time of the process can be saved without repeating the process of forming and patterning the subsequent hard mask film after removing and cleaning the hard mask pattern.
더 나아가서, 기판 상에 물질막을 형성하고 제거하는 단계가 줄어들기 때문에 기판의 오염 및 불필요한 물질의 잔류 등을 방지하여 수율 및 성능을 향상시킬 수 있다.Furthermore, since the step of forming and removing the material film on the substrate is reduced, it is possible to improve the yield and performance by preventing contamination of the substrate and remaining of unnecessary materials.
도 1a 내지 도 1d는 종래의 리세스 채널 형성 방법을 설명하기 위한 공정 단면도들이다.1A to 1D are cross-sectional views illustrating a conventional method of forming a recess channel.
도 2a 내지 도 6a는 본 발명의 바람직한 실시예에 따른 트랜지스터의 리세스 채널 형성 방법을 나타낸 평면도들이다.2A through 6A are plan views illustrating a method of forming a recess channel of a transistor according to an exemplary embodiment of the present invention.
도 2b 내지 도 6b는 각각 도 2a 내지 도 6a의 I-I에 따라 취해진 단면도들이다.2B-6B are cross-sectional views taken along I-I of FIGS. 2A-6A, respectively.
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