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KR20050022303A - 접합재 및 이를 이용한 회로 장치 - Google Patents

접합재 및 이를 이용한 회로 장치 Download PDF

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KR20050022303A
KR20050022303A KR1020040063834A KR20040063834A KR20050022303A KR 20050022303 A KR20050022303 A KR 20050022303A KR 1020040063834 A KR1020040063834 A KR 1020040063834A KR 20040063834 A KR20040063834 A KR 20040063834A KR 20050022303 A KR20050022303 A KR 20050022303A
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KR
South Korea
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conductive pattern
circuit device
solder
metal powder
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KR1020040063834A
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English (en)
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KR100629826B1 (ko
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나루세도시미찌
고구레요시히로
하세가와다까유끼
고바야시하지메
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산요덴키가부시키가이샤
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Publication date
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Abstract

땜납 등의 용가재의 접속 신뢰성을 향상시킨 회로 장치를 제공한다. 본 발명의 회로 장치(10A)는 도전 패턴(11)과, 도전 패턴(11)에 회로 소자(12)를 고착시키는 접합재(14)와, 회로 소자(12)를 피복하는 밀봉 수지(18)를 구비한다. 그리고, 접합재(14)로서 Bi를 포함하는 납-프리 땜납을 이용하는 구성으로 되어 있다. 일반적인 땜납과 비교하면 Bi의 용융 온도는 높기 때문에, 회로 장치(10A)를 실장할 때에, 접합재(14)의 용융은 억지된다. 또한, 접합재(14)의 습윤성을 향상시키기 위해서, Ag 등을 접합재(14)에 혼입해도 된다.

Description

회로 장치{CIRCUIT DEVICE}
본 발명은 회로 장치에 관한 것으로, 특히 회로 장치 내부에서, 땜납 등의 접합재를 이용하여 회로 소자의 고착을 행하는 회로 장치에 관한 것이다.
일반적인 회로 장치에서는, 내장된 소자를 고착하기 위해서 땜납이 다용되고 있다. 또한, 회로 소자 자체를 고착시키는 외부 전극으로서도 땜납이 다용되고 있다. 도 11을 참조하여, 접합재(110)가 채용된 회로 장치(100)의 일례를 설명한다.
회로 장치(100)에는, 회로 소자로서 반도체 소자(102A) 및 칩 소자(102B)가 내장되어 있다. 반도체 소자(102A)는 지지 기판(101)에 페이스업으로 고착되고, 금속 세선(103)을 통하여 표면 전극(104)과 전기적으로 접속되어 있다. 칩 소자(102B)는 땜납으로 이루어지는 접합재(110)를 통하여 표면 전극(104)에 고착되어 있다. 그리고, 회로 소자(102)는 밀봉 수지(107)에 의해 피복되어 있다.
지지 기판(101)의 표면에 형성된 표면 전극(104)과, 지지 기판(101)의 이면에 형성된 이면 전극(105)은, 지지 기판(101)을 관통하여 접속되어 있다. 이면 전극(105)에 고착된 외부 전극(111)을 통하여, 회로 장치(100)는 실장 기판(106)의 표면에 형성된 도전로(108)에 고착되어 있었다.
한편, 최근에는 Pb(납)-프리 땜납의 실용화가 서둘러지고 있다(특허 문헌 1 및 특허 문헌 2를 참조). 특히, 외부에 노출되는 외부 전극(111)으로서, 납-프리 땜납이 다용되고 있다.
[특허 문헌 1]
일본 특개2002-76605호 공보
[특허 문헌 2]
일본 특개2002-261104호 공보
그러나, 외부 전극(111)을 용융하여 회로 장치(100)의 실장을 행하는 리플로우 공정 시에, 접합재(110)가 용융하는 경우가 있다. 접합재(110)가 용융하면, 그 체적이 10% 정도 팽창하므로, 전체를 밀봉하는 밀봉 수지(107)에 크랙이 발생한다. 또한, 구성 요소끼리의 계면이나 이 크랙에, 녹은 접합재가 침입함으로써, 쇼트가 야기된다. 특히, 칩 소자(102B)는, 그 양단의 전극이 접합재(110)를 통하여 고착되어 있다. 따라서, 용융한 접합재(110)가 칩 소자(102)의 하부를 따라 침입하여, 쇼트가 야기되는 문제가 있었다. 또한, 용융한 접합제(110)가 칩 소자(102B)의 상부를 따라 침입하는 경우도 있다.
외부 전극(111)으로서 Pb-프리 땜납을 채용하면, 리플로우 공정 시의 온도가 높아지므로, 상기한 문제가 발생한다. 이 원인은, 일반적인 Sn-Pb 공정(共晶) 땜납과 비교하면, Pb-프리 땜납의 용융점은 일반적으로 높기 때문이다. 예를 들면, 대표적인 납-프리 땜납의 하나인 Sn-3.0Ag-0.5Cu계의 땜납의 용융점은 217℃ 정도이다. 따라서, 이러한 Pb-프리 땜납을, 외부 전극(111)으로서 채용한 경우, 리플로우 시의 분위기는 250℃ 정도로 된다. 회로 장치(100)가 이러한 고온의 분위기에 노출됨으로써, 회로 장치(100) 내부의 접합재(110)가 용융한다.
본 발명은 상술한 문제점을 감안하여 이루어진 것으로, 본 발명의 주된 목적은 접합재의 접속 신뢰성을 향상시킨 회로 장치를 제공하는 것에 있다.
본 발명의 회로 장치는, 회로 소자와, 도전 패턴과, 상기 회로 소자와 상기 도전 패턴을 접합시키는 접합재를 구비하고, 상기 접합재가 Bi를 포함하는 것을 특징으로 한다.
또한, 본 발명에서는, 상기 회로 소자, 상기 도전 패턴 및 상기 접합재는 밀봉 수지에 의해 피복되는 것을 특징으로 한다.
또한, 본 발명에서는, 상기 도전 패턴에 고착된 외부 전극을 구비하고, 상기 외부 전극은 납-프리 땜납으로 이루어지는 것을 특징으로 한다.
또한, 본 발명에서는, 상기 접합재는 Bi, Ag 및 Cu를 포함하는 것을 특징으로 한다.
또한, 본 발명에서는, 상기 도전 패턴은 수지로 이루어지는 절연층을 통하여 적층된 복수층의 배선 구조를 가지며, 상기 접합재가 용융하는 온도는 상기 외부 전극이 용융하는 온도보다 높고, 상기 절연층이 열 분해하는 온도보다 낮은 것을 특징으로 한다.
본 발명의 회로 장치는, 회로 소자와, 도전 패턴과, 상기 회로 소자와 상기 도전 패턴을 접합시키는 접합재를 구비하고, 상기 접합재에 금속 가루를 혼입시키는 것을 특징으로 한다.
또한, 본 발명에서는, 상기 금속 가루가 용융하는 온도는 상기 접합재가 용융하는 온도보다 높은 것을 특징으로 한다.
또한, 본 발명에서는, 상기 금속 가루로서, 상기 접합재를 구성하는 금속과 금속간 화합물을 생성하는 금속을 채용하는 것을 특징으로 한다.
또한, 본 발명에서는, 상기 금속 가루로서, Cu, Ni, Fe, Al, Ag, Au, Sb 또는 Bi를 채용하는 것을 특징으로 한다.
또한, 본 발명에서는, 상기 금속 가루는 서로 다른 크기의 입자로 이루어지는 것을 특징으로 한다.
또한, 본 발명에서는, 상기 회로 소자는 양단에 전극층이 형성된 칩형 소자이고, 상기 전극층과 상기 도전 패턴이 상기 접합재를 통하여 접속되고, 상기 전극층 중 적어도 일부는 상기 접합재와 일체화하는 것을 특징으로 한다.
〈실시예〉
도 1의 (a)를 참조하면, 본 발명의 회로 장치(10A)는 반도체 소자(12A) 및 칩 소자(12B)가 밀봉 수지(18)에 의해 밀봉된 구성으로 되어 있다. 칩 소자(12B)는, 접합재(14)를 통하여 도전 패턴(11)에 고착되어 있다. 본 형태에서는, 접합재(14)로서 Bi를 포함하는 땜납을 채용할 수 있다.
도전 패턴(11)은 구리 등의 금속으로 이루어지고, 그 이면을 노출시켜 밀봉 수지(18)에 매립되어 있다. 또한, 각 도전 패턴(11)은 분리홈(19)에 의해 전기적으로 분리되고, 그 분리홈(19)에는 수지가 충전되어 있다. 또한, 도전 패턴(11)의 측면은 만곡 형상으로 이루어져 있으며, 이 형상에 의해 도전 패턴(11)과 밀봉 수지(18)와의 결합은 향상되어 있다.
회로 소자(12)는, 여기서는 반도체 소자(12A) 및 칩 소자(12B)가 채용되어 있다.
반도체 소자(12A)로서는, LSI 칩, 베어의 트랜지스터 칩, 다이오드 등이 채용된다. 반도체 소자(12A)는 접합재(14)을 통하여 그 이면이 도전 패턴(11)에 고착된다. 반도체 소자(12A)의 표면의 전극과 도전 패턴(11)은, 금속 세선(15)을 통하여 전기적으로 접속되어 있다. 또한, 반도체 소자(12A)의 이면이 절연되는 경우에는, 접합재(14) 대신에 절연성 접착제를 이용하여 반도체 소자(12A)를 고착해도 된다.
칩 소자(12B)로서는, 칩 저항이나 칩 콘덴서가 채용된다. 칩 소자(12B)의 양단의 전극은 접합재(14)를 통하여 도전 패턴(11)에 고착된다. 또한, 칩 소자(12B)로서는, 인덕턴스, 서미스터, 안테나, 발진기 등 양단에 전극부를 갖는 소자가 채용된다.
접합재(14)는 땜납 등의 용가재로서, 회로 소자(12)를 도전 패턴(11)에 고착시키는 기능을 갖는다. 본 형태에서는, 접합재(14)로서 Bi를 주체로 한 땜납을 채용하고 있다. Bi는 용융 온도가 상당히 높은 금속이므로, 접합재(14)의 용융에 수반되는 제반 문제를 해결할 수 있다. 또한, 본 형태에서는, 금속 가루를 포함하는 접합재(14)로서 채용하고 있다. 이들 상세에 대해서는 후술한다.
밀봉 수지(18)는 인젝션 몰드에 의해 형성되는 열가소성 수지, 또는 트랜스퍼 몰드에 의해 형성되는 열경화성 수지로 이루어진다. 여기서는, 밀봉 수지(18)는 전체를 밀봉하는 기능을 가짐과 동시에, 전체를 기계적으로 지지하는 기능도 갖는다.
외부 전극(17)은 땜납 등의 용가재로 이루어지고, 도전 패턴(11)의 이면에 형성되어 있다. 일반적으로, 외부 전극(17)을 구성하는 땜납은, 장치 내부에서 회로 소자(12)를 고착하는 접합재(14)보다 융점이 낮은 것이 이용된다. 이에 의해, 외부 전극(17)을 용융하여 회로 장치(10A)의 실장을 행하는 리플로우 공정에서, 접합재(14)가 용융하는 것을 방지할 수 있다. 또한, 외부 전극(17)으로서 납-프리 땜납을 이용하는 경우가 있다. 구체적으로, Sn-Ag계, Sn-Ag-Cu계, Sn-Cu계, Sn-Zn계, 또는 이들에 Bi나 In을 첨가한 납-프리 땜납이 적용된다. 예를 들면, 납-프리 땜납의 하나인 Sn-Ag-Cu계의 땜납의 용융점은 216℃ 정도이다.
도 1의 (b)를 참조하면, 다른 형태의 회로 장치(10B)를 설명한다. 도 1의 (b)에 도시한 회로 장치(10B)의 기본적인 구성은 상술한 회로 장치(10A)와 마찬가지이고, 상위점은 지지 기판(21)을 갖고 있다는 점에 있다.
지지 기판(21)으로서는 방열성이 우수하고, 기계적 강도가 양호한 것이 채용된다. 여기서는 금속 기판, 프린트 기판, 플렉시블 기판, 복합 기판 등을 채용할 수 있다. 또한, 금속 등의 도전성 재료로 이루어지는 기판을 채용하는 경우에는 그 표면에 절연층을 형성하여 도전 패턴(11)과의 절연을 행한다.
제1 도전 패턴(11A) 및 제2 도전 패턴(11B)은 지지 기판(21)의 표면 및 이면에 형성된다. 그리고, 지지 기판(21)을 관통하여, 제1 도전 패턴(11A)과 제2 도전 패턴(11B)은 전기적으로 접속되어 있다. 또한, 제2 도전 패턴(11B)에 외부 전극(17)이 형성된다. 제1 도전 패턴(11A)은 접합재(14)를 통하여 회로 소자(12)와 접속된다. 제2 도전 패턴(11B)의 이면에는 땜납 등의 용가재로 이루어지는 외부 전극(17)이 형성된다.
도 1의 (c)를 참조하면, 회로 장치(10C)의 도전 패턴(11)은 다층의 배선 구조를 갖는다. 구체적으로는, 제1 도전 패턴(11A)과, 제2 도전 패턴(11B)으로 이루어지는 2층의 도전 패턴이, 수지로 이루어지는 절연층(22)을 통하여 적층되어 있다. 여기서, 또한 3층 이상의 배선 구조가 구성되어도 된다. 그리고, 절연층(22)을 관통하여, 제1 도전 패턴(11A)과 제2 도전 패턴(11B)은 전기적으로 접속되어 있다.
본 발명의 포인트는 장치 내부에서 회로 소자의 고착을 행하는 접합재(14)로서, Bi(비스무스)를 포함하는 납-프리 땜납을 이용하는데 있다. 구체적으로는, 외부 전극(17)을 구성하는 외부 전극으로서, 납-프리 땜납을 이용한 경우, 납-프리 땜납의 용융 온도가 높기 때문에, 회로 장치(10)의 실장을 행하는 리플로우 온도는 250도 이상으로도 된다. 따라서, 이 리플로우 온도보다 용융 온도가 낮은 땜납을 접합재(14)로서 이용한 경우, 리플로우의 공정에서 이 접합재(14)가 용융한다.
본 형태에서는, Bi를 포함하는 납-프리 땜납을 접합재(14)로서 채용함으로써 이 문제를 해결하고 있다. Bi의 융점은 271.4도이므로, 250도 정도의 고온에서 리플로우를 행한 경우라도 접합재(14)는 용융하지 않는다. 실험에 따르면, Bi를 중량비로 90% 이상 함유하는 접합재(14)는 고온에서 리플로우를 행한 경우라도 용융하지 않는다. 또한, 도전 패턴(11)의 재료인 구리 등의 금속과의 습윤성을 향상시키기 위해서, Ag, Cu, 또는 Sn을 Bi에 첨가해도 된다. 일례로서, 89.3Bi-9.2Ag-1.8Cu의 납-프리 땜납의 융융 온도는 258도로서, 접합재(14)의 재료로서 바람직하다. 또한, 이러한 조성의 납-프리 땜납은 내식성이 있고, 내산화성이 있어, 비용 퍼포먼스에도 우수하다.
또한, Bi를 주체로 하는 납-프리 땜납은 다른 금속과 비교하면 취약하다. 그러나, 본 발명에서는 접합재(14)도 포함시켜 밀봉 수지(18)에 의해 전체가 밀봉된다. 따라서, 이 밀봉 수지(18)에 의해 Bi를 주체로 하는 납-프리 땜납의 취약함을 보충할 수 있게 된다.
또한, 본 형태에서 이용하는 접합재(14)의 용융 온도는, 수지 재료가 변질하는 온도보다 낮게 하는 것이 바람직하다. 여기서, 수지 재료는, 도 1의 (b)에서의 지지 기판(21), 또는 도 1의 (c)에서의 절연층을 가리킨다. 예를 들면, 용융 온도가 500도 정도의 땜납을 접합재(14)로서 채용한 경우, 접합재(14)를 용융시켜 회로 소자(12)의 고착을 행하는 리플로우의 공정에서, 절연층(22)이 열 분해를 야기한다. 또는 절연층(22)이 탄화하는 경우도 있다. 한편, Bi를 주체로 한 본 형태의 접합재(14)는 용융 온도가 260℃ 정도이다. 이 정도의 용융 온도의 접합재(14)이면, 300도 정도의 온도에서 리플로우가 행해지므로, 수지 재료를 변질시키지 않고 회로 소자(12)의 고착을 행할 수 있다.
도 2를 참조하여, 외부 전극(17)을 생략하여 구성되는 회로 장치를 설명한다. 여기서는 도전 패턴(11)에 접속되는 외부 전극(17)을 생략하여, 각 회로 장치가 구성되어 있다. 즉, 도 1에 도시한 회로 장치는 BGA(Ball Grid Array) 구조이지만, 도 2에 도시하는 이들 회로 장치는 LGA(Land Grid Array) 구조를 나타내고 있다.
구체적으로는, 도 2의 (a)에 그 단면을 나타내는 회로 장치(10A)는, 도 1의 (a)에 도시한 회로 장치(10A)로부터 외부 전극(17)을 생략한 구성으로 되어 있다. 그리고, 도 2의 (b)에 나타내는 회로 장치(10B)는, 도 1의 (b)에 나타내는 회로 장치(10B)로부터 외부 전극(17)을 생략한 구성으로 되어 있다. 또한, 도 2의 (c)에 나타내는 회로 장치(10C)는, 도 1의 (c)에 도시하는 회로 장치(10C)로부터 외부 전극(17)을 생략한 구성으로 되어 있다.
또한, LGA 구조를 갖는 상기 구성의 회로 장치는, 실장되는 실장 기판측에 형성된 땜납 전극을 통하여, 리플로우 공정에 의해 실장할 수 있다.
도 3의 (a)를 참조하면, 회로 장치(10D)에서는 회로 기판(9)의 표면에 도전 패턴(11)이 형성되어 있다. 회로 기판(9)이 금속 기판인 경우에는, 회로 기판(9)의 표면에는 절연층(8)이 형성된다. 또한, 도전 패턴(11)의 소정의 개소에는, 접합재(14)를 통하여 회로 소자(12)가 고착되어 있다. 회로 기판(9)의 주변부에서는, 도전 패턴(11)에 리드(7)가 고착되어 있다. 리드(7)는 장치 전체의 외부 단자로서 기능하고 있다.
도 3의 (b)를 참조하면, 여기서는 밀봉 수지(18)에 의해, 반도체 소자(12A) 및 칩 소자(12B)가 밀봉되어 있다. 이러한 구성에 있어서도, 칩 소자(12B)나 반도체 소자(12A)를 고착시키는 접합재(14)로서, Bi를 주재료로 하는 땜납을 이용함으로써, 밀봉 수지(18)에의 크랙의 발생이나 쇼트 등의 문제를 억지할 수 있다.
도 3의 (c)를 참조하면, 여기서는 회로 기판(9)의 표면에 형성된 전기 회로가 케이스재(6)에 의해 밀봉되어 있다. 이와 같이 수지 밀봉 이외의 형태의 밀봉 시에도, Bi를 주재료로 하는 접합재(14)를 이용함으로써, 땜납 흐름에 의한 쇼트 등의 문제를 억지할 수 있다.
도 4를 참조하여, 금속 가루가 혼입된 접합재(14)에 대하여 설명한다. 도 4의 (a)는 용융을 행하기 전의 페이스트 상태의 접합재(14)의 모식도이고, 도 4의 (b)는 용융한 후의 접합재(14)의 모식도이다.
도 4의 (a)를 참조하면, 여기서는 플럭스(14A)에 땜납 가루(14B)와 금속 가루(14C)가 혼입되어 있다. 일반적인 땜납 페이스트는 플럭스(14A) 내에 땜납 가루(14B)가 혼입되어 있다. 본 형태의 접합재(14)에서는 이 땜납 페이스트 내에 금속 가루를 혼입시키고 있다. 여기서, 접합재(14)에 혼입되는 땜납 가루(14B)와 금속 가루(14C)의 중량비는 1:3~3:2의 범위가 바람직하다. 이 범위의 중량비이면, 접합재(14)를 용융하였을 때에 땜납 가루(14B)의 대부분이, 금속간 화합물(14D)을 생성함으로써 소비된다. 따라서, 용융한 땜납 성분의 유출을 억지할 수 있다. 또한, 상기한 중량비는 사용되는 금속 가루의 입경 분포나 비표면적에 따라 서로 다르다.
땜납 가루(14B)는 통상의 납 공정 땜납, 또는 납-프리 땜납을 채용할 수 있다. 납-프리 땜납으로서는, Sn-Ag-Cu계나, Sn-Sb계의 땜납 가루(14B)를 본 발명에 적용시킬 수 있다. 또한, 상술한 바와 같은 Bi를 주체로 하는 땜납을 적용시킬 수도 있다.
플럭스(14A)는 저할로겐, 또는 논할로겐의 것이 바람직하다. 이러한 플럭스를 채용함으로써, 잔류 플럭스에 의한 패턴의 부식을 억지할 수 있다. 또한, 플럭스(14A)로서는, 열경화성의 수지를 포함하는 플럭스가 적합하다. 이에 의해, 촉수의 내부를 수지에 의해 충전할 수 있다. 따라서, 접합재(14) 자체의 기계적 강도를 향상시킬 수 있다. 여기서, 「촉수」는 내부에 형성되는 공극을 가리킨다. 금속 가루(14C)의 재료는 사용되는 땜납 가루(14B)와 금속간 화합물을 생성하는 금속이 바람직하다. 금속간 화합물이 형성됨으로써, 땜납 성분이 금속 가루(14C)와 일체화되므로, 용융한 땜납 성분이 유출되는 것을 억지할 수 있다. 금속 가루(14C)의 구체적인 재료로서는 Cu, Ni, Fe, Al, Ag, Au, Sb 또는 Bi 등을 채용할 수 있다. 또한, 이들 금속의 혼합물 또는 합금을 금속 가루(14C)로서 채용할 수 있다. 이들 금속은 땜납에 대한 습윤성에도 우수하다. 따라서, 사용 상황 하에서 땜납 성분이 용융한 경우라도, 금속 가루(14C)의 습윤성에 의해, 땜납의 확산을 방지할 수 있다. 따라서, 용융한 땜납에 기인한 회로 장치 내부에서의 쇼트를 방지할 수 있다.
금속 가루(14C)의 입경은 1㎛ 이하의 초 미립자에서부터, 수십 ㎛ 정도의 크기까지의 입자가 혼합된 것이 적합하다. 미립자 성분의 금속 가루(14C)는 입자가 미세하여 비표면적이 크다. 따라서, 미립자 성분의 금속 가루(14C)가 접합재(14)에 포함됨으로써, 접합재(14)의 흐름 방지 효과가 커진다. 그에 대하여, 수십 ㎛ 정도의 큰 입자의 금속 가루(14C)는 그 자신의 기계적 강도가 크다. 따라서, 큰 입자의 금속 가루(14C)가 접합재(14)에 포함됨으로써, 접합재(14)의 강도를 향상시킬 수 있다.
구체적인 금속 가루(14C)의 입경 분포의 일례를 들면, 예를 들면 Cu로 이루어지는 금속 가루인 경우, 최소 입경이 0.5㎛이고, 최대 입경이 15㎛이다. 그리고, 입경 분포를 나타내는 곡선은 입경이 5㎛m에서 피크로 된다. 이러한 입경 분포의 금속 가루(14C)를 채용하면, 상술한 효과를 발휘할 수 있다.
도 4의 (b)는 리플로우 공정에 의해 가열을 행하고 용융한 후의 접합재(14)의 구성을 나타내는 모식도이다. 이 리플로우 공정에서는, 땜납 가루(14B)는 용융하지만, 금속 가루(14C)는 고체 상태 그대로 존재한다. 용융하여 액화한 땜납 성분은, 금속 가루(14C)의 표면에서 금속간 화합물(14E)을 생성한다. 구체적으로는, 입경이 수 ㎛ 정도인 금속 가루는 그 대부분이 금속간 화합물이 된다. 금속 가루의 표층 부근에는 Cu6Sn5의 조성을 갖는 금속간 화합물이 생성된다. 또한, 금속 가루의 내부에는 Cu3Sn의 조성을 갖는 금속간 화합물이 생성된다. 상기한 중량비(땜납 가루: 금속 가루=1:1∼3:2)인 경우는 용융한 땜납 가루(14C)의 대부분이, 금속간 화합물(14E)로 된다. 따라서, 땜납(14D)의 상태에서 존재하는 것은 약간이므로, 용융한 땜납 성분의 유출이 방지되어 있다.
또한, 접합재(14)는 도전성이 우수하여 전기 저항이 작은 금속 가루(14C)를 포함하므로, 열의 전도율이 높고, 전기 저항도 낮다. 또한, 도전 패턴이나 회로 소자와의 접속 계면은 금속 접합이 유지되므로, 접합재(14)의 전기 저항을 더욱 저감시킬 수 있다.
또한, 용융을 행한 접합재(14)에, 소량의 플럭스(14A)가 잔류하는 경우가 있다. 본 형태에서는, 열 경화성 수지를 포함하는 플럭스(14A)를 이용할 수도 있다. 이 경우에는 플럭스(14A)가 잔류함으로써, 접합재(14)의 기계적 강도를 보강할 수 있다.
다음으로, 도 5를 참조하여, 금속 가루가 혼입된 접합재(14)를 이용하여 칩 소자(12B)를 실장하는 방법을 설명한다.
우선, 도 5의 (a)를 참조하면, 도전 패턴(11)의 표면에 접합재(14)를 도포한다. 여기서는, 도 4의 (a)에 도시한 바와 같은 페이스트 상태의 접합재(14)를 도포하고 있다. 금속 가루가 혼입된 접합재(14)는 점도가 높기 때문에, 부풀어오른 상태에서 도전 패턴(11)의 표면에 형성된다. 접합재(14)에 포함되는 땜납 가루와 금속 가루와의 중량비는 상술한 비율보다 금속 가루가 많은 중량비로 하고 있다. 구체적으로는, 땜납 가루와 금속 가루와의 중량비를 10:13∼30:26으로 하고 있다. 즉, 금속 가루의 양을 30% 정도 증량하고 있다. 접합재(14)에 함유되는 금속 가루를 증량함으로써, 후속 리플로우 공정에서 용융한 칩 소자의 전극층을 접합재(14)에 흡수시킬 수 있다. 이 상세는 후술한다.
도 5의 (b)를 참조하면, 다음으로, 접합재(14)의 상부에 칩 소자(12B)를 재치한다. 칩 소자(12B)는 양단에 전극을 갖는다. 이 전극은 내측의 제1 전극층(20A)과, 외측의 제2 전극층(20B)으로 이루어진다. 제1 전극층(20A)은 Ag 등의 귀금속으로 이루어진다. 제2 전극층(20B)은 Sn(주석) 등의 땜납의 습윤성이 우수한 재료로 이루어진다.
도 5의 (c) 및 (d)를 참조하면, 다음으로, 리플로우 공정에 의해 칩 소자(12B)를 고착한다.
도 5의 (c)에 리플로우 공정의 도중 단계의 상태를 나타낸다. 접합재(14)에 포함되는 땜납 가루가, 예를 들면 Sn-Ag-Cu계의 땜납인 경우, 그 용융 온도는 220℃ 정도이다. 이 공정에서는 땜납 가루의 확실한 용융을 행하므로, 리플로우 온도는 250℃ 정도로 된다. 한편, 제2 전극층(20B)을 구성하는 Sn의 용융 온도는 231℃이다. 따라서, 이 리플로우 온도에서는 접합재(14)와 제2 전극(20B)의 양방이 용융한다. 이 도면에서는 용융한 제2 전극층(20B)이 접합재(14)와 일체화하는 모습을 나타내고 있다. 또한, 제1 전극층(20A)은 용융 온도가 높은 Ag나 Au로 이루어지기 때문에 용융하지 않는다.
리플로우 공정에 의해 접합재(14)를 용융하면, 접합재(14)에 포함되는 땜납 성분의 대부분은, 금속 가루(14C)의 표면에 형성되는 금속간 화합물(14E)로 된다. 또한, 접합재(14)는 금속 가루(14C)를 다량으로 포함하고 있다. 따라서, 금속 가루(14C)의 모든 표면에 금속간 화합물(14E)을 형성하기 위해서는, 땜납 성분이 부족하고 있다. 이로 인해, 표면에 금속간 화합물이 생성되어 있지 않은 금속 가루(14C)가 존재한다. 또는 부분적으로만 금속간 화합물이 생성된 금속 가루(14C)도 존재한다. 또한, 대부분의 땜납 성분이 금속간 화합물(14E)로 되므로, 금속 가루(14C) 사이에는 미세한 간극이 형성된다. 또한, 어느 정도의 양의 땜납 성분은, 금속 가루(14C)의 표면에 부착된다.
도 5의 (d)를 참조하면, 제2 전극층(20B)을 구성하고 있었던 Sn은 접합재(14)에 포함되어 있다. 구체적으로, 용융한 Sn이 각 금속 가루(14C)의 간극을 통하여, 접합재(14)의 내부에 침투한다. 또한, 표면에 땜납과의 금속간 화합물이 형성되어 있지 않은 금속 가루(14C)의 표면에 Sn이 접촉한다. 그리고, Sn을 포함하는 금속간 화합물(14E)이, 금속 가루(14C)의 표면에 생성된다. 따라서, 리플로우 공정 시에, 칩 소자(12B)의 전극이 용융해도, 용융한 전극의 성분은 접합재(14)에 포함된다. 이로 인해, 용융한 전극의 성분이 유출함에 따른 쇼트가 방지된다.
또한, 금속 가루(14C)가 혼입된 접합재(14)는 용융한 상태에서도 점성이 높다. 따라서, 본 형태의 접합재(14)를 이용하여 칩형 소자를 고착함으로써, 맨하탄 현상을 억지할 수 있다. 여기서, 맨하탄 현상이란, 리플로우 시에 칩 소자의 한쪽 전극이 부상하게 되는 현상이다.
또한, 금속 가루(14C)를 다량으로 포함하는 접합재(14)는 표면에 요철이 형성되어 있다. 따라서, 전체를 밀봉하는 밀봉 수지와 접합재(14)와의 접착 강도가 향상된다. 또한, 칩 소자(12B)의 전극이 리플로우 시에 용융하지 않는 경우에는, 상기한 바와 같이 금속 가루(14C)를 증량시킬 필요는 없다.
다음으로, 도 6 이후를 참조하여, 도 1에서 설명한 구성의 회로 장치의 제조 방법을 설명한다. 우선, 도 6 내지 도 8을 참조하여, 도 1의 (a)에 도시한 구성의 회로 장치(10A)의 제조 방법을 설명한다.
최초로, 도 6의 (a)를 참조하면, 구리 등의 금속으로 이루어지는 도전박을 준비한다. 그리고, 도 6의 (b)에 도시한 바와 같이 도전 패턴이 되는 개소를 제외하고, 에칭 레지스트 PR을 형성한다. 웨트 에칭 등의 제거 방법에 의해, 에칭 레지스트 PR로부터 노출되는 도전박(30)의 표면을 제거함으로써, 분리홈(19)을 형성한다. 분리홈(19)의 형성에 의해, 각 도전 패턴(11)은 볼록 형상으로 형성되어 있다. 도 6의 (c)를 참조하면, 접합재(14)를 통하여, 반도체 소자(12A) 및 칩 소자(12B)를 원하는 도전 패턴(11)에 고착한다. 여기서 사용하는 접합재(14)로서는 상술한 Bi를 주체로 하는 납-프리 땜납을 사용할 수 있다. 또한, 도 4를 참조하여 설명한 금속 가루(14C)가 혼입된 땜납을 사용할 수도 있다. 또한, 반도체 소자(12A)의 표면의 전극과 도전 패턴(11)은, 금속 세선(15)을 통하여 전기적으로 접속된다.
다음으로, 도 7의 (a)를 참조하면, 분리홈(19)에 충전되어, 회로 소자가 피복되도록 밀봉 수지(18)를 형성한다. 이 밀봉 수지(18)의 형성은 열경화 수지를 이용한 트랜스퍼 몰드, 또는 열가소성 수지를 이용한 인젝션 몰드로 행할 수 있다.
다음으로, 도 7의 (b)를 참조하면, 도전박(30)을 이면으로부터 전면적으로 제거함으로써, 분리홈(19)에 충전된 밀봉 수지(18)를 이면에 노출시켜, 각 도전 패턴(11)을 전기적으로 분리한다. 그리고, 레지스트(16)의 형성, 및 외부 전극(17)의 형성을 행함으로써, 도 7의 (c)에 도시한 바와 같은 회로 장치(10)가 완성된다.
다음으로, 도 8을 참조하면, 상술한 공정에서 제조된 회로 장치(10)를 실장 기판(31) 상의 도전로(32)에 고착한다. 이는 리플로우의 공정에 의해 행할 수 있다. 즉, 외부 전극(17)을 구성하는 땜납이 용융하는 온도까지, 회로 장치(10A)의 분위기의 온도를 상승시킴으로써, 회로 장치(10)의 실장을 행한다. 여기서, 외부 전극(17)을 구성하는 외부 전극으로서, 용융점이 높은 납-프리 땜납을 채용한 경우라도, 접합재(14)에 기인한 문제를 회피할 수 있다. 구체적으로는, 접합재(14)가 Bi를 주재료로 하는 땜납으로 이루어져 있으므로, 리플로우의 공정에 의해 접합재(14)가 용융하는 것을 억지할 수 있다. 이는, Bi의 용융 온도가 리플로우 온도보다 높기 때문이다. 또한, 접합재(14)에 금속 가루가 혼입됨으로써, 리플로우의 공정에 의해 접합재(14)에 포함되는 땜납이 용융한 경우라도, 수지 크랙의 발생을 억지할 수 있다. 이는 접합재(14)에 포함되는 땜납 성분의 대부분이, 금속 가루의 표면에 금속간 화합물로 이루어져 있어, 용융하는 땜납 성분이 적기 때문이다.
다음으로, 도 9 및 도 10을 참조하여, 도 1의 (c)에 도시한 다층 구조를 갖는 회로 장치(10C)의 구성을 설명한다. 우선, 도 9의 (a)를 참조하면, 제1 도전박(33) 및 제2 도전박(34)이 적층된 적층 시트를 준비한다. 그리고, 도 9의 (b)를 참조하면, 제1 도전박을 선택적으로 제거함으로써, 제1 도전 패턴(11A)을 형성한다. 또한, 제1 도전 패턴(11A)의 원하는 개소와, 제2 도전박(34)을 절연층(22)을 관통시켜서 접속한다.
다음으로, 도 9의 (c)를 참조하면, 반도체 소자(12A) 및 칩 소자(12B)를 접합재(14)을 이용하여 제1 도전 패턴(11A)에 고착한다. 그리고, 도 10의 (a)를 참조하면, 반도체 소자(12A) 및 칩 소자(12B)가 피복되도록 밀봉 수지(18)를 형성한다.
그리고, 도 10의 (b)를 참조하여, 이면의 제2 도전박(34)을 부분적으로 제거함으로써, 제2 도전 패턴(11B)을 형성한다. 그리고, 이면의 레지스트(23) 및 외부 전극(17)의 형성을 행함으로써, 도 1의 (c)에 도시한 바와 같은 회로 장치(10C)가 완성된다. 그 후, 회로 장치(10C)를 리플로우의 공정에서 실장 기판(31)에 실장하여, 도 10의 (c)에 도시한 바와 같은 실장 구조를 얻는다. 회로 장치의 실장은 도 8에 도시한 공정과 동일하다.
본 발명에 따르면, 회로 장치 내부에서 회로 소자의 고착을 행하는 접합재로서, Bi를 포함하는 납-프리 땜납을 이용하였다. 따라서, 외부 전극의 재료로서 용융 온도가 높은 납-프리 땜납을 채용한 경우라도, 회로 장치의 실장을 행하는 리플로우의 공정에서, 접합재의 용융을 억지할 수 있다. 이는, Bi의 용융 온도가 270도 정도의 고온이기 때문이다. 이로 인해, 장치 내부의 접합재가 용융함에 따른, 크랙의 발생이나 쇼트를 억지할 수 있다.
또한, 본 발명에 따르면, 회로 장치 내부에서 회로 소자의 고착을 행하는 접합재에 금속 가루를 혼입시킴으로써, 용융한 접합재가 유출되는 것을 억지할 수 있다. 이는 접합재를 용융하였을 때에, 대부분의 땜납 성분이 금속 가루와 금속 화합물을 생성하기 때문이다.
또한, 외부 전극을 용융하는 리플로우 공정에서 접합재가 용융한 경우라도, 용융하는 것은 접합재를 구성하는 땜납 성분뿐이다. 접합재에 포함되는 금속 가루는 용융하지 않고 고체 상태 그대로 존재한다. 접합재에 포함되는 땜납만이 용융하므로 접합재가 용융하였을 때의 팽창량이 저감되어, 수지 크랙의 발생이 억지된다.
도 1은 본 발명에 따른 회로 장치를 나타내는 단면도(a)-(c).
도 2는 본 발명에 따른 회로 장치를 나타내는 단면도(a)-(c).
도 3은 본 발명에 따른 회로 장치를 나타내는 사시도(a), 단면도(b), 단면도(c).
도 4는 본 발명에 따른 회로 장치에 이용하는 땜납의 구성을 나타내는 모식도(a)-(b).
도 5는 본 발명의 회로 장치를 나타내느 단면도(a)-(d).
도 6은 본 발명에 따른 회로 장치의 제조 방법을 나타내는 단면도(a)-(c).
도 7은 본 발명에 따른 회로 장치의 제조 방법을 나타내는 단면도(a)-(c).
도 8은 본 발명에 따른 회로 장치의 제조 방법을 나타내는 단면도.
도 9는 본 발명에 따른 회로 장치의 제조 방법을 나타내는 단면도(a)-(c).
도 10은 본 발명에 따른 회로 장치의 제조 방법을 나타내는 단면도(a)-(c).
도 11은 종래의 회로 장치를 나타내는 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 회로 장치
11 : 도전 패턴
12A : 반도체 소자
12B : 칩 소자
14 : 접합재
15 : 금속 세선
16 : 레지스트
17 : 외부 전극

Claims (11)

  1. 회로 소자와, 도전 패턴과, 상기 회로 소자와 상기 도전 패턴을 접합시키는 접합재를 구비하고,
    상기 접합재가 Bi를 포함하는 것을 특징으로 하는 회로 장치.
  2. 제1항에 있어서,
    상기 회로 소자, 상기 도전 패턴 및 상기 접합재는 밀봉 수지에 의해 피복되는 것을 특징으로 하는 회로 장치.
  3. 제1항에 있어서,
    상기 도전 패턴에 고착된 외부 전극을 구비하고,
    상기 외부 전극은 납-프리 땜납으로 이루어지는 것을 특징으로 하는 회로 장치.
  4. 제1항에 있어서,
    상기 접합재는 Bi, Ag 및 Cu를 포함하는 것을 특징으로 하는 회로 장치.
  5. 제3항에 있어서,
    상기 도전 패턴은 수지로 이루어지는 절연층을 통하여 적층된 복수층의 배선 구조를 가지며, 상기 접합재가 용융하는 온도는 상기 외부 전극이 용융하는 온도보다 높고, 상기 절연층이 열 분해하는 온도보다 낮은 것을 특징으로 하는 회로 장치.
  6. 회로 소자와, 도전 패턴과, 상기 회로 소자와 상기 도전 패턴을 접합시키는 접합재를 구비하고,
    상기 접합재에 금속 가루를 혼입시키는 것을 특징으로 하는 회로 장치.
  7. 제6항에 있어서,
    상기 금속 가루가 용융하는 온도는 상기 접합재가 용융하는 온도보다 높은 것을 특징으로 하는 회로 장치.
  8. 제6항에 있어서,
    상기 금속 가루로서, 상기 접합재를 구성하는 금속과 금속간 화합물을 생성하는 금속을 채용하는 것을 특징으로 하는 회로 장치.
  9. 제6항에 있어서,
    상기 금속 가루로서, Cu, Ni, Fe, Al, Ag, Au, Sb 또는 Bi를 채용하는 것을 특징으로 하는 회로 장치.
  10. 제6항에 있어서,
    상기 금속 가루는 서로 다른 크기의 입자로 이루어지는 것을 특징으로 하는 회로 장치.
  11. 제6항에 있어서,
    상기 회로 소자는 양단에 전극층이 형성된 칩형 소자이고, 상기 전극층과 상기 도전 패턴이 상기 접합재를 통하여 접속되고, 상기 전극층의 적어도 일부는 상기 접합재와 일체화하는 것을 특징으로 하는 회로 장치.
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