KR20040059998A - 반도체 장치의 소자 분리막 형성방법 - Google Patents
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Abstract
STI의 가장자리 부분을 균일하게 라운딩하여, 균일한 액티브 영역을 확보할 수 있는 반도체 장치의 소자 분리막 형성방법을 개시한다. 개시된 본 발명은, 반도체 기판상에 소자 분리 예정 영역이 노출되도록 저부에 패드 산화막을 포함하는 실리콘 질화막 패턴을 형성한다음, 상기 실리콘 질화막 패턴의 양 측벽에 폴리실리콘 스페이서를 형성한다. 그후, 상기 실리콘 질화막 패턴 및 폴리실리콘 스페이서를 마스크로 하여 반도체 기판을 식각하여, 트렌치를 형성한다. 이어서, 상기 폴리실리콘 스페이서 및 트렌치 내측벽을 산화시켜, 산화막을 형성하고 난 다음, 상기 산화막을 제거하여, 상기 트렌치 상단 모서리의 첨점을 제거한다.
Description
본 발명은 반도체 장치의 소자 분리막 형성방법에 관한 것으로, 보다 구체적으로는 STI(shallow trench isolation)막의 상단을 라운딩(rounding)시켜, STI 상단의 전계 집중을 방지할 수 있는 반도체 장치의 STI막 형성방법에 관한 것이다.
반도체 기술의 진보와 더불어 더 나아가서는 반도체 소자의 고속화, 고집적화가 진행되고 있다. 이에 수반해서 패턴에 대한 미세화의 필요성이 점점 높아지고 있으며, 패턴의 치수도 고정밀화가 요구되고 있다. 이는 반도체 소자에 있어서, 넓은 영역을 차지하는 소자 분리 영역에도 적용된다.
종래의 반도체 장치의 소자 분리막으로는 로코스(LOCOS) 산화막이 대부분 이용되었다. 그러나, 로코스 방식의 소자 분리막은 그 가장자리 부분에 버즈빅(bird's beak)이 발생하여, 액티브 영역의 면적을 감소시키면서 누설 전류를 발생시키는 단점을 갖는다.
현재에는 좁은 폭을 가지면서, 우수한 소자 분리 특성을 갖는 STI(shallow trench isolation) 구조가 제안되었다. 그러나, 이와 같은 STI막은 상단 모서리에 첨점이 발생되어 스트레스가 집중되기 쉽고, 이로 인하여 프린징 필드 현상(fringing field effect)이 집중되어 문턱 전압 및 누설 전류가 발생되기 쉽다. 이에따라, 종래에는 STI 상단의 모서리 부분(첨점 부분)을 라운딩시키기 위하여, 폴리머를 이용하는 방법 등 다양한 방법이 제안되고 있다.
여기서, 도 1a 내지 도 1d를 참조하여, 폴리머를 이용하여 STI 상단의 첨점을 라운딩시키는 방법에 대하여 설명하도록 한다.
도 1a를 참조하여, 반도체 기판(10) 상부에 패드 산화막(12) 및 실리콘 질화막(14)을 순차적으로 적층한다. 그후, 소자 분리 영역을 노출시키기 위한 포토레지스트 패턴(16)을 실리콘 질화막(14) 상부에 형성한다.
도 1b에 도시된 바와 같이, 포토레지스트 패턴(16)을 마스크로 하여, 실리콘 질화막(14) 및 패드 산화막(12)을 식각한다. 이때, 실리콘 질화막(14)의 식각 및 과도 식각 과정에서 포토레지스트 패턴(16), 실리콘 질화막(14) 및 패드 산화막(12)의 측벽에 폴리머(18)가 생성된다.
도 1c를 참조하여, 폴리머(18), 포토레지스트 패턴(16), 실리콘 질화막(14) 및 패드 산화막(12)을 마스크로 하여, 하부의 반도체 기판(10)을 소정 깊이로 식각하므로써, 트렌치(S)를 형성한다.
그후, 도 1d에 도시된 바와 같이, 폴리머(18) 및 포토레지스트 패턴(16)을 공지의 방식으로 제거한다. 그러면, 트렌치(S)의 상단 모서리 부분에 첨점이 제거된다. 그후, 도면에는 도시되지 않았지만, 트렌치(S)내에 절연물을 충진시켜, STI를 형성한다.
그러나, 상기한 폴리머를 이용하여 STI용 트렌치의 첨점을 제거하는 방법은 다음과 같은 문제점을 갖는다.
상기한 폴리머는 하나의 액티브 영역이라 할지라도, 그 부분에 따라 생성량이 상이하여, 불균일하게 형성된다. 또한, 패턴의 밀도에 따라서도 폴리머의 생성량이 달라, 셀 블록 영역 및 코어/주변 영역의 STI 라운딩 정도가 상이하여, 액티브 영역을 예측하기 어렵다.
아울러, 웨이퍼내의 위치에 따른 폴리머의 생성 능력 제어가 어려워, 액티브 영역의 균일도 확보가 어려우며, 폴리머 생성 능력은 식각 장비의 분위기에 의해 결정되므로 웨이퍼별 차이 및 로트(lot)별 차이가 발생될 수 있다.
상기와 같이 액티브 영역의 불균일하게 발생되면, 균일한 문턱 전압을 얻을 수 없으며, 콘택 저항 역시 확보하기 어렵다. 더욱이 불균일한 STI의 라운딩에 의하여 균일한 모우트(moat) 깊이를 제어하기 힘들어, 게이트 전극 형성시 찌꺼기가 발생될 수 있다.
결론적으로, 폴리머에 의하여 STI의 가장자리를 라운딩하는 방법은 균일한 액티브 영역을 확보하지 못하여, 액티브 영역에 형성되는 소자 특성을 열화시킨다.
따라서, 본 발명의 목적은 STI의 가장자리 부분을 균일하게 라운딩하여, 균일한 액티브 영역을 확보할 수 있는 반도체 장치의 소자 분리막 형성방법을 제공하는 것이다.
도 1a 내지 도 1d는 종래의 폴리머를 이용하여 STI 상단의 첨점을 라운딩시키는 방법을 설명하기 위한 각 공정별 단면도.
도 2a 내지 도 2e는 본 발명에 따른 반도체 장치의 소자 분리막 형성방법을 설명하기 위한 각 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 반도체 기판 110 : 실리콘 질화막 패턴
125 : 폴리실리콘 스페이서 130 : 산화막
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은, 반도체 기판상에 소자 분리 예정 영역이 노출되도록 저부에 패드 산화막을 포함하는 실리콘 질화막 패턴을 형성한다음, 상기 실리콘 질화막 패턴의 양 측벽에 폴리실리콘 스페이서를 형성한다. 그후, 상기 실리콘 질화막 패턴 및 폴리실리콘 스페이서를 마스크로 하여 반도체 기판을 식각하여, 트렌치를 형성한다. 이어서, 상기 폴리실리콘 스페이서 및 트렌치 내측벽을 산화시켜, 산화막을 형성하고 난 다음, 상기 산화막을 제거하여, 상기 트렌치 상단 모서리의 첨점을 제거한다.
상기 폴리실리콘 스페이서를 형성하는 단계는, 상기 실리콘 질화막 패턴 및 반도체 기판 상부에 폴리실리콘막을 증착하는 단계, 및 상기 폴리실리콘막을 비등방성 식각하는 단계로 구성된다. 상기 폴리실리콘막은 약 400 내지 600℃의 온도 범위에서, LPCVD 방식으로 형성될 수 있다. 아울러, 상기 폴리실리콘막은 약 50 내지 500Å 두께로 형성할 수 있으며, 상기 폴리실리콘막은 인(P) 이온이 1021개/㎤ 이하로 주입되어 있는 막일 수 있다.
상기 산화막을 제거하는 단계는 HF 또는 BOE(buffered oxide etchant)로 제거할 수 있다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 첨부한 도면 도 2a 내지 도 2e는 본 발명에 따른 반도체 장치의 소자 분리막 형성방법을 설명하기 위한 각 공정별 단면도이다.
도 2a를 참조하여, 반도체 기판(100) 상부에 패드 산화막(105) 및 실리콘 질화막(110)을 순차적으로 적층한다. 그 다음, 실리콘 질화막(110) 상부에 소자 분리 영역이 노출되도록 포토레지스트 패턴(115)을 공지의 방식으로 형성한다. 그후, 포토레지스트 패턴(115)의 형태로 실리콘 질화막(110) 및 패드 산화막(105)을 식각한다. 실리콘 질화막(110) 식각시, 반도체 기판(100)의 손실이 최소화될 수 있도록 고선택적 식각 방식을 이용한다.
도 2b에 도시된 바와 같이, 포토레지스트 패턴(115)을 공지의 방식으로 제거한다. 그 후에, 반도체 기판(100) 및 실리콘 질화막(110) 상부에폴리실리콘막(120)을 약 400 내지 600℃의 온도 범위에서, 스텝 커버리지(step coverage)가 우수한 LPCVD(low pressure chemical vapor deposition) 방식으로 형성한다. 이때, 증착 소스로는 SiH4또는 Si2H6을 사용할 수 있고, 약 50 내지 500Å 두께로 형성할 수 있다. 또한, 폴리실리콘막(120)은 소정의 도펀트, 예를 들어, 인(P) 이온이 1021개/㎤ 이하로 주입될 수 있다.
그 다음, 도 2c에 도시된 바와 같이, 폴리실리콘막(120)을 비등방성 식각하여, 패터닝된 실리콘 질화막(110) 및 패드 산화막(105) 측벽에 폴리실리콘 스페이서(125)를 형성한다. 이어서, 실리콘 질화막(110) 및 폴리실리콘 스페이서(125)를 마스크로 하여, 노출된 반도체 기판(100)을 소정 깊이만큼 식각하여, 트렌치(S)를 형성한다. 트렌치(S) 식각시 발생될 수 있는 데미지를 제거하기 위하여, 클리닝 공정을 실시할 수 있다.
도 2d를 참조하여, 결과물 표면을 산화시킨다. 그러면, 폴리실리콘 스페이서(125) 및 트렌치(S) 표면은 산화되어, 산화막(130)이 형성되고, 실리콘 질화막(110)은 산화되지 않는다.
그후, 도 2e에서와 같이, 산화막(130)을 습식 식각 또는 클리닝 방식에 의하여 제거하면, 트렌치 상단 모서리 부분의 첨점이 제거된다. 산화막(130)을 제거하기 위하여 사용되는 식각액으로는 HF 또는 BOE(buffered oxide etchant)가 있다. 이어서, 도면에는 도시되지 않았지만, 트렌치 내부에 절연물을 충진시켜, STI를 형성한다.
이상에서 자세히 설명한 바와 같이, 소자 분리 영역이 노출되도록 실리콘 질화막을 소정 부분 패터닝한다음, 실리콘 질화막 측벽에 폴리실리콘 스페이서를 형성한다. 그후, 실리콘 질화막 패턴 및 폴리실리콘 스페이서를 마스크로 이용하여, 트렌치를 형성한다음, 트렌치 내측벽 및 폴리실리콘 스페이서를 산화시킨다. 그후 산화막을 선택적으로 제거함으로써, 트렌치 상단 모서리 부분의 첨점을 제거한다.
이에따라, 스트레스 및 전계 집중을 방지할 수 있고, 소자 분리막의 모우트 깊이를 용이하게 제어할 수 있어, 이후 게이트 전극 형성시 찌꺼기 잔류를 방지할 수 있다. 아울러, 균일한 액티브 영역을 확보할 수 있으므로, 액티브 영역상에 형성되는 소자 특성을 확보할 수 있고, 웨이퍼별 로트별 차이를 줄일 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
전술한 본 발명은 STI의 가장자리 부분을 균일하게 라운딩하여, 균일한 액티브 영역을 확보할 수 있으며, 이로 인하여 반도체 장치의 신뢰도를 개선할 수 있다.
Claims (6)
- 반도체 기판상에 소자 분리 예정 영역이 노출되도록 저부에 패드 산화막을 포함하는 실리콘 질화막 패턴을 형성하는 단계;상기 실리콘 질화막 패턴의 양 측벽에 폴리실리콘 스페이서를 형성하는 단계;상기 실리콘 질화막 패턴 및 폴리실리콘 스페이서를 마스크로 하여 반도체 기판을 식각하여, 트렌치를 형성하는 단계;상기 폴리실리콘 스페이서 및 트렌치 내측벽을 산화시켜, 산화막을 형성하는 단계; 및상기 산화막을 제거하여, 상기 트렌치 상단 모서리의 첨점을 제거하는 단계를 포함하는 반도체 장치의 소자 분리막 형성방법.
- 제 1 항에 있어서,상기 폴리실리콘 스페이서를 형성하는 단계는,상기 실리콘 질화막 패턴 및 반도체 기판 상부에 폴리실리콘막을 증착하는 단계; 및상기 폴리실리콘막을 비등방성 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
- 제 2 항에 있어서,상기 폴리실리콘막은 약 400 내지 600℃의 온도 범위에서, LPCVD(low pressure chemical vapor deposition) 방식으로 형성하는 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
- 제 2 항에 있어서,상기 폴리실리콘막은 약 50 내지 500Å 두께로 형성하는 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
- 제 1 항에 있어서,상기 폴리실리콘막은 인(P) 이온이 1021개/㎤ 이하로 주입되어 있는 막인 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
- 제 1 항에 있어서,상기 산화막을 제거하는 단계는 HF 또는 BOE(buffered oxide etchant)로 제거하는 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
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|---|---|---|---|---|
| US7507635B2 (en) * | 2004-12-28 | 2009-03-24 | Dongbu Electronics, Co., Ltd. | CMOS image sensor and method of fabricating the same |
| KR101284387B1 (ko) * | 2006-12-26 | 2013-07-09 | 매그나칩 반도체 유한회사 | 반도체 소자 제조 방법 |
| CN104540777A (zh) * | 2013-07-19 | 2015-04-22 | Lg化学株式会社 | 用于形成透明导电膜的核-壳纳米颗粒及使用其的透明导电膜的制造方法 |
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2002
- 2002-12-30 KR KR1020020086507A patent/KR20040059998A/ko not_active Application Discontinuation
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