KR20080095621A - 반도체 소자의 소자 분리막 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 트렌치가 형성된 반도체 기판이 제공되는 단계, 상기 트렌치 측벽에 스페이서를 형성하는 단계, 상기 스페이서 사이에 노출된 상기 트렌치 저면의 상기 반도체 기판에서의 증착 속도가 상기 스페이서의 표면에서보다 더 빨라지도록 제1 절연막을 형성하여 상기 트렌치의 일부를 채우는 단계, 및 상기 트렌치가 채워지도록 상기 제1 절연막 상에 제2 절연막을 형성하는 단계를 포함함으로써, 산화막이나 질화막으로 이루어진 스페이서의 표면에서보다 트렌치 저면의 노출된 반도체 기판에서의 O3-TEOS막의 성장을 빠르게 하여 트렌치 내 마주보는 측벽에서 증착되는 O3-TEOS막이 서로 맞닿는 것을 방지함에 따라 심(seam) 발생을 억제하여 트렌치 매립 특성을 향상시킬 수 있다.
소자 분리막, O3-TEOS막, 성장 속도, 심(seam), 갭 필
Description
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위해 순차적으로 도시한 공정단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 게이트 절연막
104 : 도전막 106 : 버퍼 산화막
108 : 질화막 110 : 하드 마스크
112 : 소자 분리 마스크 114 : 트렌치
116 : 측벽 산화막 118 : 제1 절연막
118a : 스페이서 120 : 제2 절연막
122 : 제3 절연막 124 : 소자 분리막
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 하부막의 종류에 따른 O3-TEOS막의 성장률 차이를 이용하여 심(seam) 발생 없이 트렌치를 매립할 수 있는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 소자 분리막 형성 공정이 더욱더 어려워지고 있다. 이에 따라, 반도체 기판에 트렌치를 형성한 후 이를 매립하는 STI(Shallow Trench Isolation) 방법을 이용하여 소자 분리막을 형성하고 있다. 한편, STI 방법에도 여러 가지 방법이 있는데 그 중에서 반도체 기판 상에 적층된 게이트 절연막, 폴리실리콘막 및 하드 마스크를 순차적으로 식각하여 트렌치를 형성하고, 트렌치가 매립되도록 전체 구조 상에 산화막을 형성하는 방법이 적용되고 있다.
그러나, 고집적화된 소자의 경우, 트렌치의 입구 폭에 비해 트렌치 깊이가 깊기 때문에 트렌치를 보이드 없이 매립하는 것은 매우 어려운 실정이다. 그 이유는 트렌치에 산화막을 매립하는데 있어서, 트렌치 입구가 트렌치 바닥에 비해 증착 속도가 빠르기 때문에 산화막 증착이 진행되면서 오버행(overhang)이 발생하여 트렌치 입구가 막히게 되어 트렌치 내부에 보이드(void)가 발생하기 때문이다.
일반적으로 갭 필(gap-fill) 특성이 우수한 고밀도 플라즈마(High Density Plasma; HDP) 산화막이 트렌치 갭 필에 사용되고 있지만, 소자가 더욱더 고집적화됨에 따라 기존의 HDP 방식의 산화막 증착 방법은 증착 장비의 한계에 도달한 상태로서 갭 필에 어려움이 있다.
상술한 문제점을 해결하기 위하여 최근에는 HDP 방식의 산화막 대신 O3-TEOS 막을 증착하여 트렌치를 갭 필 하는 방법이 도입되었다. 그러나, O3-TEOS막은 마주보는 측벽에서 O3-TEOS막이 증착되면서 증착된 O3-TEOS막이 서로 맞닿아 심(seam)이 형성되고, 심이 발생된 부분의 막질이 다공성(porous)을 지닌다. 이로 인해 후속 공정으로 습식 식각 공정을 진행하는 경우 심이 노출되어 비정상적인 식각형상이 나타나는 문제가 발생한다.
본 발명은 트렌치의 마주보는 측벽에 형성되는 절연막이 맞닿는 것을 방지하여 심(seam) 발생을 억제함으로써, 트렌치 매립 특성을 향상시킬 수 있는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
본 발명의 일 실시예에 따른 반도체 소자의 소자 분리막 형성 방법은, 트렌치가 형성된 반도체 기판이 제공되는 단계, 트렌치 측벽에 스페이서를 형성하는 단계, 스페이서 사이에 노출된 트렌치 저면의 반도체 기판에서의 증착 속도가 스페이서의 표면에서보다 더 빨라지도록 제1 절연막을 형성하여 트렌치의 일부를 채우는 단계, 및 트렌치가 채워지도록 제1 절연막 상에 제2 절연막을 형성하는 단계를 포함한다.
상기에서, 스페이서를 형성하는 단계는, 트렌치를 포함한 전체 구조 상부에 라이너 형태의 절연막을 형성하는 단계, 및 스페이서 식각 공정으로 절연막의 일부를 식각하여 트렌치 측벽에 트렌치 저면의 반도체 기판을 노출시키는 스페이서를 형성하는 단계를 포함한다. 스페이서는 산화막 또는 질화막으로 형성되며, PE-TEOS막, 열 산화막, PE-SiN막 및 LP-Si3N4막 중 어느 하나로 형성된다.
제1 절연막은 O3-TEOS막으로 형성되며, 플라즈마화학기상증착(PECVD) 방법 또는 저압화학기상증착(LPCVD) 방법으로 형성된다. 제2 절연막은 O3-TEOS막 또는 HDP(High Density Plasma) 산화막으로 형성된다. 스페이서 형성 전, 트렌치의 측벽에 측벽 산화막을 형성하는 단계, 및 측벽 산화막 상에 라이너 절연막을 형성하는 단계를 더 포함한다. 트렌치 저면의 측벽 산화막 및 라이너 절연막은 스페이서 형성 시 스페이서 식각 공정으로 제거한다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 보다 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위해 순차적으로 도시한 공정단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상에 게이트 절연막(102), 도전막(104) 및 소자 분리 마스크(112)를 순차적으로 형성한다. 게이트 절연막(102)은 실리콘 산화막(SiO2)으로 형성할 수 있으며, 이 경우 산화(Oxidation) 공정으로 형성할 수 있다. 한편, 게이트 절연막(102)은 플래시 메모리 소자의 경우 터널 산화막으로 형성한다. 도전막(104)은 반도체 소자의 게이트 전극으로 사용하기 위한 것으로, 폴리실리콘막, 금속막 또는 이들의 적층막으로 형성할 수 있다. 도전막(104)은 일반적인 플래시 메모리 소자의 플로팅 게이트(Floating Gate)로 사용될 경우 폴리실리콘막, 금속막 또는 이들의 적층막으로 형성할 수 있다. 반면, 소노스(SONOS) 구조를 갖는 플래시 메모리 소자에 있어서는 전자 저장막으로 사용하기 위하여 도전막(104) 대신 질화막으로 형성한다. 소자 분리 마스크(112)는 버퍼 산화막(106), 질화막(108) 및 하드 마스크(110)의 적층막으로 형성할 수 있다. 하드 마스크(110)는 질화막, 산화막 또는 아모퍼스 카본막(amorphous carbon layer)으로 형성할 수 있다.
이어서, 마스크(미도시)를 이용한 식각 공정으로 소자 분리 영역의 소자 분리 마스크(112), 도전막(104) 및 게이트 절연막(102)을 순차적으로 식각하여 반도체 기판(100)의 소자 분리 영역을 노출시킨다. 보다 구체적으로 설명하면 다음과 같다. 소자 분리 마스크(112) 상에 포토레지스트를 도포하여 포토레지스트막(미도시)을 형성하고 노광 및 현상 공정을 실시하여 소자 분리 영역의 소자 분리 마스크(112)를 노출시키는 포토레지스트 패턴(미도시)을 형성한다. 이어서, 포토레지스트 패턴을 이용한 식각 공정으로 소자 분리 마스크(112)의 소자 분리 영역을 식각 한다. 이후, 포토레지스트 패턴을 제거한다. 계속해서, 소자 분리 마스크(112)를 이용한 식각 공정으로 도전막(104) 및 게이트 절연막(102)을 식각한다. 이로써, 소자 분리 영역의 반도체 기판(100)이 노출된다. 질화막(108), 버퍼 산화막(106), 도전막(104) 및 게이트 절연막(102)을 식각하는 과정에서 하드 마스크(110)도 일부 두께만큼 식각된다. 이어서, 노출된 소자 분리 영역의 반도체 기판(100)을 식각 공정으로 식각하여 트렌치(114)를 형성한다.
도 1b를 참조하면, 트렌치(114)를 형성하기 위한 식각 공정에 의해 트렌치(114)의 측벽 및 저면에 발생된 식각 손상을 치유하기 위하여 산화 공정을 더 실시할 수 있다. 이로써, 산화 공정을 통해 트렌치(114)의 측벽 및 저면이 산화되어 식각 손상층이 측벽 산화막(116)으로 형성된다. 한편, 산화 공정에 의해 트렌치(114)의 측벽 및 저면 뿐만 아니라 도전막(104) 및 소자 분리 마스크(112)의 표면도 일부 두께만큼 산화될 수 있다. 이 경우, 측벽 산화막(116)은 전체 표면에 형성되며, 트렌치(114)의 측벽 및 저면에 상대적으로 실리콘 성분이 많이 분포되어 있기 때문에 트렌치(114)의 측벽 및 저면에서 측벽 산화막(116)이 보다 두껍게 형성된다. 또한, 측벽 산화막(116) 상에는 트렌치(114) 매립 특성을 향상시키기 위하여 라이너 절연막(미도시)을 더 형성할 수 있다. 이때, 라이너 절연막은 산화막 또는 질화막으로 형성할 수 있다.
도 1c를 참조하면, 트렌치(114)의 일부가 채워지도록 트렌치(114)를 포함하는 전체 구조 표면에 절연 물질을 증착하여 스페이서용 제1 절연막(118)을 라이너 형태로 형성한다. 제1 절연막(118)은 산화막 또는 질화막으로 형성할 수 있다. 바 람직하게, 제1 절연막(118)은 PE-TEOS막, 열 산화막, PE-SiN막 및 LP-Si3N4막 중 어느 하나로 형성한다.
도 1d를 참조하면, 스페이서 식각 공정을 실시하여 제1 절연막(118)을 식각한다. 스페이서 식각 공정은 건식 식각(dry etch) 공정으로 실시할 수 있으며, 바람직하게 에치백(etchback) 공정으로 실시할 수 있다. 이때, 스페이서 식각 공정 시 제1 절연막(118)의 수평부는 모두 제거되고, 수평부에 비해 두껍게 증착된 수직부만 트렌치(114) 내부에 잔류되어 트렌치(114)의 측벽에 스페이서(118a)가 형성된다.
한편, 스페이서 식각 공정 시 스페이서(118a)를 마스크로 하여 스페이서(118a) 사이의 노출된 측벽 산화막(116)도 함께 식각한다. 이로써, 트렌치(114) 저면에서 스페이서(118a) 사이의 측벽 산화막(116)이 제거됨에 따라 스페이서(118a) 사이의 반도체 기판(100) 표면이 노출된다.
또한, 측벽 산화막(116) 상에 라이너 절연막이 형성될 경우, 스페이서 식각 공정 시 스페이서(118a)를 마스크로 하여 스페이서(118a) 사이의 노출된 라이너 절연막을 제거한 후 노출된 측벽 산화막(116)도 함께 식각하여 트렌치(114) 저면의 반도체 기판(100) 표면을 노출시킨다.
도 1e를 참조하면, 트렌치(114)의 일부가 채워지도록 절연 물질을 증착하여 트렌치(114) 내부에 제2 절연막(120)을 형성한다. 제2 절연막(120)은 트렌치(114)의 갭 필(gap-fill) 능력을 향상시키기 위하여 O3-TEOS막으로 형성한다. 이때, O3- TEOS막은 화학기상증착(Chemical Vapor Deposition; CVD) 방법으로 형성할 수 있으며, 바람직하게 플라즈마화학기상증착(Plasma Enhanced-Chemical Vapor Deposition; PECVD) 방법 또는 저압화학기상증착(Low Pressure-Chemical Vapor Deposition; LPCVD 방법으로 형성할 수 있다.
특히, O3-TEOS막은 하부막(under layer)의 종류에 따라 각각 다른 증착 속도를 갖으며, 이를 하기의 표 1에 나타낸다.
| 하부막의 종류 | O3 사용량 | 증착 속도(Å/분) | 비율 |
| 베어 실리콘 웨이퍼 | 10g/N㎥ | 680 | 1 |
| 베어 실리콘 웨이퍼 | 110g/N㎥ | 634 | 0.93 |
| 열 산화막 | 10g/N㎥ | 462 | 0.63 |
| 열 산화막 | 110g/N㎥ | 536 | 0.79 |
| PE-SiN막 | 110g/N㎥ | 401 | 0.59 |
| PE-TEOS막 | 110g/N㎥ | 423 | 0.62 |
| LP-Si3N4 | 110g/N㎥ | 399 | 0.59 |
| 폴리 실리콘막 | 110g/N㎥ | 564 | 0.83 |
상기 표 1을 참조하면, O3-TEOS막의 증착 속도는 하부막의 종류가 베어 실리콘 웨이퍼(Bare Silicon Wafer), 폴리실리콘막(Poly Silicon), 열 산화막(Thermal Oxide), PE-산화막 및 LP-질화막의 순으로 낮아진다. 따라서, 하부막이 베어 실리콘 웨이퍼일 경우 산화막이나 질화막에 비해 O3-TEOS막의 성장률(Growth Rate)이 높다.
본 발명에서는 스페이서(118a) 사이의 측벽 산화막(116)을 식각하여 트렌치(114) 저면의 반도체 기판(100)을 노출시키는데, 이때, 반도체 기판(100)은 실질적으로 베어 실리콘 웨이퍼 상태이다. 따라서, PECVD 방법 또는 LPCVD 방법을 이용하여 O3-TEOS막으로 이루어지는 제2 절연막(120)을 형성할 경우, 산화막이나 질화막으로 이루어지는 스페이서(118a)의 표면에서보다 트렌치(114) 저면의 베어 실리콘 웨이퍼로 이루어지는 반도체 기판(100)에서 O3-TEOS막의 증착 속도가 더 빠르므로, 트렌치(114) 저면에서의 O3-TEOS막의 성장률이 트렌치(114)의 마주보는 스페이서(118a)에서보다 빠르게 된다. 이로 인해, 트렌치(114) 내부에 O3-TEOS막으로 이루어지는 제2 절연막(120)을 증착하는 동안 트렌치(114) 저면에서 빠르게 성장하는 O3-TEOS막에 의해 트렌치(114)의 마주보는 스페이서(118a)의 측벽에 형성되는 제2 절연막(120)이 맞닿아 발생되는 심(seam) 발생을 억제할 수 있다.
상기한 바와 같이, 본 발명에서는 트렌치(114) 저면의 반도체 기판(100)을 노출시켜 트렌치(114) 저면과 측벽에서의 O3-TEOS막의 증착 속도 차이를 극대화하고, 이를 통해 트렌치(114) 저면과 측벽에서의 O3-TEOS막의 성장률 차이를 극대화시킴으로써, 트렌치(114) 내부에 제2 절연막(120) 형성 시 심(seam) 발생을 억제하여 트렌치(114) 갭 필 특성을 향상시킬 수 있다.
도 1f를 참조하면, 트렌치(114)가 완전히 채워지도록 제2 절연막(120) 상에 절연 물질을 증착하여 제3 절연막(122)을 형성한다. 제3 절연막(122)은 산화막이면 모두 적용 가능하며, 바람직하게 O3-TEOS막 또는 HDP(High Density Plasma) 산화막 으로 형성한다. 이때, 제3 절연막(122)을 O3-TEOS막으로 형성할 경우 제3 절연막(122)은 제2 절연막(120) 형성 시 증착 시간을 늘려 제2 절연막(120)과 동시에 형성할 수 있다. 이로써, 제2 절연막(120) 및 제3 절연막(122)을 포함하는 소자 분리막(124)이 형성된다.
본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
본 발명은 스페이서를 형성하면서 트렌치 저면의 반도체 기판을 노출시켜 트렌치 내부에 O3-TEOS로 이루어지는 절연막을 증착하는 동안 산화막이나 질화막으로 이루어지는 스페이서의 표면에서보다 트렌치 저면의 노출된 반도체 기판에서의 O3-TEOS막의 증착 속도를 빠르게 함으로써, 트렌치의 마주보는 측벽에 형성되는 O3-TEOS막이 맞닿아 발생되는 심(seam) 발생을 억제하여 트렌치 갭 필 특성을 향상시킬 수 있다.
Claims (9)
- 트렌치가 형성된 반도체 기판이 제공되는 단계;상기 트렌치 측벽에 스페이서를 형성하는 단계;상기 스페이서 사이에 노출된 상기 트렌치 저면의 상기 반도체 기판에서의 증착 속도가 상기 스페이서의 표면에서보다 더 빨라지도록 제1 절연막을 형성하여 상기 트렌치의 일부를 채우는 단계; 및상기 트렌치가 채워지도록 상기 제1 절연막 상에 제2 절연막을 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서, 상기 스페이서를 형성하는 단계는,상기 트렌치를 포함한 전체 구조 상부에 라이너 형태의 절연막을 형성하는 단계; 및스페이서 식각 공정으로 상기 절연막의 일부를 식각하여 상기 트렌치 측벽에 상기 트렌치 저면의 상기 반도체 기판을 노출시키는 스페이서를 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 스페이서는 산화막 또는 질화막으로 형성되는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 스페이서는 PE-TEOS막, 열 산화막, PE-SiN막 및 LP-Si3N4막 중 어느 하나로 형성되는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 제1 절연막은 O3-TEOS막으로 형성되는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 제1 절연막은 플라즈마화학기상증착(PECVD) 방법 또는 저압화학기상증착(LPCVD) 방법으로 형성되는 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 제2 절연막은 O3-TEOS막 또는 HDP 산화막으로 형성되는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서, 상기 스페이서 형성 전,상기 트렌치의 측벽에 측벽 산화막을 형성하는 단계; 및상기 측벽 산화막 상에 라이너 절연막을 형성하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성 방법.
- 제 8 항에 있어서,상기 트렌치 저면의 상기 측벽 산화막 및 상기 라이너 절연막은 스페이서 형성 시 스페이서 식각 공정으로 제거하는 반도체 소자의 소자 분리막 형성 방법.
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