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KR20040053752A - 셀 비가 작은 메모리 셀을 구비하는 반도체 기억 장치 - Google Patents

셀 비가 작은 메모리 셀을 구비하는 반도체 기억 장치

Info

Publication number
KR20040053752A
KR20040053752A KR1020030058945A KR20030058945A KR20040053752A KR 20040053752 A KR20040053752 A KR 20040053752A KR 1020030058945 A KR1020030058945 A KR 1020030058945A KR 20030058945 A KR20030058945 A KR 20030058945A KR 20040053752 A KR20040053752 A KR 20040053752A
Authority
KR
South Korea
Prior art keywords
bit line
memory cell
node
voltage
word line
Prior art date
Application number
KR1020030058945A
Other languages
English (en)
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KR100510034B1 (ko
Inventor
이즈츠다카시
Original Assignee
가부시끼가이샤 르네사스 테크놀로지
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 르네사스 테크놀로지 filed Critical 가부시끼가이샤 르네사스 테크놀로지
Publication of KR20040053752A publication Critical patent/KR20040053752A/ko
Application granted granted Critical
Publication of KR100510034B1 publication Critical patent/KR100510034B1/ko

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Abstract

메모리 셀(100)에 있어서, 드라이버 트랜지스터인 N 채널 MOS 트랜지스터(102, 104)와 액세스 트랜지스터인 N 채널 MOS 트랜지스터(106, 108)와의 셀 비는 1이고, 제 1 및 제 2 기억 노드(118, 120)에는 각각 캐패시터(114, 116)가 접속된다. 워드선 드라이버(150)는 전원 전압 Vcc가 승압된 전압 Vpp를 승압 전원 발생 회로(38)로부터 받아, 워드선(148)을 그 승압된 전압 Vpp에서 활성화한다. 비트선 프리차지 회로(130)는 BLPC 신호 발생 회로(152)로부터 출력되는 신호에 따라서, 워드선(148)의 비활성화시, 비트선(140, 142)을 전원 전위 Vcc로 프리차지한다.

Description

셀 비가 작은 메모리 셀을 구비하는 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE WITH MEMORY CELL HAVING LOW CELL RATIO}
본 발명은 반도체 기억 장치에 관한 것으로, 특히, 스태틱형 메모리 셀을 구비한 반도체 기억 장치에 관한 것이다.
대표적인 반도체 기억 장치의 하나인 SRAM(Static Random Access Memory)는 기억 데이터를 유지하기 위한 리프레쉬 동작이 불필요한 RAM이다. SRAM의 메모리 셀은, 부하 소자 및 드라이버 트랜지스터로 이루어지는 2개의 인버터를 교차 접속한 플립플롭이 액세스 트랜지스터를 거쳐서 비트선쌍에 접속되는 구성으로 되어 있다.
SRAM의 메모리 셀에서는, 플립플롭에서의 2개의 기억 노드의 전위 상태가 기억 데이터에 대응하여, 예컨대, 2개의 기억 노드의 전위가 각각 H(논리 하이) 레벨, L(논리 로우) 레벨에 상당할 때가 기억 데이터 "1"에 대응하고, 그 반대의 상태가 기억 데이터 "0"에 대응한다. 교차 접속된 기억 노드 상의 데이터는 쌍(雙)안정 상태이며, 전원 전압이 공급되고 있는 한은 상태가 유지된다.
SRAM의 메모리 셀에서 데이터의 기록이 실행될 때는, 기록 데이터에 대응하여 비트선쌍에 상반하는 전압을 인가해서, 워드선을 활성화하여 액세스 트랜지스터를 ON함으로써 플립플롭의 상태를 설정한다. 한편, 데이터의 판독은, 워드선을 활성화하여 액세스 트랜지스터를 ON해서, 2개의 기억 노드의 전위를 비트선쌍에 각각 전달하고, 이 때의 비트선쌍의 전위 변화를 검출함으로써 실행된다.
또한, SRAM에는 비트선쌍을 프리차지하는 비트선 프리차지 회로가 구비되어 있다. 비트선 프리차지 회로는 N 채널 MOS 트랜지스터로 구성되며, 프리차지 지령을 받고 있는 기간 동안, 비트선쌍을 전원 전압 Vcc-Vth의 전위로 프리차지한다. 여기서, Vth는 비트선 프리차지 회로를 구성하는 N 채널 MOS 트랜지스터의 임계값 전압이다.
종래부터, SRAM의 메모리 셀은, 판독 동작 시에 기억 데이터가 파괴되는 것을 방지하기 위해서, 드라이버 트랜지스터와 액세스 트랜지스터와의 전류 구동 능력비(「셀 비(比)」나 「β 비」라고도 함)가 2.5∼3 이상으로 되도록 설계된다. 셀 비를 마련하는 이유는, 데이터 판독 시에 워드선이 활성화되면 접속 전위로 소정의 기억 노드에 비트선으로부터 전하가 공급되지만, 그 공급되는 전하를 드라이버 트랜지스터가 충분한 구동력을 갖고 방전할 수 없으면, 공급된 전하에 의해서기억 노드의 전위가 상승하고, 또 한쪽의 드라이버 트랜지스터가 ON함으로써 기억 데이터가 파괴되어 버리기 때문이다.
이 때문에, 일반적으로, SRAM에서는 드라이버 트랜지스터의 게이트 폭을 액세스 트랜지스터의 게이트 폭보다 크게 할 필요가 있고, 이에 의해서 SRAM의 메모리 셀이 대형화된다.
그래서, 셀 비를 1 또는 1 근방(이하, 「레티오리스(ratioless)」라고도 함)으로 할 수 있어, 그에 따라 메모리 셀의 면적 축소를 도모한 SRAM이 일본 특허 공개 소화 제 63-128662 호 공보에 개시되어 있다. 이 SRAM은 비트선쌍에 접속되는 플립플롭형 센스 증폭기를 구비한다. 이 센스 증폭기는, 데이터의 판독 동작이 시작되어 비트선쌍상에 기억 데이터가 판독된 후, 레티오리스로 함으로써 기억 데이터가 파괴되기까지의 얼마안되는 시간에 활성화되어, 그 판독 데이터를 증폭하여 재차 메모리 셀에 기록한다. 이것에 의해서, 레티오리스로 하여도 결과적으로 기억 데이터가 파괴되지 않는 SRAM이 실현되어 있다.
SRAM에서는, 메모리 셀이 대형화한다고 하는 문제가 있는 한편, 판독 속도라고 하는 관점에서는 드라이버 트랜지스터의 전류 구동 능력은 큰 쪽이 좋다. 그러나, 드라이버 트랜지스터의 전류 구동 능력을 크게 하면, 드라이버 트랜지스터의 도통시의 임피던스가 작아져, 기록 불능으로 된다고 하는 문제가 있다. 반대로, 기록이 용이하게 되도록 드라이버 트랜지스터의 전류 구동 능력을 작게 하면, 상술한 바와 같이, 판독 동작 시에 기억 데이터가 파괴된다.
그래서, 이러한 문제의 해결을 도모한 SRAM이 일본 특허 공개 소화 제 62-257698 호 공보에 개시되어 있다. 이 SRAM은 드라이버 트랜지스터의 드레인과 일정 전위 사이에 용량이 접속된다. 이것에 의해서, 이 용량의 방전 상태를 이용하여 기억 데이터의 판독 속도의 향상이 도모되고, 또한, 이 용량의 축전 전하에 의해 판독 동작 시의 기억 데이터의 파괴가 방지된다.
최근, IT 기술의 비약적인 진전과 함께, 여러 전자 기기에서 소형화 및 고성능화의 요구가 점점 더 높아지고 있다. 그리고, 전자 기기에 탑재되는 반도체 기억 장치에 대해서도, 고집적화 및 고성능화(고속화 또한 저소비 전력화)를 모두 만족하는 것이 요구되고 있다.
상술한 일본 특허 공개 소화 제 63-128662 호 공보에 개시된 SRAM은 레티오리스를 실현하여 고집적예에 적합한 것으로 말할 수 있지만, 이 SRAM에서의 판독 동작은 메모리 셀 내의 기억 데이터가 일단 파괴되는 파괴 판독이며, 판독 동작에서 메모리 셀의 외부로부터 메모리 셀로 기억 데이터를 재차 기록하는 동작이 필요해진다. 그리고, 이 재기록 동작은 활성화되는 워드선에 접속되는 모든 메모리 셀에 대하여 실행되어야 한다. 이로 인해, 이 SRAM에서는 더욱 고속화나 저소비 전력화는 실현할 수 없다.
또한, 최근 몇 년은 전자 기기의 휴대화나 에너지 절약화를 배경에, 반도체 기억 장치에 대한 저소비 전력화의 필요가 특히 높아져 오고 있다. 소비 전력은 전원 전압의 2승에 비례하기 때문에, 저소비 전력화에 대해서는 전원 전압의 저전압화가 가장 유효하다. 따라서, 새롭게 제안되는 반도체 기억 장치도 저전압 하에서의 사용이 당연히 상정되어, 저전압 하에서도 높은 성능(performance)을 갖는 것이 필요하게 된다.
상술한 일본 특허 공개 소화 제 63-128662 호 공보나 일본 특허 공개 소화 제 62-257698 호 공보에 개시된 종래의 SRAM은 이러한 저전압화에 충분히 대응할 수 없다. 즉, 예를 들면 외부 전원 전압이 1.8V이고, 메모리 셀을 구성하는 액세스 트랜지스터 및 드라이버 트랜지스터의 임계값 전압이 1.0V라고 하면, 종래의 SRAM에서는 메모리 셀의 기억 노드의 전위를 최대 0.8V까지밖에 상승시킬 수 없어, 드라이버 트랜지스터를 ON시킬 수 없게 된다.
여기서, 트랜지스터의 임계값 전압을 낮추는 것을 생각할 수 있지만, 임계값 전압을 낮추면 OFF 시의 리크 전류가 증가하여, 대기 동안의 소비 전력이 증가해 버린다. 따라서, 종래의 SRAM에서는 저소비 전력화에 충분히 대응할 수가 없다.
또한, 상술한 일본 특허 공개 소화 제 62-257698 호 공보에 개시된 SRAM은 판독 속도의 향상 및 판독 파괴의 방지를 실현할 수 있지만, 기록 동작에서는 마련한 용량의 충방전이 필요하기 때문에, 그 분만큼 기록 동작에 필요한 시간은 길어진다. 그리고, 상술한 저전압화가 진행됨에 따라 용량의 충방전 시간은 점점더 길어져, 반도체 기억 장치의 고속화를 실현하는 것이 곤란해진다.
그래서, 본 발명은 이러한 과제를 해결하기 위해서 행해진 것으로서, 그 목적은, 레티오리스를 실현하여 메모리 셀의 면적을 축소하고, 고집적화를 실현함과 동시에, 저전압 하에서 안정하고 또한 고속으로 동작하는 반도체 기억 장치를 제공하는 것이다.
도 1은 본 발명의 실시예 1에 따른 반도체 기억 장치의 구성을 개념적으로 나타내는 전체 블럭도,
도 2는 실시예 1에 따른 반도체 기억 장치에서의 메모리 셀 어레이에 행렬 형상으로 배치되는 메모리 셀 및 그 주변 회로의 구성을 나타내는 회로도,
도 3은 데이터 판독 시에 있어서의 기억 노드, 비트선쌍 및 워드선의 전위 변화를 나타내는 도면,
도 4는 도 2에 나타내는 메모리 셀에서의 판독 동작에서, 캐패시터의 용량값에 대한 기억 노드의 최대 전위의 의존성을 나타낸 도면,
도 5는 도 1에 나타내는 메모리 셀 어레이에서의 메모리 셀의 어레이 배치를 도시하는 도면,
도 6은 도 5에 나타내는 비트선 프리차지 회로의 활성 상태를 설명하는 타이밍차트,
도 7은 실시예 2에 따른 반도체 기억 장치에서의 메모리 셀 어레이에 행렬 형상으로 배치되는 메모리 셀 및 그 주변 회로의 구성을 나타내는 회로도,
도 8은 본 발명의 실시예 3에 따른 반도체 기억 장치의 구성을 개념적으로 나타내는 전체 블럭도,
도 9는 실시예 3에 따른 반도체 기억 장치에서의 메모리 셀 어레이에 행렬 형상으로 배치되는 메모리 셀 및 그 주변 회로의 구성을 나타내는 회로도,
도 10은 실시예 4에 따른 반도체 기억 장치에서의 메모리 셀 어레이에 행렬 형상으로 배치되는 메모리 셀 및 그 주변 회로의 구성을 나타내는 회로도.
도면의 주요 부분에 대한 부호의 설명
10, 10A, 10B, 10C : 반도체 기억 장치
12 : 행 어드레스 단자
14 : 열 어드레스 단자
16 : 제어 신호 단자
18 : 데이터 입출력 단자
20 : 전원 단자
22 : 행 어드레스 버퍼
24 : 열 어드레스 버퍼
26 : 제어 신호 버퍼
28 : 입출력 버퍼
30 : 행 어드레스 디코더
32 : 열 어드레스 디코더
34 : 센스 앰프/기록 드라이버
35 : 멀티플렉서
36, 36A : 메모리 셀 어레이
38, 38A, 38B, 38C : 승압 전원 발생 회로
40 : 강압 전원 발생 회로
100, 100A : 메모리 셀
102~108, 232~236 : N 채널 MOS 트랜지스터
110, 112 : P 채널 MOS 트랜지스터
본 발명에 따르면, 반도체 기억 장치는, 데이터를 기억하는 메모리 셀과, 메모리 셀과 접속되는 워드선과, 메모리 셀과 접속되고 각 비트선이 제 1 용량값을 갖는 비트선쌍과, 비트선쌍을 전원 전위로 프리차지하는 비트선 프리차지 회로와, 전원 전위보다도 높은 제 1 전위의 전압을 발생하는 승압 회로와, 승압 회로로부터 제 1 전위의 전압을 받아 제 1 전위의 전압에 의해 워드선을 활성화하는 워드선 활성화 회로를 구비하며, 메모리 셀은, 각각이 부하 소자 및 구동 소자로 이루어지고 교차 접속되는 제 1 및 제 2 인버터와, 제 1 인버터의 출력 노드 및 제 2 인버터의 입력 노드에 접속되고 제 1 용량값의 1/8 이상의 제 2 용량값을 갖는 제 1 기억 노드와, 제 2 인버터의 출력 노드 및 제 1 인버터의 입력 노드에 접속되고 제 2 용량값을 갖는 제 2 기억 노드와, 제 1 및 제 2 기억 노드를 비트선쌍의 한쪽 및 다른쪽의 비트선과 각각 접속하는 제 1 및 제 2 게이트 소자를 포함하며, 구동 소자의 전류 구동 능력은 제 1 및 제 2 게이트 소자의 전류 구동 능력의 2배보다도 작다.
또한, 본 발명에 따르면, 반도체 기억 장치는, 행렬 형상으로 배치되고, 또한, 데이터를 기억하는 복수의 메모리 셀을 포함하는 메모리 셀 어레이와, 메모리 셀 어레이의 행마다 배열되는 복수의 워드선과, 메모리 셀 어레이의 열마다 배열되고 각 비트선이 제 1 용량값을 갖는 복수의 비트선쌍과, 대응하는 비트선쌍을 전원 전위로 프리차지하는 복수의 비트선 프리차지 회로와, 전원 전위보다도 높은 소정의 전위의 전압을 발생하는 승압 회로와, 승압 회로로부터 소정의 전위의 전압을 받아 소정의 전위의 전압에 의해 대응하는 워드선을 활성화하는 복수의 워드선 활성화 회로를 구비하며, 복수의 메모리 셀 각각은, 각각이 부하 소자 및 구동 소자로 이루어지고 교차 접속되는 제 1 및 제 2 인버터와, 제 1 인버터의 출력 노드 및 제 2 인버터의 입력 노드에 접속되고 제 1 용량값의 1/8 이상의 제 2 용량값을 갖는 제 1 기억 노드와, 제 2 인버터의 출력 노드 및 제 1 인버터의 입력 노드에 접속되고 제 2 용량값을 갖는 제 2 기억 노드와, 제 1 및 제 2 기억 노드를 대응하는 비트선쌍의 한쪽 및 다른쪽의 비트선과 각각 접속하는 제 1 및 제 2 게이트 소자를 포함하며, 구동 소자의 전류 구동 능력은 제 1 및 제 2 게이트 소자의 전류 구동 능력의 2배보다도 작고, 복수의 워드선 중 어느 하나가 활성화되어 있을 때, 그 활성화되어 있는 워드선에 직교하는 비트선쌍에 대응하는 비트선 프리차지 회로는 불활성화된다.
본 발명에 따른 반도체 기억 장치에 따르면, 메모리 셀에 포함되는 기억 노드의 용량값을 확보하여 메모리 셀을 레티오리스로 하고, 또한, 데이터의 판독/기록 시에 비트선쌍으로부터 기억 노드로 공급되는 전하량이 충분히 확보되도록 했기 때문에, 메모리 셀의 면적이 축소되고 고집적화가 실현됨과 동시에, 저전압 하에서 안정하고 또한 고속인 동작이 실현된다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
이하, 본 발명의 실시예에 대하여 도면을 참조하면서 상세히 설명한다. 또,도면 중 동일 또는 상당 부분에는 동일 부호를 부여하고 그 설명은 반복하지 않는다.
(실시예 1)
도 1은 본 발명의 실시예 1에 따른 반도체 기억 장치(10)의 구성을 개념적으로 나타내는 전체 블럭도이다.
도 1을 참조하면, 반도체 기억 장치(10)는 행 어드레스 단자(12)와, 열 어드레스 단자(14)와, 제어 신호 단자(16)와, 데이터 입출력 단자(18)와, 전원 단자(20)를 구비한다. 또한, 반도체 기억 장치(10)는 행 어드레스 버퍼(22)와, 열 어드레스 버퍼(24)와, 제어 신호 버퍼(26)와, 입출력 버퍼(28)를 구비한다. 또한, 반도체 기억 장치(10)는 행 어드레스 디코더(30)와, 열 어드레스 디코더(32)와, 센스 앰프/기록 드라이버(34)와, 멀티플렉서(35)와, 메모리 셀 어레이(36)와, 승압 전원 발생 회로(38)를 구비한다.
행 어드레스 단자(12) 및 열 어드레스 단자(14)는 각각 행 어드레스 신호 X0∼Xm 및 열 어드레스 신호 Y0∼Yn(m, n은 자연수)를 수신한다. 제어 신호 단자(16)는 기록 제어 신호 /W, 출력 허가 신호 /OE 및 칩 선택 신호 /CS를 수신한다.
행 어드레스 버퍼(22)는 행 어드레스 신호 X0∼Xm을 취입하여 내부 행 어드레스 신호를 발생해서 행 어드레스 디코더(30)로 출력한다. 열 어드레스 버퍼(24)는 열 어드레스 신호 Y0∼Yn을 취입하여 내부 열 어드레스 신호를 발생해서 열 어드레스 디코더(32)로 출력한다. 제어 신호 버퍼(26)는 기록 제어 신호 /W, 출력 허가 신호 /OE 및 칩 선택 신호 /CS를 취입하여, 기록 허가 신호 WE 및 출력 허가 신호 OE를 센스 앰프/기록 드라이버(34)로 출력한다.
데이터 입출력 단자(18)는 반도체 기억 장치(10)에서 기록/판독되는 데이터를 외부와 수수하는 단자로서, 데이터 기록 시는 외부로부터 입력되는 데이터 DQ0∼DQi(i는 자연수)를 수신하고, 데이터 판독 시에는 데이터 DQ0∼DQi를 외부에 출력한다.
입출력 버퍼(28)는, 데이터 기록 시는 데이터 DQ0∼DQi를 취입하여 래치해서 내부 데이터 IDQ0∼IDQi를 센스 앰프/기록 드라이버(34)로 출력한다. 한편, 입출력 버퍼(28)는, 데이터 판독 시에는, 센스 앰프/기록 드라이버(34)로부터 수신하는 내부 데이터 IDQ0∼IDQi를 데이터 입출력 단자(18)로 출력한다.
전원 단자(20)는 외부로부터 전원 전압 Vcc 및 접지 전압 Vss를 받는다. 승압 전원 발생 회로(38)는 전원 단자(20)로부터 전원 전압 Vcc 및 접지 전압 Vss를 받아 전압 Vpp(Vpp > 전원 전압 Vcc + Vthn)를 발생하여, 발생한 전압 Vpp를 행 어드레스 디코더(30)에 포함되는 워드선 드라이버로 출력한다. 여기서, 전압 Vthn은 메모리 셀 어레이(36)에 포함되는 메모리 셀을 구성하는 N 채널 MOS 트랜지스터의 임계값 전압이다. 또, 이 승압 전원 발생 회로(38)는 「승압 회로」를 구성한다.
행 어드레스 디코더(30)는 행 어드레스 신호 X0∼Xm에 대응하는 메모리 셀 어레이(36)상의 워드선을 선택하여, 선택된 워드선을 도시되지 않는 워드선 드라이버에 의해서 전압 Vpp에서 활성화한다. 또한, 열 어드레스 디코더(32)는 열 어드레스 신호 Y0∼Yn에 대응하는 메모리 셀 어레이(36)상의 비트선쌍을 선택하기 위한 열 선택 신호를 멀티플렉서(35)로 출력한다.
센스 앰프/기록 드라이버(34)는, 데이터 기록 시는, 제어 신호 버퍼(26)로부터 기록 허가 신호 WE를 수신하고, 입출력 버퍼(28)로부터 받는 내부 데이터 IDQ0∼IDQi의 논리 레벨에 따라서, 각 내부 데이터에 대응하는 I/O선쌍 중 어느 한쪽의 I/O선에 전원 전압 Vcc을 인가하고, 다른쪽의 I/O선에 접지 전압 GND를 인가한다. 또한, 센스 앰프/기록 드라이버(34)는, 데이터 판독 시는 제어 신호 버퍼(26)로부터 출력 허가 신호 OE를 받아, 판독 데이터에 대응하여 I/0선쌍에 발생하는 미소의 전압 변화를 검출/증폭해서, 판독 데이터의 논리 레벨을 판정하여 판독 데이터를 입출력 버퍼(28)로 출력한다.
멀티플렉서(35)는 열 어드레스 디코더(32)로부터 수신하는 열 선택 신호에 따라서, I/0선쌍을 선택된 비트선쌍과 접속한다.
메모리 셀 어레이(36)는, 메모리 셀이 행렬 형상으로 배치된 기억 소자군이며, 각 행에 대응하는 워드선을 거쳐서 행 어드레스 디코더(30)와 접속되고, 또한, 각 열에 대응하는 비트선쌍을 거쳐서 멀티플렉서(35)와 접속된다.
이 반도체 기억 장치(10)에서는, 데이터 기록 시는, 행 어드레스 신호 X0∼Xm에 따른 워드선이 행 어드레스 디코더(30)에 의해서 전압 Vpp에서 활성화되어, 열 어드레스 신호 Y0∼Yn에 따른 비트선쌍이 열 어드레스 디코더(32)에 의해서 선택되어 멀티플렉서(35)에 의해 I/O선쌍과 접속된다. 그리고, 센스 앰프/기록 드라이버(34)는 입출력 버퍼(28)로부터 수신하는 내부 데이터 IDQ0∼IDQi를 I/O선쌍에 기록하고, 이에 따라, 행 어드레스 신호 X0∼Xm 및 열 어드레스 신호 Y0∼Yn에 의해 선택된 메모리 셀에 내부 데이터 IDQ0∼IDQi가 기록된다.
한편, 데이터 판독 시는, 도시되지 않은 비트선 프리차지 회로에 의해서 각 비트선쌍이 전원 전위 Vcc로 프리차지된 후, 열 어드레스 신호 Y0∼Yn에 따른 비트선쌍이 열 어드레스 디코더(32)에 의해서 선택되고, 선택된 비트선쌍이 멀티플렉서(35)에 의해서 I/O선쌍과 접속된다. 그리고, 행 어드레스 신호 X0∼Xm에 따른 워드선이 행 어드레스 디코더(30)에 의해서 전압 Vpp에서 활성화되면, 선택된 메모리 셀로부터 비트선쌍 및 I/0선쌍으로 데이터가 판독된다.
그리고, 센스 앰프/기록 드라이버(34)는 판독 데이터에 대응하여 I/O선쌍에 발생한 미소의 전압 변화를 검출/증폭해서 판독 데이터를 입출력 버퍼(28)로 출력한다. 이것에 의해서, 행 어드레스 신호, X0∼Xm 및 열 어드레스 신호 Y0∼Yn에 의해 선택된 메모리 셀로부터 내부 데이터 IDQ0∼IDQi가 판독된다.
도 2는 실시예 1에 따른 반도체 기억 장치(10)에서의 메모리 셀 어레이(36)에 행렬 형상으로 배치되는 메모리 셀 및 그 주변 회로의 구성을 나타내는 회로도이다.
도 2를 참조하면, 메모리 셀 어레이(36)에는, 비트선쌍(140, 142) 및 워드선(148)이 직교하여 배치되고, 비트선쌍(140, 142) 및 워드선(148)에 메모리 셀(100)이 접속된다. 또한, 비트선쌍(140, 142)에는 비트선 프리차지 회로(130)가 접속된다.
워드선 드라이버(150)는 전원 전압 Vcc가 승압된 전압 Vpp을 승압 전원 발생회로(38)로부터 받아, 도시되지 않은 행 어드레스 디코더(30)에 의해 워드선(148)이 선택되면, 전압 Vpp로 워드선(148)을 활성화한다. 한편, 워드선 드라이버(150)는, 워드선(148)이 선택되어 있을 때는, 접지 전압 GND로 워드선(148)을 불활성화한다. 또, 이 워드선 드라이버(150)는 「워드선 활성화 회로」를 구성한다.
BLPC 신호 발생 회로(152)는 워드선(148)이 불활성화되어 있는 기간 또는 워드선(148)이 활성화되기 직전에, 비트선 프리차지 신호 BLPC를 H 레벨로 출력한다. 인버터(156)는 비트선 프리차지 신호 BLPC를 받아, 그 반전 신호 /BLPC를 비트선 프리차지 회로(130)로 출력한다.
비트선 프리차지 회로(130)는 P 채널 MOS 트랜지스터(132∼136)와 전원 노드(122)를 포함한다. P 채널 MOS 트랜지스터(132)는 전원 노드(122)와 비트선(140) 사이에 접속되고, 신호 /BLPC를 게이트에 수신한다. P 채널 MOS 트랜지스터(134)는 전원 노드(122)와 비트선(142) 사이에 접속되고, 신호 /BLPC를 게이트에 받는다. P 채널 MOS 트랜지스터(136)는 비트선(140, 142) 사이에 접속되고, 신호 /BLPC를 게이트에 수신한다.
비트선 프리차지 회로(130)는 신호 /BLPC가 L 레벨인 동안, 즉, 비트선 프리차지 신호 BLPC가 H 레벨인 동안, 비트선쌍(140, 142)을 전원 전위 Vcc로 프리차지한다.
메모리 셀(100)은 N 채널 MOS 트랜지스터(102∼108)와, P 채널 박막 트랜지스터(이하, 박막 트랜지스터를 「TFT(Thin Film Transistor)」라고도 함)(110, 112)와, 기억 노드(118, 120)와, 캐패시터(114, 116)와, 전원 노드(122)와, 접지노드(124)를 포함한다.
P 채널 TFT(110, 112)는 폴리 실리콘으로 형성된, 스위칭 기능을 구비하는 저항 소자이며, T(tera, 「T」는 1012을 나타냄)Ω 오더의 OFF 저항과 G(giga, 「G」는 109을 나타냄)Ω 오더의 ON 저항을 갖는 고저항 소자이다.
P 채널 TFT(110)는 전원 노드(122)와 기억 노드(118) 사이에 접속되고, 게이트가 기억 노드(120)에 접속된다. P 채널 TFT(112)는 전원 노드(122)와 기억 노드(120) 사이에 접속되고, 게이트가 기억 노드(118)에 접속된다. N 채널 MOS 트랜지스터(102)는 기억 노드(118)와 접지 노드(124) 사이에 접속되고, 게이트가 기억 노드(120)에 접속된다. N 채널 MOS 트랜지스터(104)는 기억 노드(120)와 접지 노드(124) 사이에 접속되고, 게이트가 기억 노드(118)에 접속된다.
폴리실리콘으로 이루어지는 P 채널 TFT(110, 112)는 기판 중에 형성되는 대량의 N 채널 MOS 트랜지스터(102, 104)의 상층에 형성할 수 있기 때문에, 메모리 셀의 사이즈 축소에 기여하고 있다.
P 채널 TFT(110) 및 N 채널 MOS 트랜지스터(102), 및 P 채널 TFT(112) 및 N 채널 MOS 트랜지스터(104)는 각각 인버터를 구성하며, 이 2개의 인버터가 교차 접속됨으로써 플립플롭이 구성되어 있다. 이것에 의해, 기억 노드(118, 120)에서 상보인 데이터가 쌍안정 상태로 래치되어, 메모리 셀(100)에 데이터가 기억된다.
N 채널 MOS 트랜지스터(106)는 기억 노드(118)와 비트선(140) 사이에 접속되고, 게이트가 워드선(148)에 접속된다. N 채널 MOS 트랜지스터(108)는비트선(140)에 상보인 비트선(142)과 기억 노드(120) 사이에 접속되고, 게이트가 워드선(148)에 접속된다.
N 채널 MOS 트랜지스터(106, 108)는 워드선(148)이 활성화되었을 때에 메모리 셀(100)을 비트선쌍(140, 142)과 접속하는 게이트 소자(이하, 「액세스 트랜지스터」라고도 함)를 구성한다. 한편, N 채널 MOS 트랜지스터(102, 104)는 각각 기억 노드(118, 120)의 전하를 뽑아내는 구동 소자(이하, 「드라이버 트랜지스터」라고도 함)를 구성한다.
드라이버 트랜지스터인 N 채널 MOS 트랜지스터(102, 104)와 액세스 트랜지스터인 N 채널 MOS 트랜지스터(106, 108)는 셀 비가 1이며, 또한, 각 N 채널 MOS 트랜지스터는 제조상 허용되는 최소 치수의 게이트 폭 및 게이트 길이를 갖는다.
캐패시터(114)는 기억 노드(118)와 정전위의 셀 플레이트 CP와의 사이에 접속된다. 캐패시터(116)는 기억 노드(120)와 셀 플레이트 CP 사이에 접속된다. 캐패시터(114, 116)는 기판의 상부에 형성되고, 따라서, 캐패시터(114, 116)가 마련되는 것에 의한 메모리 셀(100)의 면적 증가는 없다.
또, 캐패시터(144, 146)는 비트선(140, 142)의 기생 용량을 나타내고 있다.
이하, 이 메모리 셀(100)의 동작에 대하여 설명한다.
(1) 판독 동작 메모리 셀(100)에 데이터 "1"가 기록되어 있는 경우, 즉, 기억 노드(118, 120)의 전위가 각각 "H 레벨", "L 레벨"에 상당하는 전위인 경우의 판독 동작에 대하여 설명한다.
판독 동작에 앞서, BLPC 신호 발생 회로(152)는 비트선 프리차지 신호 BLPC를 H 레벨로 출력하여 비트선 프리차지 회로(130)를 활성화하고, 비트선 프리차지 회로(130)는 비트선(140, 142)을 전원 전위 Vcc로 프리차지한다. 그리고, 워드선 드라이버(150)에 의해서 워드선(148)이 전압 Vpp에서 활성화될 때까지, BLPC 신호 발생 회로(152)는 비트선 프리차지 신호 BLPC를 L 레벨로 하여, 비트선 프리차지 회로(130)는 불활성화된다.
그 후, 워드선(148)이 전압 Vpp에서 활성화되어, N 채널 MOS 트랜지스터(106, 108)가 ON되면, 기억 노드(118, 120)의 전위에 따라 각각 비트선(140, 142)의 전위가 변화하고, 그 변화를 도시되지 않은 센스 앰프에 의해 검출함으로써 메모리 셀(100)의 기억 데이터가 판독된다.
도 3은 데이터 판독 시에 있어서의 기억 노드(118, 120), 비트선쌍(140, 142) 및 워드선(148)의 전위 변화를 나타내는 도면이다.
도 3을 참조하면, 종축 및 횡축은 각각 전위 및 경과 시간을 나타낸다. 곡선 C1, C2는 각각 기억 노드(118, 120)의 전위 변화를 나타내고, 곡선 C3, C4는 각각 비트선(140, 142)의 전위 변화를 나타내며, 곡선 C5는 워드선(148)의 전위 변화를 나타낸다.
판독 동작이 개시되기 전의 시각 T0에서는, 기억 노드(118, 120)의 전위가 각각 전원 전위 Vcc 및 접지 전위 GND이며, 비트선(140, 142)은 비트선 프리차지 회로(130)에 의해서 전원 전위 Vcc로 프리차지되어 있다. 또한, 워드선(148)의 전위는 접지 전위 GND이다.
시각 T1에서, 워드선(148)이 활성화되면, 워드선(148)의 전위가 상승하기 시작한다. 시각 T2에서, 워드선(148)의 전위가 N 채널 MOS 트랜지스터(106, 108)의 임계값 전압 Vthn을 초과하면, N 채널 MOS 트랜지스터(106, 108)가 ON된다. 그렇게 하면, 비트선(142)으로부터 N 채널 MOS 트랜지스터(108)를 거쳐서 기억 노드(120) 및 그것에 접속되는 캐패시터(116)에 전하가 공급되어, 기억 노드(120)의 전위는 상승하기 시작하고, 비트선(142)의 전위는 하강하기 시작한다.
시각 T3에서, 워드선(148)의 전위는 Vpp에 도달하고, 그 직후의 시각 T4에서, 기억 노드(120)의 전위는 가장 높아진다. 비트선(142)으로부터 기억 노드(120)로 공급되는 전하는 N 채널 MOS 트랜지스터(104)를 거쳐서 방전되기 때문에, 시각 T4 이후에는, 비트선(142)의 전위가 저하하고, 따라서 기억 노드(120)의 전위도 저하한다.
여기서, 이 메모리 셀(100)은 셀 비가 1이며, 드라이버 트랜지스터인 N 채널 MOS 트랜지스터(104)의 전류 구동 능력이 충분하지 않다고 하는 바, N 채널 MOS 트랜지스터(104)에 의해서 방전되지 않고서 기억 노드(120)의 전위 상승을 야기하는 전하를 기억 노드(120)에 접속된 캐패시터(116)가 흡수하기 때문에, 기억 노드(120)의 전위의 상승이 임계값 전압 Vthn보다도 작은 범위로 억제되고 있다.
즉, 가령 캐패시터(116)가 마련되지 않고, 기억 노드(120) 자체의 용량도 작다고 하면, 기억 노드(120)의 전위는 N 채널 MOS 트랜지스터(102)의 임계값 전압 Vthn을 초과해 버린다. 그렇게 하면, N 채널 MOS 트랜지스터(102)가 ON되어 기억 노드(118)의 전위가 저하하고, 따라서 N 채널 MOS 트랜지스터(104)가 OFF되어 기억 데이터가 반전된다. 즉, 기억 데이터는 파괴된다.
캐패시터(116)의 용량은 기억 노드(120)의 전위가 N 채널 MOS 트랜지스터(102)의 임계값 전압 Vthn을 초과하지 않도록 적절히 결정된다.
도 4는 도 2에 나타낸 메모리 셀(100)에서의 판독 동작에 있어서, 캐패시터(116)의 용량값에 대한 기억 노드(120)의 최대 전위의 의존성을 나타낸 도면이다.
도 4를 참조하면, 횡축 및 종축은 각각 캐패시터(116)의 용량값 및 기억 노드(120)의 최대 전위를 나타낸다. 마름모 표시가 나타낸 곡선은 비트선(142)의 기생 용량이 180fF인 경우를 나타내며, 사각형 표시가 나타낸 곡선은 비트선(142)의 기생 용량이 360fF인 경우를 나타낸다. 또한, 이 실시예 1에서는, 전원 전압 Vcc가 1.6V이고, N 채널 MOS 트랜지스터(102)의 임계값 전압 Vthn이 1.0V 정도이다.
기억 노드(120)의 최대 전위가 1.0V로 되는 것은, 비트선(142)의 기생 용량이 180fF일 때가 약 23fF, 비트선(142)의 기생 용량이 360fF일 때가 약 43fF이다. 따라서, 예를 들면, 비트선(142)의 기생 용량이 180fF일 때는, 용량값이 23fF보다도 큰 캐패시터(116)를 마련하면, 기억 노드(120)의 전위는 N 채널 MOS 트랜지스터(102)의 임계값 전압인 1.0V를 초과하는 경우는 없으며, 메모리 셀(100)의 셀 비가 1이더라도 기억 데이터가 반전되는 일없이, 기억 데이터를 파괴하지 않고 판독할 수 있다.
그리고, 허용 가능한 기억 노드(120)의 최대 전위를 1.0V로 했을 때, 비트선(142)의 기생 용량과 캐패시터(116)의 용량과의 비(이하, 간단히 「용량비」라고도 함)는, 비트선(142)의 기생 용량이 180fF일 때는 약 7.8, 비트선(142)의 기생 용량이 360fF일 때는 약 8.3으로 된다. 통상, DRAM에서의 비트선과 메모리 셀의 용량비는 3 전후이며, 상술한 값은 DRAM의 값보다도 크다.
상술한 예에서는 기억 노드(120)의 최대 전위를 1.0V로 했지만, 전원 전압의 저전압화에 있어서는 N 채널 MOS 트랜지스터(102)의 임계값 전압을 저전압화하는 것이 바람직하며(N 채널 MOS 트랜지스터(104)에 대해서도 마찬가지임), 따라서, 기억 노드(120)의 최대 전위도 낮추는 것이 바람직하다. 기억 노드(120)의 최대 전위가 1.0V보다도 낮은 경우, 도 4로부터 알 수 있는 바와 같이 용량비를 작게 해야 하여, 기억 노드(120)의 전위 상승을 억제하기 위해서는 상술한 데이터를 고려해서 적어도 용량비를 8 이하로 하는 것이 바람직하다. 또한, 이 메모리 셀(100)은 DRAM과 상이한 데이터를 유지하는 래치 회로를 갖기 때문에, 용량비가 DRAM의 값을 하회할 필요는 없다. 따라서, 용량비는 3 이상 8 이하로 하는 것이 바람직하다고 생각된다.
이상과 같이, 이 메모리 셀(100)에서는, DRAM에 대하여 용량비를 크게 할 수 있어, DRAM에 대해 용량비의 허용 범위가 확장된다. 따라서, DRAM과 비교하여, 1쌍의 비트선쌍에 많은 메모리 셀을 접속하거나, 비트선쌍을 길게 하는 것이 가능해져, 설계의 자유도가 향상된다.
또, 캐패시터(116)의 용량값이 지나치게 크면, 데이터 기록 시에 기억 노드(120) 및 캐패시터(116)의 충전 시간이 길어지기 때문에, 기록 동작이 지연되게 된다. 따라서, 캐패시터(116)의 용량값은 도 4에서 설명한 용량값을 기준으로 하여, 전원 전압 변동 등에 의한 기억 노드(120)로의 공급 전하의 변동을 고려한후에, 동작이 보증되는 마진을 갖는 값으로 적절히 결정될 필요가 있다.
또한, 이 실시예 1에서는, 상술한 바와 같이, 비트선쌍(140, 142)은 P 채널 MOS 트랜지스터로 구성되는 비트선 프리차지 회로(130)에 의해서 전원 전위 Vcc로 프리차지된다. 비트선쌍(140, 142)을 전원 전위 Vcc(전원 전위 Vcc-Vthn이 아님)로 프리차지하는 이유는 이하와 같다.
상술한 바와 같이, N 채널 MOS 트랜지스터(102∼108)의 임계값 전압 Vthn은 1.0V 정도이다. 이 반도체 기억 장치(10)가 저전압 하에서 사용되는 경우, 즉, 예컨대 전원 전압 Vcc이 1.6V인 경우, 종래의 SRAM과 같이 비트선쌍(140, 142)의 프리차지 전위가 전원 전위 Vcc-Vthn, 즉 0.6V라고 하면, H 레벨인 기억 노드(118)의 전위는 판독 동작에 따라 1.6V로부터 0.6V로 저하한다. 따라서, N 채널 MOS 트랜지스터(104)가 OFF되어 버리기 때문에, 메모리 셀(100)은 오동작한다.
그래서, 비트선 프리차지 회로(130)는 전원 노드(122)의 전원 전위 Vcc로부터 임계값 전압 Vthn의 저하를 일으키지 않도록 P 채널 MOS 트랜지스터로 구성된다. 이것에 의해서, 비트선쌍(140, 142)은 전원 노드(122)로부터 공급되는 전원 전위 Vcc로 프리차지된다.
또, 상술한 예에서는 메모리 셀(100)에 데이터 "1"이 기억되어 있는 경우에 대하여 설명했지만, 데이터 "0"이 기억되어 있는 경우에 대해서도 마찬가지로 생각할 수 있다.
(2) 기록 동작
메모리 셀(100)에 데이터 "1"을 기록하는 경우, 즉, 기억 노드(118, 120)의전위를 각각 "H 레벨", "L 레벨"에 상당하는 전위로 하는 경우에 대하여 설명한다.
다시 도 2를 참조하면, 워드선 드라이버(150)에 의해서 워드선(148)이 전압 Vpp에서 활성화되어, N 채널 MOS 트랜지스터(106, 108)가 ON된 상태에서, 도시하지 않은 센스 앰프/기록 드라이버(34)에 의해서 비트선(140, 142)에 각각 전원 전압 Vcc 및 접지 전압 GND가 인가되면, 비트선(140)으로부터 N 채널 MOS 트랜지스터(106)를 거쳐서 기억 노드(118) 및 캐패시터(114)에 전하가 공급된다. 한편, 기억 노드(120) 및 캐패시터(116)로부터는 N 채널 MOS 트랜지스터(108)를 거쳐서 비트선(142)에 전하가 방전되어, P 채널 TFT(110, 112) 및 N 채널 MOS 트랜지스터(102, 104)로 구성되는 플립플롭의 상태가 설정된다.
여기서, N 채널 MOS 트랜지스터(106, 108)의 임계값 전압 Vthn분 전원 전위 Vcc보다도 높은 전위보다도 도 높은 전위 Vpp에서 워드선(148)을 활성화하는 이유는 이하와 같다.
반도체 기억 장치(10)가 저전압 하에서 사용되는 경우, 즉 전원 전압 Vcc가 1.6V인 경우, 가령, 활성화된 워드선(148)의 전위가 전원 전위 Vcc였다고 하면, N 채널 MOS 트랜지스터(102∼108)의 임계값 전압 Vthn이 1.0V 정도이기 때문에, 기억 노드(118)의 전위는 0.6V까지밖에 상승하지 않는다. 따라서, 드라이버 트랜지스터인 N 채널 MOS 트랜지스터(104)는 ON되지 않아, 플립플롭의 상태를 설정할 수가 없다.
여기서, N 채널 MOS 트랜지스터(102∼108)의 임계값 전압 Vthn을 낮추는 것도 생각할 수 있지만, 임계값 전압 Vthn을 낮추면 N 채널 MOS트랜지스터(102∼108)의 OFF 시의 리크 전류가 증가하여, 대기 동안의 소비 전력이 증가해 버린다.
또한, P 채널 TFT(110)의 ON 전류에 의해서 기억 노드(118)를 충전하는 것도 생각되지만, P 채널 TFT(110)(P 채널 TFT(112)도 마찬가지)는 기판 상에 형성되기 때문에, OFF 전류에 대한 ON 전류의 비를 크게 할 수 없어, OFF 전류의 크기는 대기 동안의 저소비 전력화의 요청으로부터 결정되기 때문에, ON 전류를 크게 하는 것은 가능하지 않다.
즉, 이 메모리 셀(100)에서는, P 채널 TFT(110, 112)의 ON 전류 및 OFF 전류가 각각 1 ×10-11A(암페어) 및 1 ×10-13A 정도이며, 캐패시터(114, 116)의 용량은 25fF(펨토 파라드, 「f」는 10-15를 나타냄) 정도이기 때문에, P 채널 TFT 110의 ON 전류에 의해서 기억 노드(118)의 전위를 N 채널 MOS 트랜지스터(104)의 임계값 전압 Vthn인 1.0V 이상으로 하기 위해서는 하기의 시간 t가 필요하다.
(수학식 1)
t = 전하 Q/전류 I = (25 ×10-15F) ×(1.0V-0.6V)/(1 ×10-11A) = 1.0×10-3초
따라서, P 채널 TFT(110)의 ON 전류에 의해서 기억 노드(118)를 1.0V 이상으로 하기 위해서는, m(밀리)초 오더의 시간이 필요하여, 단기간의 기록 사이클에서 기억 노드(118)의 전위를 N 채널 MOS 트랜지스터(104)의 임계값 전압 Vthn 이상으로 인상하는 것은 어렵다.
이상의 것으로부터, 승압된 전압 Vpp(Vpp > Vcc + Vthn)에서 워드선(148)을활성화하여, 비트선(140)으로부터의 전하의 공급에 따라서만 기억 노드(118)를 전원 전위 Vcc로 하는 필요가 있다.
그리고, 이와 같이 워드선(148)의 전압을 승압함으로써 N 채널 MOS 트랜지스터(106, 108)의 전류 구동 능력이 높아지기 때문에, 캐패시터(114, 116)가 부가된 것에 의한 기억 노드(118, 120)의 충방전 시간의 증대도 억제되어, P 채널 TFT(110, 112)의 전류 구동 능력에 관계없이, 메모리 셀(100)은 고속이면서 또한 안정하게 동작한다.
또, 상술한 예에서는 메모리 셀(100)에 데이터 "1"을 기록하는 경우에 대하여 설명했지만, 데이터 "0"을 기록하는 경우에 대해서도 마찬가지로 생각할 수 있다.
도 5는 도 1에 나타낸 메모리 셀 어레이(36)에서의 메모리 셀(100)의 어레이 배치를 도시하는 도면이다.
도 5를 참조하면, 메모리 셀 어레이(36)에는 도 2에 나타낸 메모리 셀(100)이 행렬 형상으로 배치되고, 각 메모리 셀(100)은 행 및 열마다 각각 배열된 워드선(148) 및 비트선쌍(140, 142)과 접속된다. 각 워드선(148)에 대응하여, 그 워드선을 활성화하는 워드선 드라이버(150)가 마련되어, 각 비트선쌍(140, 142)에 대응하여, 그 비트선쌍을 전원 전위로 프리차지하는 비트선 프리차지 회로(130)가 마련된다. 또한, 각 비트선 프리차지 회로(130)에 대응하여 BLPC 신호 발생 회로(152)가 마련된다.
이 메모리 셀 어레이(36)에서는, 활성화된 워드선(148)에 접속되는 비선택의메모리 셀(100)과 접속되는 비트선쌍(140, 142)에 대응하는 비트선 프리차지 회로(130)는 그 워드선(148)이 활성화되어 있는 기간 동안 불활성화된다. 즉, 어떤 선택된 메모리 셀(100)로부터의 데이터 판독 동작에 따라 워드선(148)이 활성화되면, 그 활성화된 워드선(148)에 접속되는 비선택의 메모리 셀에서도 액세스 트랜지스터인 N 채널 MOS 트랜지스터(106, 108)는 ON하지만, 이 때, 모든 비트선 프리차지 회로(130)가 불활성화된다.
따라서, 비선택의 메모리 셀에 대응하는 비트선쌍(140, 142)은 통상의 데이터 판독 시와 동일한 상태이며, 비선택의 메모리 셀에 있어서, 워드선(148)이 활성화되어 액세스 트랜지스터가 ON하더라도, 판독 동작의 설명에서 설명한 바와 같이 기억 데이터가 파괴되는 일은 없이, 해당 메모리 셀(100)이 어레이 배치된 메모리 셀 어레이(36)가 실현된다.
도 6은 도 5에 나타낸 비트선 프리차지 회로(152)의 활성 상태를 설명하는 타이밍차트이다.
도 6을 참조하면, 워드선(148)이 불활성화되어 있는 시각 T1 이전, 시각 T2∼T3 및 시각 T4 이후에서는, BLPC 신호 발생 회로(152)가 비트선 프리차지 신호 BLPC를 H 레벨로 출력한다. 따라서, 비트선 프리차지 회로(130)는 상기 기간 동안 활성화되어 있고, 대응하는 비트선쌍(140, 142)을 전원 전위로 프리차지하고 있다.
워드선(148)이 활성화되는 시각 T1∼T2 및 시각 T3∼T4의 기간에서는, BLPC 신호 발생 회로(152)가 비트선 프리차지 신호 BLPC를 L 레벨로 출력한다. 따라서, 비트선 프리차지 회로(130)는, 상기 기간 동안에는 불활성화되어, 활성화된워드선(148)에 접속되는 비선택의 메모리 셀(100)의 기억 데이터가 파괴되는 일은 없다.
또, 상술한 예에서는, 메모리 셀 어레이(36)가 블럭 분할되어 있는 경우에 대해서는 언급치 않고 있지만, 메모리 셀 어레이(36)가 복수의 블럭으로 분할되어 있는 경우는, 적어도 활성화된 워드선(148)을 포함하는 블럭에서, 비트선 프리차지 회로(130)가 상기 기간 동안에 불활성화되어 있으면 된다.
이상과 같이, 이 실시예 1에 따른 반도체 기억 장치(10)에 따르면, 기억 노드(118, 120)에 접속되는 캐패시터(114, 116)를 마련하고, 비트선 프리차지 회로(130)에 의해서 비트선쌍(140, 142)을 전원 전위 Vcc로 프리차지하며, 워드선(148)을 전압 Vpp에서 활성화하도록 했기 때문에, 메모리 셀(100)을 레티오리스로 할 수 있어, 셀 면적이 축소되고, 따라서 장치 면적을 축소할 수 있다.
또한, 메모리 셀(100)은 저전압 하에서도 안정하게 동작하여, 반도체 기억 장치(10)의 저소비 전력화를 실현할 수 있다. 또한, 메모리 셀(100)은 데이터를 비파괴 판독할 수 있어, 그 때문에 재기록 동작이 불필요하여, 따라서 반도체 기억 장치(10)의 고속 동작화를 실현할 수 있다.
(실시예 2)
실시예 2에서는 비트선 프리차지 회로가 N 채널 MOS 트랜지스터로 구성된다.
다시 도 1을 참조하면, 실시예 2에 따른 반도체 기억 장치(10A)는 실시예 1에 따른 반도체 기억 장치(10)의 구성에서, 승압 전원 발생 회로(38) 대신에 승압전원 발생 회로(38A)를 구비한다. 승압 전원 발생 회로(38A)는 발생한 전압 Vpp를 행 어드레스 디코더(30)에 포함되는 워드선 드라이버로 출력하고, 또한, 도시되지 않은 BLPC 신호 발생 회로에도 출력하는 점에서 승압 전원 발생 회로(38)와 상이하다.
또, 반도체 기억 장치(10A)에서의 그 밖의 구성은 반도체 기억 장치(10)의 구성과 동일하기 때문에, 그 설명은 반복하지 않는다.
도 7은 실시예 2에 따른 반도체 기억 장치(10A)에서의 메모리 셀 어레이(36)에 행렬 형상으로 배치되는 메모리 셀 및 그 주변 회로의 구성을 나타내는 회로도이다.
도 7을 참조하면, BLPC 신호 발생 회로(152A)는 승압 전원 발생 회로(38A)로부터 전원 전압 Vcc가 승압된 전압 Vpp를 받아, 워드선(148)이 불활성화되어 있는 기간 또는 워드선(148)이 활성화되기 직전에, 전압 Vpp로 이루어지는 H 레벨의 비트선 프리차지 신호 BLPC를 비트선 프리차지 회로(230)에 출력한다.
비트선 프리차지 회로(230)는 N 채널 MOS 트랜지스터(232∼236)와 전원 노드(122)를 포함한다. N 채널 MOS 트랜지스터(232)는 전원 노드(122)와 비트선(140) 사이에 접속되고, 비트선 프리차지 신호 BLPC를 게이트에 수신한다. N 채널 MOS 트랜지스터(234)는 전원 노드(122)와 비트선(142) 사이에 접속되고, 비트선 프리차지 신호 BLPC를 게이트에 수신한다. N 채널 MOS 트랜지스터(236)는 비트선(140, 142)의 사이에 접속되고, 비트선 프리차지 신호 BLPC를 게이트에 수신한다.
비트선 프리차지 회로(230)는, 비트선 프리차지 신호 BLPC가 H 레벨인 기간 동안, 즉, BLPC 신호 발생 회로(152A)로부터 비트선 프리차지 신호 BLPC로서 전압 Vpp을 받고 있을 때, 비트선쌍(140, 142)을 전원 전위 Vcc로 프리차지한다.
도 7에 표시되는 그 밖의 회로의 구성은 도 2에 나타낸 회로의 구성과 동일하기 때문에, 그 설명은 반복하지 않는다. 또한, 실시예 2에서의 메모리 셀(100) 및 그 주변 회로의 동작도 실시예 1에서의 메모리 셀(100) 및 그 주변 회로의 동작과 동일하기 때문에, 그 설명은 반복하지 않는다.
실시예 2에 따른 반도체 기억 장치(10A)에 따르면, 메모리 셀(100)을 구성하는 대량 트랜지스터와 동일한 도전형의 N 채널 MOS 트랜지스터로 비트선 프리차지 회로(230)가 구성되기 때문에, 메모리 셀 주변에 새롭게 N형 웰 영역을 형성할 필요가 없어, 장치 면적이 축소된다.
(실시예 3)
도 8은 본 발명의 실시예 3에 따른 반도체 기억 장치(10B)의 구성을 개념적으로 나타내는 전체 블럭도이다.
도 8을 참조하면, 반도체 기억 장치(10B)는, 도 1에 나타낸 실시예 1에 따른 반도체 기억 장치(10)의 구성에 있어서, 강압 전원 발생 회로(40)를 더 구비하며, 승압 전원 발생 회로(38) 및 메모리 셀 어레이(36) 대신에 각각 승압 전원 발생 회로(38B) 및 메모리 셀 어레이(36A)를 구비한다.
강압 전원 발생 회로(40)는 전원 단자(20)로부터 전원 전압 Vcc 및 접지 전압 Vss를 받아 일정 전위로 이루어지는 전압 VDC를 발생하여, 발생한 전압 VDC를 승압 전원 발생 회로(38B), 도시되지 않은 비트선 프리차지 회로, 및 메모리 셀 어레이(36A)에 포함되는 메모리 셀로 출력한다. 또, 이 강압 전원 발생 회로(40)는 「내부 전원 발생 회로」를 구성한다.
승압 전원 발생 회로(38B)는 강압 전원 발생 회로(40)로부터 전압 VDC를 받아 전압 Vpp(Vpp > VDC+ Vthn)를 발생하여, 발생한 전압 Vpp을 행 어드레스 디코더(30)에 포함되는 워드선 드라이버로 출력한다.
메모리 셀 어레이(36A)는 실시예 1, 2에서의 메모리 셀 어레이(36)와 구성은 동일하지만, 그것에 포함되는 각 메모리 셀에 공급되는 전압이 강압 전원 발생 회로(40)로부터 출력되는 전압 VDC인 점에서 메모리 셀 어레이(36)와 상이하다.
반도체 기억 장치(10B)에서의 그 밖의 구성은 실시예 1에 따른 반도체 기억 장치(10)의 구성과 동일하기 때문에, 그 설명은 반복하지 않는다.
도 9는 실시예 3에 따른 반도체 기억 장치(10B)에서의 메모리 셀 어레이(36A)에 행렬 형상으로 배치되는 메모리 셀 및 그 주변 회로의 구성을 나타내는 회로도이다.
도 9를 참조하면, 메모리 셀(100A) 및 비트선 프리차지 회로(130A)는 각각 실시예 1에서의 메모리 셀(100) 및 비트선 프리차지 회로(130)의 구성에 있어서, 전원 전위 Vcc의 전원 노드(122) 대신에 도시되지 않은 강압 전원 발생 회로(40)로부터 출력되는 전압 VDC가 인가되는 전원 노드(222)를 포함한다.
메모리 셀(100A) 및 비트선 프리차지 회로(130A)에서의 그 밖의 구성은 각각 메모리 셀(100) 및 비트선 프리차지 회로(130)의 구성과 동일하기 때문에, 그 설명은 반복하지 않는다. 또한, 실시예 3에서의 메모리 셀(100A) 및 그 주변 회로의 동작도 실시예 1에서의 메모리 셀(100) 및 그 주변 회로의 동작과 동일하기 때문에, 그 설명은 반복하지 않는다.
실시예 3에서는 강압 전원 발생 회로(40)에 의해서 일정 전위로 제어된 전압 VDC가 메모리 셀(100A) 및 비트선 프리차지 회로(130A)에 공급되기 때문에, 메모리 셀(100A)에 포함되는 캐패시터(114, 116)의 용량값을 필요 최저한으로 할 수 있다.
즉, 비트선(140, 142)의 기생 용량을 Cb, 비트선의 전위를 Vb라고 하면, 기록 동작 시에 비트선으로부터 접지 전위에 있는 기억 노드에 흘러들어 오는 전하량 Q는 수학식 2로 나타내어진다.
(수학식 2)
Q = Cb ×Vb
수학식 2로부터 알 수 있는 바와 같이, 전압 Vb가 변동하면 유입되는 전하량 Q가 변동하여, 특히, 전압 Vb가 높아지는 쪽으로 변동하면, 전하량 Q는 증가한다. 전하량 Q의 증가는 기억 노드의 전위 상승을 초래하여, 드라이버 트랜지스터의 오동작을 야기한다. 따라서, 전압 변동에 대하여 완강한 메모리 셀이기 위해서는, 캐패시터(114, 116)의 용량값에 마진을 갖게 해 놓아야 한다.
그러나, 실시예 3에서는, 전압 Vb는 강압 전원 발생 회로(40)에 의해서 일정 전위로 제어된 전압 VDC이기 때문에, 메모리 셀(100A)에 유입되는 전하량 Q도 일정하게 된다. 그 때문에, 메모리 셀(100A)에 포함되는 캐패시터(114, 116)는 그 용량값이 필요 최저한으로 억제되어 있다. 따라서, 메모리 셀(100A)에서는, 데이터 기록 시에 캐패시터(114) 또는 캐패시터(116)의 충전 시간이 필요 최소한으로 억제된다.
이상과 같이, 실시예 3에 따른 반도체 기억 장치(10B)에 따르면, 데이터의 판독/기록 시에 비트선으로부터 메모리 셀로 공급되는 전하량을 안정화했기 때문에, 메모리 셀에 포함되는 캐패시터의 용량값을 필요 최저한으로 할 수 있어, 그 결과, 기록 동작 시간이 단축된다.
(실시예 4)
실시예 4에서는, 강압 전원 발생 회로(40)에 의해서 일정 전위로 제어된 전압 VDC가 이용되고, 또한, 비트선 프리차지 회로가 N 채널 MOS 트랜지스터로 구성된다.
다시 도 8을 참조하면, 실시예 4에 따른 반도체 기억 장치(10C)는 실시예 3에 따른 반도체 기억 장치(10B)의 구성에 있어서, 승압 전원 발생 회로(38B) 대신에 승압 전원 발생 회로(38C)를 구비한다. 승압 전원 발생 회로(38C)는 발생한 전압 Vpp를 행 어드레스 디코더(30)에 포함되는 워드선 드라이버로 출력함과 동시에,도시되지 않은 BLPC 신호 발생 회로에도 출력하는 점에서 승압 전원 발생 회로(38B)와 상이하다. 반도체 기억 장치(10C)에서의 그 밖의 구성은 반도체 기억 장치(10B)의 구성과 동일하기 때문에, 그 설명은 반복하지 않는다.
도 10은 실시예 4에 따른 반도체 기억 장치(10C)에서의 메모리 셀 어레이(36A)에 행렬 형상으로 배치되는 메모리 셀 및 그 주변 회로의 구성을 나타내는 회로도이다.
도 10을 참조하면, 비트선쌍(140, 142)에는 비트선 프리차지 회로(230A)가 접속된다. 비트선 프리차지 회로(230A)는, 실시예 2에서의 비트선 프리차지 회로(230)의 구성에 있어서, 전원 전위 Vcc의 전원 노드(122) 대신에 일정 전위로 제어된 전압 VDC가 인가되는 전원 노드(222)를 포함한다. 비트선 프리차지 회로(230A)의 그 밖의 구성은 비트선 프리차지 회로(230)의 구성과 동일하기 때문에, 그 설명은 반복하지 않는다.
또한, 도 10에 표시되는 그 밖의 회로의 구성은 도 7에 나타낸 회로의 구성과 동일하기 때문에, 그 설명은 반복하지 않는다. 또한, 실시예 4에서의 메모리 셀(100A) 및 그 주변 회로의 동작도 실시예 1에서의 메모리 셀(100) 및 그 주변 회로의 동작과 동일하기 때문에, 그 설명은 반복하지 않는다.
실시예 4에 따른 반도체 기억 장치(10C)에 따르면, 데이터의 판독/기록 시에 비트선으로부터 메모리 셀로 공급되는 전하량을 안정화한 후, 또한, 메모리 셀(100A)을 구성하는 대량 트랜지스터와 동일한 도전형의 N 채널 MOS 트랜지스터로비트선 프리차지 회로(230A)가 구성되기 때문에, 기록 동작 시간이 단축됨과 동시에, 장치 면적도 축소된다.
또, 지금까지 나타낸 실시예에서는, 메모리 셀의 셀 비를 1로 했지만, 셀 비가 2보다도 작으면, 셀 비가 2.5∼3 이상이던 종래의 SRAM에 대하여 셀 면적의 축소 효과가 있다.
또한, 지금까지 나타낸 실시예에서는, 캐패시터(114, 116)를 마련함으로써 셀 비가 1이더라도 안정한 판독 동작이 실현되었지만, 기억 노드(118, 120)가 캐패시터(114, 116)에 상당하는 용량값을 구비하면, 기억 노드(118, 120)에 별도로 캐패시터를 마련할 필요는 없으며, 이 경우도 캐패시터(114, 116)가 마련되는 경우와 동일한 기능이 실현할 수 있다.
또한, 지금까지 나타낸 실시예에서는 부하 소자로서 P 채널 TFT(110, 112)이 마련되었지만, P 채널 TFT(110, 112) 대신에 폴리실리콘으로 형성된 고저항 소자를 마련하더라도 된다.
이번 개시된 실시예는 모든 점에서 예시로서 제한적인 것이 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 실시예의 설명이 아니라 특허청구범위에 의해서 표시되며, 특허청구범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
이상 설명한 바와 같이, 본 발명에 의하면, 레티오리스를 실현하여 메모리셀의 면적을 축소하고, 고집적화를 실현함과 동시에, 저전압 하에서 안정하고 또한 고속으로 동작하는 반도체 기억 장치를 얻을 수 있다.

Claims (3)

  1. 데이터를 기억하는 메모리 셀과,
    상기 메모리 셀과 접속되는 워드선과,
    상기 메모리 셀과 접속되고, 각 비트선이 제 1 용량값을 갖는 비트선쌍과,
    상기 비트선쌍을 전원 전위로 프리차지하는 비트선 프리차지 회로와,
    상기 전원 전위보다도 높은 제 1 전위의 전압을 발생하는 승압 회로와,
    상기 승압 회로로부터 상기 제 1 전위의 전압을 받아, 상기 제 1 전위의 전압으로 상기 워드선을 활성화하는 워드선 활성화 회로
    를 구비하되,
    상기 메모리 셀은,
    각각이 부하 소자 및 구동 소자로 이루어지고, 교차 접속되는 제 1 및 제 2 인버터와,
    상기 제 1 인버터의 출력 노드 및 상기 제 2 인버터의 입력 노드에 접속되고, 상기 제 1 용량값의 1/8 이상의 제 2 용량값을 갖는 제 1 기억 노드와,
    상기 제 2 인버터의 출력 노드 및 상기 제 1 인버터의 입력 노드에 접속되고, 상기 제 2 용량값을 갖는 제 2 기억 노드와,
    상기 제 1 및 제 2 기억 노드를 상기 비트선쌍의 한쪽 및 다른쪽의 비트선과 각각 접속하는 제 1 및 제 2 게이트 소자를 포함하며,
    상기 구동 소자의 전류 구동 능력은 상기 제 1 및 제 2 게이트 소자의 전류구동 능력의 2배보다도 작은
    반도체 기억 장치.
  2. 제 1 항에 있어서,
    상기 메모리 셀은,
    한쪽이 상기 제 1 기억 노드에 접속되고, 다른쪽이 정전위 노드에 접속되는 제 1 용량 소자와,
    한쪽이 상기 제 2 기억 노드에 접속되고, 다른쪽이 상기 정전위 노드에 접속되는 제 2 용량 소자를 더 포함하며,
    상기 제 1 및 제 2 기억 노드는 각각 상기 제 1 및 제 2 용량 소자가 접속됨으로써 상기 제 2 용량값을 갖는
    반도체 기억 장치.
  3. 행렬 형상으로 배치되고, 또한, 데이터를 기억하는 복수의 메모리 셀을 포함하는 메모리 셀 어레이와,
    상기 메모리 셀 어레이의 행마다 배열되는 복수의 워드선과,
    상기 메모리 셀 어레이의 열마다 배열되고, 각 비트선이 제 1 용량값을 갖는 복수의 비트선쌍과,
    대응하는 비트선쌍을 전원 전위로 프리차지하는 복수의 비트선 프리차지 회로와,
    상기 전원 전위보다도 높은 소정의 전위의 전압을 발생하는 승압 회로와,
    상기 승압 회로로부터 상기 소정 전위의 전압을 받아, 상기 소정 전위의 전압으로 대응하는 워드선을 활성화하는 복수의 워드선 활성화 회로
    를 구비하되,
    상기 복수의 메모리 셀 각각은,
    각각이 부하 소자 및 구동 소자로 이루어지고, 교차 접속되는 제 1 및 제 2 인버터와,
    상기 제 1 인버터의 출력 노드 및 상기 제 2 인버터의 입력 노드에 접속되고, 상기 제 1 용량값의 1/8 이상의 제 2 용량값을 갖는 제 1 기억 노드와,
    상기 제 2 인버터의 출력 노드 및 상기 제 1 인버터의 입력 노드에 접속되고, 상기 제 2 용량값을 갖는 제 2 기억 노드와,
    상기 제 1 및 제 2 기억 노드를 대응하는 비트선쌍의 한쪽 및 다른쪽의 비트선과 각각 접속하는 제 1 및 제 2 게이트 소자를 포함하며,
    상기 구동 소자의 전류 구동 능력은 상기 제 1 및 제 2 게이트 소자의 전류 구동 능력의 2배보다도 작고,
    상기 복수의 워드선 중 어느 하나가 활성화되어 있을 때, 그 활성화되어 있는 워드선에 직교하는 비트선쌍에 대응하는 비트선 프리차지 회로가 불활성화되는
    반도체 기억 장치.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006040466A (ja) * 2004-07-29 2006-02-09 Renesas Technology Corp 半導体記憶装置
JP2007234073A (ja) * 2006-02-27 2007-09-13 Fujitsu Ltd 半導体記憶装置
KR20080060666A (ko) * 2006-12-27 2008-07-02 삼성전자주식회사 메모리 셀 워드라인의 스트레스 시간을 줄이는 워드라인구동 방법 및 회로
JP2009048772A (ja) * 2008-12-05 2009-03-05 Renesas Technology Corp 半導体記憶装置
US7924633B2 (en) * 2009-02-20 2011-04-12 International Business Machines Corporation Implementing boosted wordline voltage in memories
US8488396B2 (en) * 2010-02-04 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Dual rail static random access memory
KR101799482B1 (ko) * 2010-12-29 2017-11-20 삼성전자주식회사 기입 어시스트 회로를 포함하는 정적 메모리 장치
JP2013062001A (ja) * 2011-09-12 2013-04-04 Toshiba Corp 半導体記憶装置
EP2713372B1 (en) 2012-09-28 2017-08-23 Imec Non-volatile resistive memory devices with boosting capacitor and methods for baising resistive memory structures thereof
US9299404B1 (en) * 2013-03-12 2016-03-29 Altera Corporation Methods and apparatus for performing boosted bit line precharge
CN109841240B (zh) * 2018-12-21 2020-10-16 北京时代民芯科技有限公司 一种sram型存储器高速灵敏放大器电路
TWI842855B (zh) 2019-03-29 2024-05-21 日商半導體能源研究所股份有限公司 半導體裝置
TWI723944B (zh) * 2020-09-21 2021-04-01 崛智科技有限公司 記憶體裝置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62257698A (ja) 1986-04-30 1987-11-10 Oki Electric Ind Co Ltd 半導体スタテイツクメモリセル
JPH0680806B2 (ja) 1986-11-18 1994-10-12 日本電気株式会社 スタテイツク型ｍｉｓメモリセル
JPH03116488A (ja) * 1989-09-29 1991-05-17 Fujitsu Ltd 半導体記憶装置
US6160733A (en) * 1997-08-29 2000-12-12 Enable Semiconductor, Inc. Low voltage and low power static random access memory (SRAM)
US6141240A (en) * 1998-09-17 2000-10-31 Texas Instruments Incorporated Apparatus and method for static random access memory array
US6650580B1 (en) * 2002-07-26 2003-11-18 International Business Machines Corporation Method for margin testing

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