KR20040039738A - 액정표시장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 액정표시장치 및 그 제조방법에 관한 것으로, 특히, 글래스기판 상에 형성된 제 1 및 제 2게이트전극라인; 상기 제 1 및 제 2게이트전극라인에 수직하도록 배치된 소스전극라인; 상기 제 1 및 제 2게이트전극라인과 소스전극라인의 교차 영역에 형성되는 TFT; 일단면 전체에 대해 연장부를 갖고, 접속단자에 의해 상기 TFT에 결합되며, 상기 연장부를 상기 제 2게이트전극라인에 오버랩하는 화소전극; 및 상기 제 1 및 제 2게이트전극라인과 평행하며 상기 화소전극의 중심부를 가로질러 상기 화소전극의 상부에 오버랩되도록 형성된 공통전극을 구비하며, 상기 화소전극의 연장부와 오버랩되는 영역내에 포함되는 상기 제 2게이트전극라인의 소정 부분을 패터닝하여 상기 화소전극과 제 2게이트전극라인과 커패시턴스 값을 조절하는 것을 특징으로 한다.
따라서, 본 발명은 FFS 또는 IPS 모드의 액정표시장치에서 제 2커패시턴스(cgs')의 값을 조절하여 게이트 전계의 영향을 제거함으로써, 화면표시의 신뢰성을 향상시킬 수 있고, 또한 패널 위치별 픽셀 충전 전압의 균일성을 구현할 수 있다.
Description
본 발명은 액정표시장치 및 그 제조방법에 관한 것으로서, 특히, FFS(Frindge Field Switching) 또는 IPS(In-Plane Switching) 모드의 액정표시장치에 있어서 게이트 전계의 영향에 의해 픽셀에서의 빛의 누출을 방지하는 액정표시장치에 관한 것이다.
도 1은 종래의 액정표시장치에서의 픽셀구조를 나타낸 평면도로서, 도시된 바와 같이, 글래스기판상에 제 1 및 제 2게이트전극라인(10,12)과 소스전극라인(14)이 수직하도록 형성되고, 제 1게이트전극라인(10)과 소스전극라인(14)의 교차 영역에 TFT(16)가 형성되고, TFT(16)는 접속단자(18)에 의해 픽셀에 해당하는 화소전극(20)에 결합되고, 연장형성된 돌출부(22)를 갖는 화소전극(20)이 돌출부(22)에 의해 제 2게이트전극라인(12)에 결합되고, 게이트 전극라인(10)인과 평행하며 화소전극(20)의 중심부를 가로지르는 공통극라인(18)이 화소전극(20)에 오버랩되도록 형성된다.상기 제 1 게이트전극라인(10)은 n번째의 게이트전극라인을, 상기 제 2게이트전극라인(12)은 n+1번째의 게이트전극라인을 각각 나타낸다.
도 1에서 참조부호 24는 게이트 전계의 형성을 나타낸다.
도 2는 도 1의 등가회로도로서, 도시된 바와 같이, TFT의 게이트가 게이트전극라인에 접속되고, TFT의 소스가 소스전극라인에 접속되고, 화소전극과 게이트전극라인(10)간에 제 1커패시턴스(cgs)가 형성되고, 화소전극과 제 2게이트전극라인(12)간에 제 2커패시턴스(Cgs')가 형성되고, 화소전극과 공통전극라인간에 액정층 커패시터스(Clc)와 저장커패시턴스(Cst)가 병렬로 형성됨을 나타낸다.
도 3은 도 2의 회로도에서 제 2커패시턴스(Cgs')를 형성할 시 픽셀 충전접압의 파형도를 나타낸다.
상기한 바와 같은 종래 기술에 있어서, 제 2커패시턴스(Cgs')를 형성하는 방법을 적용하지 않을 경우 예컨대, 신호지연이 존재하지 않고, 게이트 전압이 하이 에서 로우 레벨로 천이한다면, Vp가 낮아지고 제 2커패시턴스(Cgs')를 통해 게이트-소스간 드리프트 전류(Igs)가 흘러가 발생된다. 따라서, TFT는 턴오프되고,가 된다. 신호지연이 존재할 경우, Vp가 낮아지고 제 2커패시턴스(Cgs')를 통해 제 1 게이트-소스간 드리프트 전류(Igs)가 흘러가 발생되고, 지연동안 TFT를 통해 제 1드레인-소스간 드리프트 전류(Ids)가 흘러이 발생된다. 이때, TFT는 턴오프되고,이 된다.
여기서, Vp는 화소인가전압, Vd는 드레인전압,는 제 1게이트 전극라인과 소스전극라인의 저항과 기생용량 성분으로 인해 유도되는 킥백전압(kick-back voltage),은 TFT의 내부전압 변동분을 각각 나타낸다.
따라서, 제 2커패시턴스(Cgs')를 형성하는 방법을 적용하지 않을 경우에 의해 패널의 중심과 엣지부에 휘도차가 유발된다.
반면에, 제 2커패시턴스(Cgs')를 형성하는 방법을 적용 할 경우 예컨대, 신호지연이 존재하지 않고, 게이트 전압이 하이 에서 로우 레벨로 천이되면, Vp가 제 1게이트-소스간 전류(Igs)에 의해 낮아지지만 제 2게이트-소스간 전류(Igs')에의해가 발생되지 않는다. 이때, TFT는 턴오프되고, Vp ＝Vd가 된다.
신호지연이 존재할 경우, Vgn+1이 하이 레벨에서 낮아지고가 발생하므로 Cgs'를 통해 제 2게이트-소스간 드리프트 전류(Igs')가 흐르게 된다. 이때,가 된다.
여기서, Vp는 화소인가전압,는 제 2게이트전극라인(12)과 소스전극라인의 저항과 기생용량 성분으로 인해 유도되는 킥백전압(kick-back voltage) , Vgn+1은 n+1번째 게이트 전압을 각각 나타낸다.
따라서, 제 2커패시턴스(Cgs')를 형성하는 방법을 적용 할 경우이 패널내에서 발생하지 않아 휘도 균일성을 구현할 수 있다.
따라서, 제 2커패시턴스(Cgs')를 형성하는 방법을 적용 할 경우 TFT의 턴오프시 픽셀 충전전압이 패널의 위치별로 균일하게 유지되는 효과가 있다
그러나, 제 2커패시턴스(Cgs')를 형성함에 있어서 픽셀과 게이트간에 게이트 전계가 형성되고 장시간 구동될 시 그 게이트 전계에 의해 액정이 반응하기 때문에 픽셀에서의 빛 누출과 같은 문제점을 초래할 수 있다.
따라서, 상기 종래기술의 문제점을 해결하기 위하여 본 발명은 제 2커패시턴스(Cgs')를 조절할 수 있도록 함으로써, 화면표시의 신뢰성을 향상시킴과 아울러 제 2커패시턴스(Cgs') 주변에서의 픽셀 빛 누출을 제거할 수 있는 액정표시장치 및그 제조방법을 제공하는 데 그 목적이 있다.
도 1은 종래의 액정표시장치에서의 픽셀구조를 나타낸 평면도
도 2는 도 1의 등가회로도.
도 3은 도 2 회로도의 파형도.
도 4는 본 발명의 바람직한 일실시예에 따른 액정표시장치의 픽셀구조를 나타낸 평면도.
도 5는 본 발명의 바람직한 일실시예에 따른 액정표시장치의 제조공정을 설명하기 위한 수직단면도.
도 6은 본 발명의 바람직한 다른 일실시예에 따른 액정표시장치의 픽셀구조를 나타낸 평면도.
도 7은 본 발명의 바람직한 다른 일실시예에 따른 액정표시장치의 제조공정을 설명하기 위한 수직단면도.
상기 목적을 달성하기 위한 본 발명의 일실시예에 따른 액정표시장치는 글래스기판 상에 형성된 제 1 및 제 2게이트전극라인; 상기 제 1 및 제 2게이트전극라인에 수직하도록 배치된 소스전극라인; 상기 제 1 및 제 2게이트전극라인과 소스전극라인의 교차 영역에 형성되는 TFT; 일단면 전체에 대해 연장부를 갖고, 접속단자에 의해 상기 TFT에 결합되며, 상기 연장부를 상기 제 2게이트전극라인에 오버랩하는 화소전극; 및 상기 제 1 및 제 2게이트전극라인과 평행하며 상기 화소전극의 중심부를 가로질러 상기 화소전극의 상부에 오버랩되도록 형성된 공통전극을 구비하며, 상기 화소전극의 연장부와 오버랩되는 영역내에 포함되는 상기 제 2게이트전극라인의 소정 부분을 패터닝하여 상기 화소전극과 제 2게이트전극라인과 커패시턴스 값을 조절하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 일실시예에 따른 액정표시장치의 제조방법은 글래스기판 상에 제 1 및 제 2게이트전극라인층을 형성하는 단계; 상기 제 2게이트전극라인층의 소정부분을 패터닝하는 단계; 상기 결과물 전면에 게이트절연층을 형성하는 단계; 상기 제 1게이트전극라인층 상부의 게이트절연층 위에 채널층을 형성하는 단계; 상기 채널층의 상부에 소스 및 드레인층을 형성하는 단계; 상기 결과물 전면에 패시베이션층을 형성하는 단계; 및 상기 패시베이션층을 패터닝한 후 상기 드레인층과 접속하며, 일단부가 상기 제 2게이트전극라인층의 상부에 오버랩되는 화소전극층을 형성하는 단계를 구비하여 상기 화소전극층과 제 2게이트전극라인층과 커패시턴스 값을 조절하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 다른 일실시예에 따른 액정표시장치는 글래스기판 상에 형성된 제 1 및 제 2게이트전극라인; 상기 제 1 및 제 2게이트전극라인에 수직하도록 배치된 소스전극라인; 상기 제 1 및 제 2게이트전극라인과 소스전극라인의 교차 영역에 형성되는 TFT; 일단면 전체에 대해 연장부를 갖고, 접속단자에 의해 상기 TFT에 결합되며, 상기 연장부를 상기 제 2게이트전극라인에 오버랩하는 화소전극; 및 상기 제 1 및 제 2게이트전극라인과 평행하며 상기 화소전극의 중심부를 가로질러 상기 화소전극의 상부에 오버랩되도록 형성된 공통전극을 구비하며, 상기 제 2게이트전극라인과 오버랩되는 상기 화소전극의 연장부를 패터닝하여 상기 화소전극과 제 2게이트전극라인간의 커패시턴스 값을 조절하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 다른 일실시예에 따른 액정표시장치의 제조방법은 글래스기판 상에 제 1 및 제 2게이트전극라인을 형성하는 단계; 상기 결과물 전면에 게이트 절연층을 형성하는 단계; 상기 제 1게이트전극라인층 상부의 게이트 절연층 위에 채널층을 형성하는 단계; 상기 채널층의 상부에 소스 및 드레인층을 형성하는 단계; 상기 결과물 전면에 패시베이션층을 형성하는 단계; 및 상기 패시베이션층을 패터닝한 후 상기 드레인층과 접속하며 일단부가 상기 제 2게이트 전극층의 상부에 오버랩되는 화소전극층을 형성하는 단계; 및 상기 제 2게이트전극라인층과 오버랩되는 상기 화소전극층의 일단부를 패터닝하는 단계를 구비하여상기 화소전극층과 제 2게이트전극라인층간의 커패시턴스 값을 조절하는 것을 특징으로 한다.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 4는 본 발명의 바람직한 일실시예에 따른 액정표시장치의 픽셀구조를 나타낸 평면도로서, 도시된 바와 같이, 글래스기판 상에 형성된 제 1 및 제 2게이트전극라인(100,102)과, 제 1 및 제 2게이트전극라인(100,102)에 수직하도록 배치된 소스전극라인(104)과, 제 1게이트전극라인(100)과 소스전극라인(104)의 교차 영역에 형성된 TFT(106)과, 접속단자(108)에 의해 제 1게이트전극라인(300)에 접속되고, 일단면 전체에 대해 연장부를 갖는 화소전극(110)과, 제 1 및 제 2게이트전극라인(100,102)과 평행하며 화소전극(110)의 중심부를 가로질러 화소전극(110) 상부에 오버랩되도록 형성된 공통전극(112)으로 구성된다. 상기 제 1 게이트전극라인(100)은 n번째의 게이트전극라인을, 상기 제 2게이트전극라인(102)은 n+1번째의 게이트전극라인을 각각 나타낸다.
상기 TFT(106)와 화소전극(110)은 글래스기판 상에 매트릭스 형태로 배치되면 단위 픽셀을 형성한다,
도 4에서 참조부호 314는 패터닝된 제 2게이트전극라인을 나타낸다.
본 발명의 일실시예에서는 화소전극(110)의 연장부와 오버랩되는 영역내에 포함된 제 2게이트전극라인(102)의 소정 부분을 패터닝하고, 이에 따라 제 2게이트전극라인(102)과 픽셀(106)간의 커패시턴스(Cgs') 값을 조절한다.
도 5를 참조하여 본 발명의 일실시예에 따른 액정표시장치의 제조방법을 설명하면 다음과 같다.
먼저, 도 5에 나타낸 바와 같이, 글래스기판(200) 상에 게이트 물질층을 형성한 후 패터닝하여 제 1 및 제 2게이트전극라인층(202,204)을 형성하고, 이어 화소전극과 제 2게이트전극라인층간의 커패시턴스(Cgs') 값을 조절할 수 있도록 제 2게이트전극라인층(204)의 소정부분을 패터닝한다.그 다음, 제 1 및 제 2게이트전극라인층(202,204)을 포함하는 결과물 전면에 화학기상증착법(CVD:Chemical Vapor Deposition)을 이용하여 게이트절연층(206)을 소정 두께로 형성한다.
그 다음, 제 1게이트전극라인층(202) 상부의 게이트절연층 위에 TFT의 채널을 이루는 채널층(208)을 형성한 후 채널층(208)의 상부에 소스 및 드레인층(210,212)을 형성한다.그 다음, 소스 및 드레인층(210,212)을 포함하는 결과물 전면에 소자 보호를 위한 패시베이션층(214)을 형성한다.
그 다음, 패시베이션층(214)을 패터닝한 후 그 위에 화소전극층(216)을 형성한다. 화소전극층(216)은 투명하고 전기전도성을 갖는 ITO(Indium Tin Oxide)로 형성되고, 패터닝된 패시베이션층(214)을 통하여 드레인층(212)에 접속되며, 일단부가 제 2게이트전극라인층(204)의 상부에 오버랩된다.
도 6은 본 발명의 다른 바람직한 일실시예에 따른 액정표시장치의 픽셀구조를 나타낸 평면도로서, 도시된 바와 같이, 글래스기판 상에 형성된 제 1 및 제 2게이트전극라인(300,302)과, 제 1 및 제 2게이트전극라인(300,302)에 수직하도록 배치된 소스전극라인(304)과, 제 1 및 제 2게이트전극라인(300,302)과 소스전극라인(304)의 교차 영역에 형성된 TFT(306)과, 접속단자(308)에 의해 제 1게이트전극라인(300)에 접속되고, 일단면 전체에 대해 연장부를 갖는 화소전극(310)과, 제 1 및 제 2게이트전극라인(300,302)과 평행하며 화소전극의 중심부를 가로질러 화소전극(310) 상부에 오버랩되도록 형성된 공통전극(312)으로 구성된다.
본 발명의 다른 일실시예에서는 제 2게이트전극라인(302)과 오버랩되는 화소전극(310)의 연장부를 패터닝 하고, 이에 따라 제 2게이트전극라인(302)과 화소전극(310)간의 커패시턴스(Cgs') 값을 조절한다.도 6을 참조하여 본 발명의 다른 일실시예에 따른 액정표시장치의 제조방법을 설명하면 다음과 같다.
글래스기판(400) 상에 게이트 물질층(402)을 형성한 후 패터닝하여 제 1 및 제 2게이트전극라인층(404,406)을 형성한다.
그 다음, 제 1 및 제 2게이트전극라인층(404,406)을 포함하는 결과물 전면에 화학기상증착법(CVD:Chemical Vapor Deposition)을 이용하여 게이트절연층(408)을 소정 두께로 형성한다.
그 다음, 제 1게이트전극라인층(404) 상부의 게이트절연층 위에 TFT의 채널을 이루는 채널층(410)을 형성한 후 채널층(410)의 상부에 소스 및 드레인층(412,414)을 형성한다.
그 다음, 소스 및 드레인층(412,414)을 포함하는 결과물 전면에 소자 보호를 위한 패시베이션층(416)을 형성한다.
그 다음, 패시베이션층(416)을 패터닝한 후 그 위에 화소전극층(418)을 형성한다. 화소전극층(418)은 투명하고 전기전도성을 갖는 ITO(Indium Tin Oxide)로 형성되고, 패터닝된 패시베이션층(416)을 통하여 드레인층(414)에 접속되며, 일단부가 제 2게이트전극라인층(406)의 상부에 오버랩된다.
그 다음, 화소전극층(418)과 제 2게이트전극라인층(406)간의 커패시턴스(Cgs') 값을 조절할 수 있도록 제 2게이트전극라인층(406)의 상부에 오버랩된 영역의 화소전극층(418)을 패터닝한다.
이상에서 설명한 바와 같이, 본 발명은 FFS 또는 IPS 모드의 액정표시장치에서 제 2커패시턴스(Cgs')의 값을 조절하여 게이트 전계의 영향을 제거함으로써, 화면표시의 신뢰성을 향상시킬 수 있고, 또한 패널 위치별 픽셀 충전 전압의 균일성을 구현할 수 있다.
상기에서 본 발명의 특정 실시예가 설명 및 도시되었지만, 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다. 이와 같은 변형된 실시예들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안되며, 본 발명에 첨부된 특허청구범위 안에 속한다 해야 할 것이다
Claims (4)
- 글래스기판 상에 형성된 제 1 및 제 2게이트전극라인;상기 제 1 및 제 2게이트전극라인에 수직하도록 배치된 소스전극라인;상기 제 1 및 제 2게이트전극라인과 소스전극라인의 교차 영역에 형성되는 TFT;일단면 전체에 대해 연장부를 갖고, 접속단자에 의해 상기 TFT에 결합되며, 상기 연장부를 상기 제 2게이트전극라인에 오버랩하는 화소전극; 및상기 제 1 및 제 2게이트전극라인과 평행하며 상기 화소전극의 중심부를 가로질러 상기 화소전극의 상부에 오버랩되도록 형성된 공통전극을 구비하며, 상기 화소전극의 연장부와 오버랩되는 영역내에 포함되는 상기 제 2게이트전극라인의 소정 부분을 패터닝하여 상기 화소전극과 제 2게이트전극라인과 커패시턴스 값을 조절하는 것을 특징으로 하는 액정표시장치.
- 글래스기판 상에 제 1 및 제 2게이트전극라인층을 형성하는 단계;상기 제 2게이트전극라인층의 소정부분을 패터닝하는 단계;상기 결과물 전면에 게이트절연층을 형성하는 단계;상기 제 1게이트전극라인층 상부의 게이트절연층 위에 채널층을 형성하는 단계;상기 채널층의 상부에 소스 및 드레인층을 형성하는 단계;상기 결과물 전면에 패시베이션층을 형성하는 단계; 및상기 패시베이션층을 패터닝한 후 상기 드레인층과 접속하며, 일단부가 상기 제 2게이트전극라인층의 상부에 오버랩되는 화소전극층을 형성하는 단계를 구비하여 상기 화소전극층과 제 2게이트전극라인층과 커패시턴스 값을 조절하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 글래스기판 상에 형성된 제 1 및 제 2게이트전극라인;상기 제 1 및 제 2게이트전극라인에 수직하도록 배치된 소스전극라인;상기 제 1 및 제 2게이트전극라인과 소스전극라인의 교차 영역에 형성되는 TFT;일단면 전체에 대해 연장부를 갖고, 접속단자에 의해 상기 TFT에 결합되며, 상기 연장부를 상기 제 2게이트전극라인에 오버랩하는 화소전극; 및상기 제 1 및 제 2게이트전극라인과 평행하며 상기 화소전극의 중심부를 가로질러 상기 화소전극의 상부에 오버랩되도록 형성된 공통전극을 구비하며, 상기 제 2게이트전극라인과 오버랩되는 상기 화소전극의 연장부를 패터닝하여 상기 화소전극과 제 2게이트전극라인간의 커패시턴스 값을 조절하는 것을 특징으로 하는 액정표시장치.
- 글래스기판 상에 제 1 및 제 2게이트전극라인을 형성하는 단계;상기 결과물 전면에 게이트 절연층을 형성하는 단계;상기 제 1게이트전극라인층 상부의 게이트 절연층 위에 채널층을 형성하는 단계;상기 채널층의 상부에 소스 및 드레인층을 형성하는 단계;상기 결과물 전면에 패시베이션층을 형성하는 단계; 및상기 패시베이션층을 패터닝한 후 상기 드레인층과 접속하며 일단부가 상기 제 2게이트 전극층의 상부에 오버랩되는 화소전극층을 형성하는 단계; 및상기 제 2게이트전극라인층과 오버랩되는 상기 화소전극층의 일단부를 패터닝하는 단계를 구비하여 상기 화소전극층과 제 2게이트전극라인층간의 커패시턴스 값을 조절하는 것을 특징으로 하는 액정표시장치의 제조방법.
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Citations (4)
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|---|---|---|---|---|
| KR20000040730A (ko) * | 1998-12-19 | 2000-07-05 | 구본준 | 액정표시장치의 축적캐패시터 구조 및 그 제조방법 |
| JP2002090775A (ja) * | 2000-09-14 | 2002-03-27 | Toshiba Corp | マトリクスアレイ基板 |
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| KR20030009581A (ko) * | 2001-07-11 | 2003-02-05 | 엘지.필립스 엘시디 주식회사 | 액정표시소자 |
-
2002
- 2002-11-04 KR KR1020020067893A patent/KR20040039738A/ko not_active Application Discontinuation
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