KR20030050197A - Method of planarization a semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 평탄화 방법에 관한 것으로서, 특히 STICMP(Shallow Trench Isolation Chemical Mechanical Polishing) 공정에 관한 것이다.The present invention relates to a planarization method of a semiconductor device, and more particularly to a shallow trench isolation chemical mechanical polishing (STICMP) process.
STI CMP(Shallow Trench Isolation Chemical Mechanical Polishing)는 반도체 소자 제조 공정 중 가장 처음에 행해지는 소자 분리 기술이므로 다른 층에 사용되는 CMP 평탄화 기술 보다 더 높은 연마 균일도와 평탄도를 요구한다. 연마 균일도가 높을수록 필드 산화막의 두께가 균일하여 소자의 트랜지스터 특성 또한 위치에 상관없이 균일하게 되기 때문이다.STI Shallow Trench Isolation Chemical Mechanical Polishing (CMP) is the first device isolation technique performed in the semiconductor device fabrication process and therefore requires higher polishing uniformity and flatness than the CMP planarization technique used in other layers. This is because the higher the polishing uniformity, the more uniform the thickness of the field oxide film becomes and thus the transistor characteristics of the device become uniform regardless of the position.
도 1a 내지 도 1d는 종래 기술에 따른 STI CMP 공정을 설명하기 위해 도시한 반도체 소자의 단면도이다.1A to 1D are cross-sectional views of a semiconductor device illustrated to explain the STI CMP process according to the prior art.
도 1a를 참조하면, 일반적으로 반도체 기판(10)에는 후속 공정에 의해 형성되는 소정 소자의 전기적인 고립을 위해 다수의 트랜치가 형성되는데, 이 트랜치의 밀집도에 따라 반도체 기판(10)은 패턴 고밀 지역과 패턴 소밀 지역으로 정의된다. 여기서, 패턴 고밀 지역은 인접한 트랜치 간의 간격이 좁아 소정 범위 내에서 다수의 트랜치가 고 밀집된 지역을 나타내고, 패턴 소밀 지역은 인접한 트랜치 간의 간격이 넓어 소정 범위 내에서 다수의 트랜치가 소 밀집된 지역을 나타낸다 .Referring to FIG. 1A, a plurality of trenches are generally formed in the semiconductor substrate 10 for electrical isolation of a predetermined device formed by a subsequent process, and according to the density of the trenches, the semiconductor substrate 10 may have a pattern dense area. And the pattern is defined as roughness area. Here, the pattern dense area represents a region where a plurality of trenches are densely packed within a predetermined range due to a narrow spacing between adjacent trenches, and the pattern dense area represents a region where a plurality of trenches are dense within a predetermined range because the spacing between adjacent trenches is wide.
이러한, 반도체 기판(10) 상에 패드 질화막(12)을 증착한 후 소정의 아이솔레이션(ISO) 마스크를 이용한 STI(Shallow Trench Isolation) 공정을 실시하여 반도체 기판(10) 내에 트랜치(도시하지 않음)를 형성한다. 이어서, 트랜치를 포함한 전체 구조 상부에 HDP(High Density Plasma) 산화막(14)을 증착한다.After depositing the pad nitride layer 12 on the semiconductor substrate 10, a trench (not shown) is formed in the semiconductor substrate 10 by performing a shallow trench isolation (STI) process using a predetermined isolation (ISO) mask. Form. Subsequently, an HDP (High Density Plasma) oxide film 14 is deposited on the entire structure including the trench.
도 1b를 참조하면, 반도체 기판(10)의 패턴 밀도를 균일하게 유지하기 위해 전체 구조 상부에 포토레지스트(Photoresist)를 증착한 후 노광공정을 실시하여 패턴 소밀 지역이 오픈(Open)되도록 포토레지스트 패턴(Photoresist Pattern; 16)을 형성한다. 이어서, 이 포토레지스트 패턴(16)을 이용한 리버스 에치 백(Reverse Etchback) 공정을 실시하여 포토레지스트 패턴(16) 사이로 오픈되는 HDP 산화막(14)의 소정 부위를 식각한다.Referring to FIG. 1B, in order to maintain the pattern density of the semiconductor substrate 10 uniformly, a photoresist is deposited on the entire structure, followed by an exposure process, so that the photoresist pattern may be opened. Form (Photoresist Pattern; 16). Subsequently, a reverse etch back process using the photoresist pattern 16 is performed to etch predetermined portions of the HDP oxide film 14 opened between the photoresist patterns 16.
도 1c 및 도 1d를 참조하면, 포토레지스트 스트립(Photoresist Strip) 공정을 실시하여 포토레지스트 패턴(16)을 제거한다. 이어서, 패드 질화막(12)을 식각 베리어층으로 이용한 CMP 공정을 실시하여 전체 구조 상부를 평탄화화하여 소자 분리막(18)을 형성한다.1C and 1D, a photoresist strip process is performed to remove the photoresist pattern 16. Subsequently, a CMP process using the pad nitride layer 12 as an etch barrier layer is performed to planarize the entire structure to form the device isolation layer 18.
상기에서 설명한 바와 같이, 종래의 기술은 리버스 에치 백 공정을 실시하여 전체 구조 상부의 패턴 밀집도를 균일하게 한 후 CMP를 이용한 평탄화 공정을 실시하여 STI 구조의 소자 분리막을 형성하고 있다. 그러나, 이러한 기술은 리버스 에치 백 공정시 이용되는 포토레지스트 패턴을 제거하기 위한 스트립 공정이 추가되어 공정이 복잡해지는 문제가 있다. 또한, 리버스 에치 백 공정에 의해 패턴 소밀 지역이 패턴 고밀 지역보다 연마율이 높아져, 평탄화 공정후 패턴 고밀 지역보다 더 많이 연마되는 문제가 발생한다.As described above, the conventional technique is to perform a reverse etch back process to uniform the pattern density of the upper portion of the entire structure, and then to planarize using CMP to form a device isolation film of the STI structure. However, this technique has a problem that the process is complicated by the addition of a strip process for removing the photoresist pattern used in the reverse etch back process. In addition, the reverse etch back process causes the pattern roughness region to have a higher polishing rate than the pattern high density region, resulting in a problem that the pattern roughness region is polished more than the pattern high density region after the planarization process.
따라서, 본 발명은 상기 문제를 해결하기 위해 안출된 것으로, 리버스 에치백 공정시 이용되는 포토레지스트 패턴을 제거하지 않고, 그대로 CMP(Chemical Mechanical Polishing) 공정에 이용하여 평탄화 공정을 실시함으로써 균일도가 높은 평탄화 공정을 구현할 수 있는 반도체 소자의 평탄화 방법을 제공하는데 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, and does not remove the photoresist pattern used in the reverse etchback process, and the planarization process is performed by using the CMP (Chemical Mechanical Polishing) process as it is, so that the uniformity is high. It is an object of the present invention to provide a planarization method of a semiconductor device capable of implementing the process.
도 1a 내지 도 1d는 종래 기술에 따른 STI CMP 공정을 설명하기 위해 도시한 반도체 소자의 단면도.1A to 1D are cross-sectional views of a semiconductor device depicted for explaining the STI CMP process according to the prior art.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 STI CMP 공정을 설명하기 위해 도시한 반도체 소자의 단면도.2A through 2D are cross-sectional views of semiconductor devices illustrated to illustrate an STI CMP process according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10, 100 : 반도체 기판 12, 102 : 패드 질화막10, 100: semiconductor substrate 12, 102: pad nitride film
14, 104 : HDP 산화막 16, 106 : 포토레지스트 패턴14, 104: HDP oxide film 16, 106: photoresist pattern
18, 108 : 소자 분리막18, 108: device isolation film
상술한 목적을 달성하기 위해 본 발명은 트랜치의 밀집도에 따라 패턴 소밀 지역과 패턴 고밀 지역으로 정의되는 반도체 기판에 증착된 산화막을 평탄화하기 위한 반도체 소자의 평탄화 방법에 있어서, 상기 산화막 상에 포토레지스트를 증착한 후 소정의 노광공정을 실시하여 상기 패턴 소밀 지역이 오픈되도록 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 마스크로 이용한 리버스 에치 백 공정을 실시하여 상기 패턴 소밀 지역의 산화막의 소정 부위를 식각하는 단계; 및 상기 포토레지스 패턴을 제거하지 않고 평탄화 공정을 실시하여 상기 트랜치를 매립하도록 전체 구조 상부를 평탄화하는 단계를 포함하여 이루어지는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a planarization method of a semiconductor device for planarizing an oxide film deposited on a semiconductor substrate defined as a pattern dense region and a pattern dense region according to the density of trenches, wherein the photoresist is formed on the oxide film. Forming a photoresist pattern such that the pattern roughness region is opened by performing a predetermined exposure process after deposition; Performing a reverse etch back process using the photoresist pattern as a mask to etch a predetermined portion of the oxide film in the pattern roughness region; And planarizing the entire structure to fill the trench by performing a planarization process without removing the photoresist pattern.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 STI CMP 공정을 설명하기 위해 도시한 반도체 소자의 단면도이다.2A through 2D are cross-sectional views of a semiconductor device for explaining an STI CMP process according to an embodiment of the present invention.
도 2a를 참조하면, 패턴 소밀 지역과 패턴 고밀 지역으로 정의되는 반도체 기판(100) 상에 패드 질화막(102)을 증착한 후 소정의 아이솔레이션(ISO) 마스크를 이용한 STI(Shallow Trench Isolation) 공정을 실시하여 반도체 기판(100) 내에 트랜치(도시하지 않음)를 형성한다. 이어서, 트랜치를 포함한 전체 구조 상부에 HDP(High Density Plasma) 산화막(104)을 증착한다.Referring to FIG. 2A, a pad nitride film 102 is deposited on a semiconductor substrate 100 defined as a pattern dense area and a pattern dense area, and then a shallow trench isolation (STI) process using a predetermined isolation (ISO) mask is performed. Thus, trenches (not shown) are formed in the semiconductor substrate 100. Subsequently, an HDP (High Density Plasma) oxide film 104 is deposited on the entire structure including the trench.
도 2b를 참조하면, 반도체 기판(100)의 패턴 밀도를 균일하게 유지하기 위해 전체 구조 상부에 포토레지스트(Photoresist)를 증착한 후 노광공정을 실시하여 패턴 소밀 지역이 오픈(Open)되도록 포토레지스트 패턴(Photoresist Pattern; 106)을 형성한다. 이어서, 이 포토레지스트 패턴(106)을 이용한 리버스 에치 백(Reverse Etchback) 공정을 실시하여 포토레지스트 패턴(106) 사이로 오픈되는 HDP 산화막(104)의 소정 부위를 식각한다.Referring to FIG. 2B, in order to maintain the pattern density of the semiconductor substrate 100 uniformly, a photoresist is deposited on the entire structure, followed by an exposure process, so that the pattern resist area is opened. (Photoresist Pattern; 106). Subsequently, a reverse etch back process using the photoresist pattern 106 is performed to etch predetermined portions of the HDP oxide film 104 opened between the photoresist patterns 106.
도 2c 및 도 2d를 참조하면, 포토레지스트 패턴(106)을 제거하기 위한 포토레지스트 스트립(Photoresist Strip) 공정을 실시하지 않고, 이어서, 패드 질화막(102)을 식각 베리어층으로 이용한 CMP 공정을 실시하여 전체 구조 상부를 평탄화화하여 소자 분리막(108)을 형성한다.2C and 2D, the CMP process using the pad nitride layer 102 as an etch barrier layer is performed without performing a photoresist strip process for removing the photoresist pattern 106. The upper portion of the entire structure is planarized to form the device isolation layer 108.
상기에서 설명한 바와 같이, 본 발명은 리버스 에치 백 공정시 이용되는 포토레지스트 패턴을 제거하지 않고, 그대로 CMP 공정에 이용하는 기술로서, 포토레지스트 패턴을 이용하여 전체적인 패턴 밀집도의 균일도가 일정한 상태에서 CMP 공정을 실시함으로써 평탄화공정을 원만하게 실시할 수 있다.As described above, the present invention is a technique used in the CMP process without removing the photoresist pattern used in the reverse etch back process, using the photoresist pattern to perform the CMP process in a state where the uniformity of the overall pattern density is constant. By carrying out, the planarization step can be carried out smoothly.
이런 기술적 구현은 포토레지스트의 도포 공정시 그 증착 두께를 조절하여패턴 소밀 지역(즉, 액티브 영역이 비교적 넓은 지역)에는 적게 형성되도록 하고, 패턴 고밀 지역(즉, 액티브 영역이 비교적 작고, 트랜치가 밀집된 지역)에는 많이 형성되도록 함으로써 가능한다. 또한, 포토레지스트는 그 특성상 CMP 공정시 산화막보다 제거율(Removal Rate)이 5 내지 8배 정도로 높기 때문에 패턴 소밀 지역과 패턴 고밀 지역에서의 포토레지스트의 두께나 양을 조절하여 CMP 공정을 실시함으로써 패턴 소밀 지역과 패턴 고밀 지역 간의 평탄화를 구현할 수 있다.This technical implementation controls the deposition thickness of the photoresist coating process so that it is less formed in the pattern dense area (ie, the area where the active area is relatively large), and the pattern dense area (ie, the active area is relatively small, and the trench is dense). In the area). In addition, since the photoresist has a removal rate of about 5 to 8 times higher than that of the oxide film during the CMP process, the photoresist is controlled by controlling the thickness or amount of the photoresist in the pattern roughness region and the pattern high density region. Flattening between regions and pattern dense regions can be achieved.
본 발명은 리버스 에치 백 공정시 이용되는 포토레지스트 패턴을 제거하지 않고, 그대로 CMP(Chemical Mechanical Polishing) 공정에 이용하여 평탄화 공정을 실시함으로써 균일도가 높은 평탄화 공정을 구현할 수 있다.The present invention can implement a planarization process having high uniformity by performing a planarization process without removing the photoresist pattern used in the reverse etch back process and using the same in a chemical mechanical polishing (CMP) process.
또한, 본 발명은 포토레지스트 스트립 공정과 소정의 세정 공정을 생략함으로써 소자 공정 수를 감소 시킬 수 있으며, 공정 단순화를 구현할 수 있다.In addition, the present invention can reduce the number of device processes by omitting the photoresist strip process and the predetermined cleaning process, it is possible to implement the process simplification.
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