KR20030023947A - 아이피씨 인터페이스를 위한 게이트웨이 정합 장치 - Google Patents

Abstract

본 발명은 IPC 인터페이스를 위한 게이트웨이 정합 장치에 관한 것으로, 특히 메인 프로세서 블록에서 각 디바이스를 직접 제어할 수 있도록 다른 종류의 버스를 정합하도록 구현한 IPC 인터페이스를 위한 게이트웨이 정합 장치에 관한 것이다.

본 발명의 실시예에 따른 IPC 인터페이스를 위한 게이트웨이 정합 장치는 서로 상이한 버스 구조를 가지며, 디바이스를 제어하는 정보를 송신하는 메인 프로세서와; 상기 메인 프로세서로부터 수신된 디바이스 제어 정보를 처리하는 디바이스 블록과; 상기 메인 프로세서와 디바이스 블록의 공통 버스를 통해 상호 필요한 소정의 정보를 유지하도록 인터페이스 기능을 제공하는 게이트웨이 정합부를 포함하여 이루어진 것을 특징으로 한다.

Description

아이피씨 인터페이스를 위한 게이트웨이 정합 장치{System of Matching Gateway for IPC Interface}

본 발명은 IPC 인터페이스를 위한 게이트웨이 정합 장치에 관한 것으로, 특히 메인 프로세서 블록에서 각 디바이스를 직접 제어할 수 있도록 다른 종류의 버스를 정합하도록 구현한 IPC 인터페이스를 위한 게이트웨이 정합 장치에 관한 것이다.

일반적으로 메인 프로세서(main processor)에서 디바이스(device)를 제어하기 위한 구조는 도1에서 도시하는 바와 같이, 메인 프로세서 블록(1)과, 해당 메인 프로세서 블록(1)에서 각 디바이스의 상태 감시 및 제어하는 주변 프로세서 블록(2)과, 각 디바이스 블록(5)을 제어하는 디바이스 제어장치(4)를 포함하는 디바이스 블록(3)으로 구성되어 있다.

해당 메인 프로세서 블록(1)과 주변 프로세서 블록(2)은 이중화로 되어 있으며, 시리얼 버스(serial bus)로 연결되어 있다.

이와 마찬가지로, 주변 프로세서 블록(2)과 디바이스 블록(3)도 시리얼 버스로 연결되어 있다.

위와 같은 구성에 있어서, 주변 프로세서 블록(2)은 시리얼 버스를 통하여 디바이스 블록(3)을 제어하는 제어 정보를 전송하고, 각 디바이스 블록(3)의 상태를 수집하기 위하여 디바이스 블록(3)으로부터 수신되는 정보를 수집한다. 이때, 디바이스 블록(3)에서 올라온 정보는 자신이 처리하기도 하며, 메인 프로세서블록(1)이 인식할 수 있는 형태로 데이터 변환한다.

또한, 주변 프로세서 블록(2)은 디바이스 블록(3)으로 데이터를 전송하기 위하여 디바이스 블록(3)이 인식할 수 있는 형태로 데이터 변환한다.

해당 메인 프로세서 블록(1)은 각 주변 프로세서 블록(2)으로 각 디바이스 블록(3)을 제어할 수 있도록 정보를 전송하며, 소정의 주변 프로세서 블록(2)을 제어하고, 각 주변 프로세서 블록(2) 및 디바이스 블록(3)에서 수신된 정보를 처리한다.

각각의 메인 프로세서 블록(1)은 이중화되어 자신의 상태 정보를 액티브(active)측이 스탠바이(stand-by)측으로 실시간으로 옮겨 항상 양쪽이 같은 정보를 공유하도록 한다.

해당 메인 프로세서 블록(1)과 마찬가지로 주변 프로세서 블록(2)도 이중화되어 스탠바이측이 액티브측의 데이터를 받고 서로의 상태를 감시한다. 이때, 설정되어 있는 이중화 채널을 통해 상호 데이터를 송/수신한다.

해당 디바이스 블록(3)은 디바이스 제어 장치(4)를 통하여 각 디바이스(5)와 연결되며, 또한, 디바이스 제어 장치(4)를 통해 상위 블록과 데이터를 송/수신하며 각종 제어 정보를 수신한다.

전술한 바와 같이, 종래의 메인 프로세서에서 디바이스를 제어하기 위한 장치는 각 주변 프로세서 블록을 통해 디바이스를 정합하고, 주변 프로세서 블록이 몇 개 모여 메인 프로세서 블록의 제어를 받는다.

이는 계단식 제어 구조로 되어 있어서 주변 프로세스 블록이 하나의 디바이스를 제어하기 위하여 다단계의 주변 프로세스 블록이 필요하게 된다.

따라서, 해당 메인 프로세서에서 디바이스를 제어하기 위하여 여러 번의 데이터 가공이 필요했었다.

본 발명은 전술한 바와 같은 제반적인 문제점을 해결하기 위한 것으로, 그 목적은 아이피씨 인터페이스를 위한 게이트웨이 정합 장치를 구현하여 다른 버스로 인터페이스되는 디바이스를 메인 프로세서가 제어할 경우, 주변 프로세서 블록이 불필요하게 하는데 있다.

도1은 종래의 메인 프로세서에서 디바이스를 제어하기 위한 구성을 나타낸 도.

도2는 메인 프로세서와 각 디바이스 간 연결을 나타내는 구조를 나타낸 도.

도3은 본 발명의 실시예에 따른 아이피씨 인터페이스를 위한 게이트웨이 정합 장치를 나타낸 도.

*도면의 주요 부분에 대한 부호의 설명*

20 : 게이트웨이 정합부

21 : 시리얼 버스 제어부

22 : 공통 버스 제어부

23 : ATM 링크 제어부

24 : 이중화 버스 제어부

25 : 주 제어 프로세서

26 : 메인 메모리

상기한 바와 같은 목적을 달성하기 위한 본 발명의 아이피씨 인터페이스를 위한 게이트웨이 정합 장치는 서로 상이한 버스 구조를 가지며, 디바이스를 제어하는 정보를 송신하는 메인 프로세서와; 상기 메인 프로세서로부터 수신된 디바이스 제어 정보를 처리하는 디바이스 블록과; 상기 메인 프로세서와 디바이스 블록의 공통 버스를 통해 상호 필요한 소정의 정보를 유지하도록 인터페이스 기능을 제공하는 게이트웨이 정합부를 포함하여 이루어진 것을 특징으로 한다.

이하, 본 발명의 실시예를 첨부한 도면을 참조하여 상세하게 설명하면 다음과 같다.

본 발명은 도2에 나타낸 바와 같이, 메인 프로세스(10)의 제어를 받아 각 디바이스(30)로 연결되는 게이트웨이 정합 장치(20)로 구성되어 있다.

상기 메인 프로세서(10)와 시리얼 버스를 통해 연결되는 디바이스(30)와는 공통 버스를 통하여 연결되고, ATM(Asynchronous Transfer Mode) 인터페이스를 위한 AAL5(ATM Adaptation Layer 5) 정합 기능으로 구성되어 있다.

별도의 이중화 채널을 통해 상호 필요한 최소한의 정보를 유지한다.

본 발명의 실시예에 따른 아이피씨 인터페이스를 위한 게이트웨이 정합 장치는 도3에 나타낸 바와 같이, 메인 프로세서(10)와 인터페이스하기 위한 시리얼 버스 제어부(21)와, 디바이스(30)와 인터페이스하기 위한 공통 버스 제어부(22)와, ATM AAL5 형태의 데이터와 인터페이스하기 위한 ATM 링크 제어부(23)와, 이중화를 위한 이중화 버스 제어부(24)와, 데이터 중계를 위한 주 제어 프로세서(25)와, 게이트웨이 정합 장치(20)에 필요한 데이터를 저장하는 메인 메모리(26)를 구비하여 이루어져 있다.

해당 시리얼 버스 제어부(21)는 메인 프로세서(10)와의 인터페이스 기능을 제공하며, 이를 통하여 다른 게이트웨이 정합 장치(20)이나 디바이스(30)로 데이터를 송/수신하며, 다른 게이트웨이 정합 장치(20)와 연결되는 링크 상태 및 게이트웨이 정합 장치(20)의 상태를 메인 프로세서(10)로 보고하는 역할을 담당한다.

해당 공통 버스 제어부(22)는 각 디바이스(30)와 데이터를 송/수신하며, 게이트웨이 정합 장치(20)에서 제공된 프레임 동기 신호, 클록를 조절하여 디바이스(30)로 할당된 타임 슬롯에 실어 데이터를 송/수신한다. 또한, 공통 버스제어부(22)는 신뢰성을 위하여 액티브와 스탠바이로 구현되어 있다.

해당 ATM 링크 제어부(23)는 AAL 5 SAR(Segmentation and Reassembly) 처리를 위하여 외부와 핫 링크 인터페이스(hot link interface)가 이루어지며, 고속의 AAL5 처리를 하는 ATM 링크 인터페이스 기능을 제공한다.

해당 이중화 버스 제어부(24)는 게이트웨이 정합 장치(20)가 가지고 있는 최소한의 데이터를 송/수신하고 상대방의 상태를 주기적으로 감지하여 시리얼 버스를 통해 메인 프로세서(10)에 알려준다.

해당 주 제어 프로세서(25)는 각 버스를 제어하여 데이터를 송/수신할 수 있도록 해주는 역할을 담당한다.

해당 메인 메모리(26)는 각 버스에서 수신된 데이터는 해당하는 목적지로 연결된 버스로 데이터를 실어주기 위하여 임시로 저장한 후, 다른 곳으로 보내는 역할을 담당한다.

해당 메인 프로세서(10)로부터 데이터를 수신하면 목적지를 확인한 후에 어느 경로를 통하여 데이터를 보낼 것인가를 결정하고, 해당 버스에 데이터를 실어서 전송해 준다. 이때, 주 제어 프로세서(25)는 목적지가 어디인지를 판단한다.

이때, 메인 프로세서(10)에서 수신되는 데이터는 목적지 주소를 달고 오는데, 이는 게이트웨이 정합 장치(20)에서 데이터를 가공하지 않고, 바로 해당 버스를 통하여 목적지로 가는 버스로 데이터를 실어주는 것을 의미한다.

반대로, 공통 버스나 AAL5 인터페이스를 통하여 수신되는 데이터는 시리얼 버스로 데이터를 실어주게 된다.

이때, 게이트웨이 정합 장치(20)는 해당 버스에 어떠한 디바이스(30) 혹은 메인 프로세서(10)가 연결되어 있는지에 대한 정보를 갖고 있다.

액티브와 스탠바이로 구성된 메인 프로세서(10)에서 수신되는 데이터는 게이트 양쪽 모두로 수신되며, 액티브와 스탠바이 각각의 상태를 제어하는 이중화 버스 제어부(24)에서 각 버스로 출력되는 신호를 사용할 수 없게 함으로써 데이터 충돌을 방지한다. 이때, 스탠바이도 실제 데이터 전송을 하지 않지만, 액티브와 동일하게 동작한다.

이상으로 본 발명의 바람직한 실시예에 대해 상세히 기술되었지만, 본 발명이 속하는 기술 분야에 있어서 통상의 지식을 가진 사람이라면, 본 발명을 여러 가지로 변형 또는 변경하여 실시할 수 있음을 알 수 있을 것이다. 따라서, 본 발명의 실시예들의 변경은 본 발명의 기술적 범위를 벗어날 수 없을 것이다.

이상에서 설명한 바와 같이 본 발명은 아이피씨 인터페이스를 위한 게이트웨이 정합 장치를 구현하여 다른 버스로 인터페이스되는 디바이스를 메인 프로세서가 제어할 경우, 주변 프로세서 블록이 불필요하게 되므로 시스템이 보다 간단하게 구성된다.

또한, 스탠바이가 액티브와 같이 데이터를 출력만 하지 않을 뿐 동일하게 동작하고 상대방의 상태를 항상 감시함으로써 언제든지 액티브로 동작할 수 있는 상태이므로 시스템의 안정성을 유지하게 된다.

Claims (4)

1. 서로 상이한 버스 구조를 가지며, 디바이스를 제어하는 정보를 송신하는 메인 프로세서와;

   상기 메인 프로세서로부터 수신된 디바이스 제어 정보를 처리하는 디바이스 블록과;

   상기 메인 프로세서와 디바이스 블록의 공통 버스를 통해 상호 필요한 소정의 정보를 유지하도록 인터페이스 기능을 제공하는 게이트웨이 정합부를 포함하여 이루어진 것을 특징으로 하는 아이피씨 인터페이스를 위한 게이트웨이 정합 장치.
2. 청구항 1에 있어서,

   상기 게이트웨이 정합부는 게이트웨이 시스템이나 디바이스로 데이터를 송/수신하며, 게이트웨이 시스템과 연결되는 링크 상태 및 게이트웨이 시스템의 상태를 메인 프로세서로 보고하는 시리얼 버스 제어부와;

   상기 게이트웨이 시스템에서 제공된 프레임 동기 신호, 클록을 통해 타임 슬롯에 실어 데이터를 디바이스로 송/수신하는 공통 버스 제어부와;

   AAL5 셀을 분리 및 재조립하기 위하여 외부와 핫 링크 인터페이스가 이루어지며, 고속의 AAL5 처리를 하는 ATM 링크 인터페이스 기능을 제공하는 ATM 링크 제어부와;

   상기 게이트웨이 시스템이 가지고 있는 최소한의 데이터를 송/수신하고 상대방의 상태를 주기적으로 감지하여 시리얼 버스를 통하여 메인 프로세서로 알려주는 이중화 버스 제어부와;

   각 시리얼 버스를 제어하고 메인 프로세서와 디바이스간의 데이터를 송/수신하도록 제어하는 주 제어 프로세서와;

   각 시리얼 버스에서 수신된 데이터를 해당하는 목적지로 연결된 버스를 통해 실어주기 위하여 임시로 저장한 후, 다른 곳으로 보내는 메인 메모리를 포함하여 이루어진 것을 특징으로 하는 아이피씨 인터페이스를 위한 게이트웨이 정합 장치.
3. 청구항 2에 있어서,

   상기 공통 버스 제어부는 신뢰성을 위하여 액티브와 스탠바이로 구성된 것을 특징으로 하는 아이피씨 인터페이스를 위한 게이트웨이 정합 장치.
4. 청구항 2에 있어서,

   상기 주 제어 프로세서는 메인 프로세서로터 수신된 목적지를 포함한 데이터를 데이터 가공 없이 목적지의 버스로 데이터를 실어주는 것을 특징으로 하는 아이피씨 인터페이스를 위한 게이트웨이 정합 장치.