KR20020090439A - 반도체 소자의 구리배선 형성방법 - Google Patents
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Abstract
본 발명은 구리 씨드(Seed)층의 오버행(Overhang)을 감소시키어 구리매립 특성을 향상시키기 위한 반도체 소자의 구리배선 형성방법에 관한 것으로, 하부 금속배선을 갖는 제 1 층간 절연막상에 캡핑막과 제 2 층간 절연막을 차례로 형성하는 단계와, 상기 제 2 층간 절연막 및 캡핑막에 상기 하부 금속 배선의 일부분을 노출시키는 듀얼 다마신 구조의 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함한 전표면상에 배리어 금속막을 형성하는 단계와, 무전해도금법을 이용하여 상기 배리어 금속막상에 씨드층을 형성하는 단계와, 상기 씨드층을 이용한 전해도금법으로 상기 콘택홀을 매립하여 구리배선을 형성하는 단계를 포함하여 형성한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로 특히, 듀얼 다마신 구조를갖는 배선의 매립 특성을 향상시키기 위한 반도체 소자의 구리배선 형성방법에 관한 것이다.
일반적으로, 구리 배선의 매립 방법으로 전해도금법이 널리 사용되고 있다. 이러한 전해도금법은 통전이 가능한 씨드(Seed)층이 필요하다. 따라서 전해도금 공정으로 구리배선을 형성하기 위해서는 우선, 구리 씨드층을 증착하여야 한다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 반도체 소자의 구리배선 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1b는 종래 기술에 따른 반도체 소자의 구리배선 제조공정 단면도이다.
종래 기술에 따른 배선 형성 공정은 우선, 도 1a에 도시된 바와 같이, 하부 금속배선(12)이 형성된 제 1 층간 절연막(11)의 표면상에 제 1 캡핑막(13)을 형성하고, 상기 제 1 캡핑막(13)상에 소정 두께의 제 2 층간 절연막(14)을 형성한다.
이어, 소정의 패터닝 공정으로 상기 제 2 층간 절연막(14)과 제 1 캡핑막(13)을 선택적으로 제거하여 상기 하부 금속배선(12)의 일부분을 노출시키는 비아(15) 및 트랜치(16)로 이루어진 듀얼 다마신 구조의 콘택홀(15)(16)을 형성한다.
이어, 상기 콘택홀(15)(16)을 포함한 전표면상에 배리어 금속층(17)을 형성한 후, 상기 배리어 금속층(17)상에 구리 씨드층(18)을 증착한다.
상기 씨드층(18)의 증착 공정으로는 스퍼터링(Sputtering) 방법에 비하여 스텝 커버리지(Step Coverage)가 우수한 이온화된 플라즈마기상증착법(Ionized PVD)을 이용한다.
그러나, 고집적화에 따른 소자의 선폭 감소로 인하여 A 영역에서와 같이 비아(15) 상부에 오버행(Overhang)이 발생되어 비아(15) 개구부의 CD가 감소되게 된다.
따라서, 상기 오버행이 구리배선용 구리층(19)을 증착하기 위한 전해도금 공정에 악영향을 끼치게 되므로 도 1b에 도시된 바와 같이, 상기 비아(15)가 채워지지 않아 상기 구리층(19)에 보이드(B)가 발생되게 되고 경우에 따라서는 배선이 단락되는 현상이 발생된다.
그러나, 상기와 같은 종래의 반도체 소자의 구리배선 형성방법은 다음과 같은 문제점이 있다.
첫째, 상기 보이드로 인하여 구리배선의 저항이 증가되므로 소자의 특성이 열화된다.
둘째, 비아에 발생된 보이드로 인하여 배선이 단락되는 현상이 발생되므로 소자의 신뢰성이 저하된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 구리배선의 매립특성을 향상시키기 위한 반도체 소자의 구리배선 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1b는 종래 기술에 따른 반도체 소자의 구리배선 제조공정 단면도
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 구리배선 제조공정 단면도
도면의 주요 부분에 대한 부호 설명
21 : 제 1 층간 절연막 22 : 하부 금속배선
23 : 제 1 캡핑막 24 : 제 2 층간 절연막
25 : 비아 26 : 트랜치
27 : 배리어 금속막 28 : 씨드층
29 : 구리층 29a : 구리배선
30 : 제 2 캡핑막
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 구리배선형성방법은 하부 금속배선을 갖는 제 1 층간 절연막상에 캡핑막과 제 2 층간 절연막을 차례로 형성하는 단계와, 상기 제 2 층간 절연막 및 캡핑막에 상기 하부 금속 배선의 일부분을 노출시키는 듀얼 다마신 구조의 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함한 전표면상에 배리어 금속막을 형성하는 단계와, 무전해도금법을 이용하여 상기 배리어 금속막상에 씨드층을 형성하는 단계와, 상기 씨드층을 이용한 전해도금법으로 상기 콘택홀을 매립하여 구리배선을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 구리배선 형성방법을 설명하면 다음과 같다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도이다.
본 발명에 따른 배선 형성 공정은 우선, 도 2a에 도시된 바와 같이 하부 금속배선(22)이 형성된 제 1 층간 절연막(21)상에 제 1 캡핑막(23)과 소정 두께를 갖는 제 2 층간 절연막(24)을 차례로 형성한다.
이어, 소정의 패터닝 공정으로 상기 제 2 층간 절연막(24)과 제 1 캡핑막(23)을 선택적으로 제거하여 상기 하부 금속배선(22)의 일영역을 노출시키는 비아(25) 및 트랜치(26)로 이루어진 듀얼 다마신 구조의 콘택홀(25)(26)을 형성한다.
그리고, RF 스퍼터링 세정 또는 수소환원 세정 공정에 의하여 상기 하부 금속배선(22)을 세정한 후에 이온회된 금속 플라즈마 스퍼터링(Ionized PVD) 방법으로 배리어 금속막(27)을 형성한다.
이어, 도 2b에 도시된 바와 같이 상기 콘택홀(25)(26)을 포함한 전 표면상에 상기 배리어 금속막(27)을 100∼800Å 두께로 증착한다.
이때, 상기 배리어 금속막(27)은 탄탈륨(Ta)으로 형성한다.
그리고, 상기 배리어 금속막(27)상에 이온화된 PVD 방법을 이용하여 50∼200Å의 두께로 백금층(Pt)(도시하지 않음)을 증착한다.
이어, 도 2c에 도시된 바와 같이 스텝 커버리지 및 비아 매립 특성이 우수한 무전해도금법을 이용하여 500∼2000Å 두께로 구리 씨드층(28)을 형성한다.
상기 씨드층(28)은 무전해도금 용액 내에서 구리이온의 환원반응에 의해 형성된다. 이때, 상기 백금층(Pt)이 상기 환원반응 초기에 촉매 역할을 하게 된다.
상기 도금 공정의 온도 및 PH는 각각 20∼70℃, 9.0∼13.0이고, 상기 무전해도금 용액은 구리이온의 공급 역할을 하는 황산동, 전자의 공급 역할을 하는 포르말린, 무전해도금 용액의 수명을 연장하기 위한 롯셀염 등을 포함한다.
이어, 도 2d에 도시된 바와 같이 전해도금법을 이용하여 상기 씨드층(28)에 구리층(29)을 성장시킨다. 즉, 황산동, 황산 및 기타 첨가제가 포함된 전해액 내에서 상기 구리 씨드층(28)에 음극의 전해 포텐셜을 인가하여 상기 전해액내의 구리이온 환원시키어 씨드층(28)에 전해 도금시키어 상기 구리층(29)을 형성한다.
이어, 상기 구리층(29)의 결정구조 안정화를 위하여 200∼400℃에서 열처리 공정을 실시한다.
그리고, 도 2e에 도시된 바와 같이 CMP 공정으로 상기 제 2 층간 절연막(24)상부의 상기 구리층(29)과 배리어 금속층(27)을 제거하여 상기 구리층(29)으로 구리배선(29a)을 형성한다.
이어, CMP 공정에 의해 유발된 표면결함 및 불순물 입자를 제거하기 위하여 표면세정 공정을 실시한다.
그리고, 도 2f에 도시된 바와 같이 상기 구리배선(29a)의 구리원자가 상부 층간 절연층으로 확산되어 배선 사이에 누설이 유발되는 현상을 방지하기 위하여 도 2g에 도시된 바와 같이 상기 구리배선(29a)을 포함한 전면에 제 2 캡핑막(30)을 증착하여 본 발명의 배선형성 방법 따른 반도체 소자를 완성한다.
상기와 같은 본 발명의 반도체 소자의 구리배선 형성방법은 다음과 같은 효과가 있다.
첫째, 오버행으로 인하여 구리배선에 발생되는 보이드를 방지할 수 있으므로 소자의 특성을 향상시킬 수 있다.
둘째, 오버행으로 인한 배선의 단락 현상을 방지할 수 있으므로 소자의 신뢰성(일렉트로 마이그레이션, 스트레스 마이그레이션)을 향상시킬 수 있다.
셋째, 무전해도금법을 이용하여 보다 작은 선폭을 갖는 콘택홀에서도 균일한 씨드층을 형성할 수 있으므로 소자의 집적도를 향상시킬 수 있다.
Claims (4)
- 하부 금속배선을 갖는 제 1 층간 절연막상에 캡핑막과 제 2 층간 절연막을 차례로 형성하는 단계;상기 제 2 층간 절연막 및 캡핑막에 상기 하부 금속 배선의 일부분을 노출시키는 듀얼 다마신 구조의 콘택홀을 형성하는 단계;상기 콘택홀을 포함한 전표면상에 배리어 금속막을 형성하는 단계;무전해도금법을 이용하여 상기 배리어 금속막상에 씨드층을 형성하는 단계;상기 씨드층을 이용한 전해도금법으로 상기 콘택홀을 매립하여 구리배선을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 구리배선 형성방법.
- 제 1 항에 있어서, 상기 씨드층은 상기 배리어 금속막상에 백금층(Pt)을 증착한 후, 무전해도금 용액에서 상기 백금층을 촉매 물질로 이용한 환원 반응을 통해 형성함을 특징으로 하는 반도체 소자의 구리배선 형성방법.
- 제 2 항에 있어서, 상기 백금층은 20∼70℃의 온도, 9.0∼13.0의 PH에서 이온화된 PVD 방법을 이용하여 50∼200Å의 두께로 형성함을 특징으로 하는 반도체 소자의 구리배선 형성방법.
- 제 2 항에 있어서, 상기 무전해도금 용액은 황산동, 포르말린, 롯셀염 등을 포함하여 이루어짐을 특징으로 하는 반도체 소자의 구리배선 형성방법.
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2001
- 2001-05-25 KR KR1020010028980A patent/KR20020090439A/ko not_active Application Discontinuation
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