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KR20020089777A - 반도체 소자의 구리배선 형성방법 - Google Patents

반도체 소자의 구리배선 형성방법 Download PDF

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KR20020089777A
KR20020089777A KR1020010028663A KR20010028663A KR20020089777A KR 20020089777 A KR20020089777 A KR 20020089777A KR 1020010028663 A KR1020010028663 A KR 1020010028663A KR 20010028663 A KR20010028663 A KR 20010028663A KR 20020089777 A KR20020089777 A KR 20020089777A
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Abstract

본 발명은 금속배선의 신뢰성 및 특성을 향상시키도록 한 반도체 소자의 구리배선 형성방법에 관한 것으로, 듀얼 다마신(dual damascene) 공정을 이용하여 금속배선을 형성하는 경우 평탄화 공정을 실시하여 형성된 구리배선 표면에 구리 산화막을 수소 및 질소 분위기에서 2단계로 열처리하여 구리 산화막을 환원 처리하여 제거한 후에 기판을 공기 중에 노출시키지 않고 캡핑층 증착 공정을 연속적으로 진행함으로서 금속배선의 전기적 특성 및 신뢰성을 향상시킴에 그 특징이 있다.

Description

반도체 소자의 구리배선 형성방법{method for forming Cu line of semiconductor device}
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 특히 금속배선의 전기적 특성 및 신뢰성을 향상시키는데 적당한 반도체 소자의 구리배선 형성방법에 관한 것이다.
일반적으로 반도체 소자의 금속배선으로 기존에 널리 사용되는 금속으로는 텅스텐(W)과 알루미늄 합금이다.
그러나 반도체 소자가 점점 고집적화됨에 따라 텅스텐과 알루미늄 합금은 비저항이 크고, 일렉트로 마이그레이션(Electro migration ; EM)이나 스트레스 마이그레이션(Stress Migration ; SM)으로 인해 신뢰성이 저하되기 때문에 비저항이 작으며 소자의 신뢰성이 우수한 구리가 강력한 금속배선 재료로 등장하였다.
여기서 EM은 금속배선내의 전류밀도가 증가하기 때문에 생기는 불량이다. 배선폭의 미세화에 의해서 소자의 고속 동작 때문에 배선내의 전류 밀도는 높아진다.
한편, SM은 배선에 잡아당기는 기계적 응력이 가해져 생기는 크리프 파괴 모드이다. 이 응력은 배선을 보호하기 위해 절연막과 금속 배선과의 열팽창계수의 차가 생성원인이 되고 있고, 배선폭의 미세화에 따라 크게되는 경향이 있다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 구리배선 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래의 반도체 소자의 구리배선 형성방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 금속막을 증착한 후 선택적으로 제거하여 하부 금속배선(12)을 형성한다.
이어, 상기 하부 금속배선(12)을 포함한 반도체 기판(11)의 전면에 층간 절연막(13)을 형성하고, 상기 하부 금속배선(12)의 표면이 소정부분 노출되도록 듀얼다마신 공정에 의해 상기 층간 절연막(13)을 선택적으로 제거하여 콘택홀(14)을 형성한다.
여기서 상기 듀얼 다마신 공정에 의해 형성되는 콘택홀(14)은 포토 및 식각 공정을 이용하여 비아홀과 트랜치를 각각 형성한다.
즉, 비아홀을 형성한 후 그 인접 영역을 선택적으로 제거하여 트랜치를 형성하거나 트랜치를 형성한 후 트랜치 폭보다 좁게 비아홀을 형성하는 기술이다.
한편, 상기 층간 절연막(13)은 실리콘 산화막, FSG(Silicon Oxy Fluoride ; SiOF), Low-k 절연막 등을 사용하고, 상기 층간 절연막(13)과 반도체 기판(11) 사이에 질화막 등을 이용한 캡핑층을 형성할 수도 있다.
도 1b에 도시한 바와 같이, 상기 콘택홀(14)을 포함한 반도체 기판(11)의 전면에 베리어 금속(barrier metal)막(15)을 증착하고, 상기 베리어 금속막(15)상에 구리 박막(16)을 증착한다.
도 1c에 도시한 바와 같이, 상기 층간 절연막(13)의 상부 표면을 앤드 포인트로 하여 전면에 CMP(Chemical Mechanical Polishing) 공정을 실시하여 상기 콘택홀(14)의 내부에 구리배선(16a)을 형성한다.
이어, 상기 CMP 공정에 의해 유발된 표면 결함 및 불순물 입자(particle)를 제거하기 위하여 세정 공정을 실시한다.
여기서 상기 세정 공정후에 반도체 기판(11)을 공기 중에 노출시키면 구리배선(16a)의 표면에 구리 산화막(17)이 생성된다. 또한 상기 구리 산화막(17)의 두께는 노출 시간에 따라 점점 증가한다.
도 1d에 도시한 바와 같이, 상기 구리배선(16a)을 포함한 반도체 기판(11)의 전면에 캡핑층(18)(예를 들면 질화막 또는 SiN)을 증착하여 구리배선(16a)내의 구리 원자가 이후에 증착되는 층간 절연막으로 확산 이동하는 것을 방지한다.
그러나 상기와 같은 종래의 반도체 소자의 구리배선 형성방법에 있어서 다음과 같은 문제점이 있었다.
첫째, 구리 박막의 CMP 및 세정공정 후에 구리배선 표면에 구리 산화막이 형성되어 구리배선 자체의 저항을 높일 뿐만 아니라 금속배선의 신뢰성을 저하시킨다.
둘째, 구리배선의 표면에 형성되는 구리 산화막에 의해 캡핑층의 접착력을 저하시킨다.
셋째, 구리배선의 구리 산화막은 비아 저항을 증가시키고 비아 단락을 유발한다.
본 발명은 상기와 같은 종래와 같은 문제점을 해결하기 위해 안출한 것으로 듀얼 다마신 공정을 이용하여 금속배선을 형성하는 경우 평탄화 공정이 완료된 구리배선을 수소 및 질소 분위기에서 환원 처리한 후에 캡핑층 증착공정을 연속적으로 진행함으로서 금속배선의 전기적 특성 및 신뢰성을 향상시키도록 한 반도체 소자의 구리배선 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래의 반도체 소자의 구리배선 형성방법을 나타낸 공정단면도
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 구리배선 형성방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 하부 금속배선
23 : 층간 절연막 24 : 콘택홀
25 : 베리어 금속막 26: 구리 박막
26a : 구리배선 27 : 구리 산화막
28 : 캡핑층
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 구리배선형성방법은 반도체 기판상에 일정한 폭을 갖는 하부 금속배선을 형성하는 단계와, 상기 하부 금속배선을 포함한 반도체 기판의 전면에 층간 절연막을 형성하는 단계와, 상기 하부 금속배선의 표면이 소정부분 노출되도록 듀얼 다마신 공정으로 상기 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함한 반도체 기판의 전면에 베리어 금속막을 형성하는 단계와, 상기 베리어 금속막상에 구리 박막을 증착하는 단계와, 상기 구리 박막의 전면에 평탄화 공정을 실시하여 상기 콘택홀의 내부에 구리배선을 형성하는 단계와, 상기 구리배선이 형성된 반도체 기판에 세정 공정을 실시하는 단계와, 상기 반도체 기판에 수소 및 질소 분위기에서 2단계로 RTP 열처리하여 구리배선의 표면에 형성된 구리 산화막을 제거하는 단계와, 상기 구리배선을 포함한 반도체 기판의 전면에 캡핑층을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 구리배선 형성방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 구리배선 형성방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(21)상에 금속막을 증착한 후 선택적으로 제거하여 하부 금속배선(22)을 형성한다.
이어, 상기 하부 금속배선(22)을 포함한 반도체 기판(21)의 전면에 층간 절연막(23)을 형성하고, 상기 하부 금속배선(22)의 표면이 소정부분 노출되도록 듀얼 다마신 공정에 의해 상기 층간 절연막(23)을 선택적으로 제거하여 콘택홀(24)을 형성한다.
여기서 상기 듀얼 다마신 공정은 포토 및 식각 공정을 이용하여 비아홀과 트랜치를 각각 형성하는 기술이다.
즉, 비아홀을 형성한 후 그 인접 영역을 선택적으로 제거하여 트랜치를 형성하거나 트랜치를 형성한 후 트랜치 폭보다 좁게 비아홀을 형성하는 기술이다.
한편, 상기 층간 절연막(23)은 실리콘 산화막, FSG(Silicon Oxy Fluoride ; SiOF), Low-k 절연막 등을 사용하고, 상기 층간 절연막(23)과 반도체 기판(21)의 사이에 질화막 등을 이용한 캡핑층을 형성할 수도 있다.
도 2b에 도시한 바와 같이, RF 스퍼터링 또는 수소환원 세정공정에 의하여 하부 금속배선(22)의 표면을 세정한 후, IMP(Ionized Metal Plasma) 스퍼터링 방법에 의하여 상기 콘택홀(24)을 포함한 반도체 기판의 전면에 베리어 금속막(25)(예를 들면, Ta 또는 TaN)을 100 ~ 800Å 두께로 증착한다.
여기서 IMP 스퍼터링 방법은 일반적인 스퍼터링 방법에 비하여 스텝커버리지를 크게 향상시킬 수 있는 방법이다.
이어, 상기 베리어 금속막(25)상에 전해도금 또는 CVD(Chemical Vapor Deposition)법을 이용하여 구리 박막(26)을 500 ~ 2000Å 두께로 증착한다.
여기서 상기 구리 박막(26) 증착시 전해도금법을 이용할 경우 구리 씨드(seed)층을 베리어 금속막(25)의상부에 IMP 스퍼터링 방법에 의하여 미리 증착하고, 전해액(황산구리(CuSO4)를 포함하는 수용액)내에서 구리 씨드층에 음극의 전해포텐셜을 인가하면 전해액 내의 구리 이온이 환원되어 구리 씨드층에 도금된다.
도 2c에 도시한 바와 같이, 상기 층간 절연막(23)의 상부 표면을 앤드 포인트로 하여 전면에 CMP 공정을 통해 상기 구리 박막(26)을 선택적으로 연마하여 상기 콘택홀(24)의 내부에 구리배선(26a)을 형성한다.
이어, 상기 CMP 공정에 의하여 유발된 표면 결함 및 불순물 입자(particle)를 제거하기 위해 세정 공정을 실시한다.
한편, 상기 세정 공정 후에 반도체 기판(21)을 공기 중에 노출시키면 구리배선(26a)의 표면에 구리 산화막(Cu2O)(27)이 생성되고, 상기 구리 산화막(27)의 두께는 노출되는 시간에 따라 점점 증가한다.
도 2d에 도시한 바와 같이, 상기 구리배선(26a)의 표면에 생성된 구리 산화막(27)을 2단계 RTP(Rapid Thermal Processing) 열처리 공정에 의해 제거한다.
이때 RTP 열처리 온도는 350 ~ 450℃이며, 처리 시간은 5분이내이다.
보다 구체적으로 설명하면, 1단계는 수소 분위기에서 구리배선(26a)을 열처리함으로서 구리 산화막(27)을 구리 원자로 환원시킨다. 그 이유는 배선 저항을 낮추기 위해서이다.
그리고 2단계로서 연속적으로 질소 분위기에서 구리배선(26a)을 열처리함으로서 구리배선(26a) 표면을 질화시킨다. 그 이유는 이후에 증착되는 캡핑층의 접착력을 향상시키기 위해서이다.
도 2e에 도시한 바와 같이, 상기 반도체 기판(21)을 공기 중에 노출시키지않고 연속적으로 동일 챔버(chamber) 또는 다른 챔버에서 PECVD법으로 상기 구리배선(26a)을 포함한 반도체 기판(21)의 전면에 캡핑층(28)(예를 들면, 질화막 또는 SiN)을 증착한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 구리배선 형성방법은 다음과 같은 효과가 있다.
첫째, 구리배선의 표면에 형성된 구리 산화막을 구리 원자로 환원시키어 제거함으로서 금속배선의 저항을 감소하며 배선의 동작속도를 향상시킬 수 있다.
둘째, 캡핑층의 접착력을 향상시키어 캡핑층의 증착공정이 용이하다.
셋째, 일렉트로 마이그레이션(EM)이나 스트레스 마이그레이션(SM)에 대한 소자의 신뢰성을 향상시킬 수 있다.
넷째, 구리배선의 상부에 형성될 구리 플러그의 콘택 저항을 낮출 수 있다.

Claims (5)

  1. 반도체 기판상에 일정한 폭을 갖는 하부 금속배선을 형성하는 단계;
    상기 하부 금속배선을 포함한 반도체 기판의 전면에 층간 절연막을 형성하는 단계;
    상기 하부 금속배선의 표면이 소정부분 노출되도록 듀얼 다마신 공정으로 상기 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계;
    상기 콘택홀을 포함한 반도체 기판의 전면에 베리어 금속막을 형성하는 단계;
    상기 베리어 금속막상에 구리 박막을 증착하는 단계;
    상기 구리 박막의 전면에 평탄화 공정을 실시하여 상기 콘택홀의 내부에 구리배선을 형성하는 단계;
    상기 구리배선이 형성된 반도체 기판에 세정 공정을 실시하는 단계;
    상기 반도체 기판에 수소 및 질소 분위기에서 2단계로 RTP 열처리하여 구리배선의 표면에 형성된 구리 산화막을 제거하는 단계;
    상기 구리배선을 포함한 반도체 기판의 전면에 캡핑층을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 구리배선 형성방법.
  2. 제 1 항에 있어서, 상기 베리어 금속막은 IMP 스퍼터링 방법으로 100~800Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  3. 제 1 항에 있어서, 상기 RTP 열처리는 350~450℃에서 실시하는 것을 특징으로 하는 반도체 소자의 구리배선 형성방법.
  4. 제 1 항에 있어서, 상기 2단계의 RTP 열처리는 수소 분위기에서 구리배선을 열처리함으로서 구리 산화막을 구리 원자로 환원시키는 제 1 단계와, 연속적으로 질소 분위기에서 구리배선을 열처리하여 구리배선 표면을 질화시키는 제 2 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 구리배선 형성방법.
  5. 제 1 항에 있어서, 상기 캡핑층은 상기 구리배선이 형성된 반도체 기판을 공기 중에 노출시키지 않고 연속적으로 동일 챔버 또는 다른 챔버에서 PECVD법으로 증착하는 것을 특징으로 하는 반도체 소자의 구리배선 형성방법.
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Publication number Priority date Publication date Assignee Title
KR100467495B1 (ko) * 2002-06-18 2005-01-24 동부전자 주식회사 반도체 소자의 금속 배선 형성 방법
KR100714049B1 (ko) * 2001-12-21 2007-05-04 매그나칩 반도체 유한회사 반도체 소자의 금속 배선 형성 방법

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* Cited by examiner, † Cited by third party
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KR100714049B1 (ko) * 2001-12-21 2007-05-04 매그나칩 반도체 유한회사 반도체 소자의 금속 배선 형성 방법
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