KR20020085688A - 반도체 식각 공정 모의 실험 해석기 및 해석 방법 - Google Patents
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Abstract
본 발명은 반도체 식각 공정을 위한 초고속 병렬 연산 시뮬레이션 방법에 관한 것으로서, 특히 몬테카를로 수치 해석 계산과 셀 제거 방식의 표면 전진 계산을 수행함에 있어 병렬 컴퓨팅 알고리즘을 적용하여 수치 계산의 효율성을 높이기 위한 반도체 식각 공정 시뮬레이션 방법을 제공한다.
본 발명의 반도체 식각 공정 시뮬레이션 방법은 기판 입자를 제거하기 위한 특정 이온이 플라즈마 챔버 내부의 공핍층을 통과하여 기판에 도달하는 입자 거동 메카니즘을 시뮬레이션하는 단계에 있어서, 병렬 컴퓨팅 몬테카를로 수치해석 알고리즘을 적용하는 단계와, 기판에 도달된 식각 입자에 의한 표면의 형상 변화 시뮬레이션 단계에 있어서, 병렬 표면 전진 알고리즘을 적용하는 단계를 구비하는 것을 특징으로 한다.
이와 같이 본원 발명은 이온 거동 시뮬레이션과 기판 표면 전진 시뮬레이션에 병렬 컴퓨팅 알고리즘을 적용함으로써, 단일 프로세서에 의한 방대한 메모리 사용 및 계산 시간의 지연 등 계산상의 문제점을 해결한다.
Description
본 발명은 반도체 식각 공정에서 반도체 웨이퍼 표면 토폴로지(topology)의 형상 변화에 대해 컴퓨터를 이용하여 모의 실험하기 위한 수치 해석적 기법에 관한 것으로서, 특히 기판 입자를 제거하기 위한 특정 이온이 플라즈마 챔버 내부의 공핍층을 통과하여 기판에 도달하는 입자 거동 메카니즘을 시뮬레이션하는 단계에 있어서, 병렬 컴퓨팅 몬테카를로 수치해석 알고리즘을 적용하는 단계와, 기판에 도달된 식각 입자에 의한 표면의 형상 변화 시뮬레이션 단계에 있어서, 병렬 표면 전진 알고리즘을 적용하는 단계의 수치 해석 방법에 관한 것이다.
반도체 기판 위에 형성되어 있는 능동 소자 및 수동 소자들을 서로 전기적으로 연결하기 위해서는 상층의 금속 라인으로부터 하층의 금속 라인 또는 활성 반도체 층에 전기적으로 접속시켜야 한며, 이를 위해 비아 형성을 위한 식각 공정을 수행해야 한다. 한편, 반도체 기판 상의 단위 면적 당 트랜지스터의 개수가 증가하여 패킹 밀도가 증가함에 따라서 비아 홀의 윈도우 크기가 감소하고, 비아의 깊이가 깊어지고 있다.
즉, 층간 절연막과, 도전성 물질 등으로 사용되는 금속 및 폴리실리콘 층은 점점 상하 높낮이가 커지고, 식각 깊이는 더욱 깊어져서, 높은 종횡비를 갖는 식각 공정의 요구는 더욱 심화되고 있다.
따라서, 차세대 반도체 공정 개발을 위해 증착 및 식각 공정에 대한 연구가 활발히 진행되고 있으며, 공정 개발 비용을 절약하고 공정 개발 시간을 단축하기 위한 토포그래피 시뮬레이터의 개발로 상기 신 공정 개발 문제를 해결하고자 하고 있다.
이와 같은 시뮬레이터의 개발을 위하여 세클러(E. W. Scheckler, "Algorithms for Three-Dimensional Simulation of Etching and Deposition Processes in Integrated Circuit Fabrication," Memo. No. UCB/ERL M91/99, University of California, Berkeley, November 12, 1991.) 및 리트너(E. Leitner, W. Bohmayr, P. Fleischmann, E. Strasser, and S. Selberherr, "3-DimensionalProcess Simulation(ed. J. Lorenz)," pp.136∼161, Springer-Verlag wien, new York, 1995.) 등은 스트링 모델(string model)과 셀 제거 모델(cell removal model)을 이용하여 토포그래피 시뮬레이터를 개발하였으나, 이온 거동 시뮬레이션과 표면 전진 시뮬레이션을 일괄적으로 처리하는 통합된 루틴을 포함하고 있지 않으며, 3차원 시뮬레이션에 있어서 입사 이온의 물리·화학적 메카니즘에 의한 다양한 시뮬레이션 결과는 보이지 못하고 있다. 스트링 모델은 3차원적 루프(loop) 제거 및 표면 메쉬(mesh) 밀도의 유지가 어렵다는 단점을 가지고 있다. 셀 제거 알고리즘은 전체 영역을 셀로 나누어 계산을 수행하므로 막대한 메모리 사용과 계산시간이 요구되어진다.
한편, 정확한 시뮬레이션을 위해서는 플라즈마 챔버의 이온 거동 메카니즘과 기판의 식각 형상 변화 메카니즘을 동시에 구현하는 것이 바람직하며, 계산시간 및 컴퓨터 하드웨어 요구사항을 낮추기 위해서는 병렬 컴퓨팅 기법을 이용한 수치해석기의 개발이 바람직하다.
그러나, 종래 기술에 따르면 이온 거동 시뮬레이션과 표면 전진 시뮬레이션을 일괄적으로 처리하는 통합된 루틴을 포함하고 있지 않으며, 3차원 시뮬레이션에 있어서 입사 이온의 물리·화학적 메카니즘에 의한 다양한 시뮬레이션 결과는 보이지 못하고 있다. 또한, 직렬 컴퓨팅 환경에서 3차원 시뮬레이션을 수행하여 막대한 메모리 사용과 계산 시간을 효율적으로 관리하지 못하는 문제점을 가지고 있다.
따라서, 본 발명의 제1 목적은 토포그래피 수치해석 연산기에서 이온 거동시뮬레이션과 표면 전진 시뮬레이션을 일괄적으로 처리하는 통합된 수치해석 방법을 제공하는 것과, 셀 제거 알고리즘을 적용하여 발생하는 막대한 메모리 사용 및 계산 시간에 대해 병렬 연산 알고리즘 방법을 제공하는데 있다.
본 발명의 제2 목적은 상기 제1 목적에 부가하여, 이온 거동 메카니즘을 병렬 몬테카를로 수치 해석 기법을 적용하는 방법을 제공하는데 있다.
본 발명의 제3 목적은 상기 제1 목적에 부가하여, 표면 전진 연산 기법에 병렬 처리 수치 해석 기법을 적용하는 방법을 제공하는데 있다.
제1a도 내지 제1e도는 본 발명의 실시 예에 따른 반도체 식각 공정 시뮬레이션을 위한 공정 순서도 및 구성도.
〈도면의 주요 부분에 대한 부호의 설명〉
101, 104 : 시뮬레이션을 수행하기 위한 수치해석 방법
100, 110 : 병렬 처리를 위한 프로세서 설정 순서도
201, 202 : 병렬 처리 결과도
210, 211, 212 : 기판 전진 기법을 위한 구성도
상기 목적을 달성하기 위하여, 본 발명은 챔버 내부의 플라즈마 가스로부터 기판에 도달하는 입자의 거동을 병렬 몬테카를로 방식의 수치 해석 연산 단계, 상기 계산된 결과를 표면 전진기에 입력하는 단계, 셀 제거 방식을 이용한 기판 형상 변화 수치 해석 연산 단계, 표면 진화 계산의 병렬화 단계를 포함하는 것을 특징으로 하는 반도체 식각 공정 병렬 연산 방법을 제공한다.
이하, 본 발명에 따른 반도체 장치의 제조 방법의 바람직한 실시 예를 첨부도면 제1a도 내지 제1e도를 참조하여 상세히 설명한다.
제1a도는 본 발명의 순서도를 도시하였다. 기판의 형상 변화를 시뮬레이션하기 위한 토포그래피 시뮬레이션은 두가지 메카니즘을 계산하는데, 먼저, 기판입자를 제거하기 위한 특정 이온이 플라즈마 챔버 내부의 공핍층을 통과하여 기판에 도달하는 형태에 따라 등방성 혹은 비등방성 식각 특성을 보이므로, 플라즈마 가스층에서 기판에 도달하는 입자의 거동(102)을 몬테카를로 방식의 수치해석 기법으로계산한다(101). 상기 계산에서 입사되는 이온의 입사각과 입사 에너지를 계산(103)하고 이를 표면 전진기에 초기 데이터로 입력하여, 기판이 입사된 입자에 의한 기판의 형상 변화를 3차원 표면 전진 시뮬레이터를 이용하여 관찰한다(105). 표면 전진 알고리즘은 셀 제거 방식의 알고리즘(104)을 이용하여 수행하고 그 결과를 그래픽 처리기로 출력한다(106).
제1b도에서 이온 거동 연산의 순서도를 도시하였다. 플라즈마 이온 공핍층을 통과하여 기판에 도달되는 이온 거동을 계산하기 위하여, 차일드-랑그무어(child-langmuir) 공간 전하 한계 전류식을 정의하였으며, 병렬 처리 몬테카를로 수치해석기를 이용하여 계산하였다. 초기에 사용자의 공정조건을 입력받는다. 그런 다음, 병렬 처리를 위해 사용하고자 하는 프로세서를 설정하고, 초기화시킨다(100). 각각 연산이 할당된 프로세서는 다른 프로세서와는 독립적으로 계산을 수행한다(110). 지정된 개수만큼의 연산을 끝내면(120, 130) 그 결과를 중앙 프로세서에 전송하고(140), 중앙 프로세서는 전송 받은 데이터를 적절히 처리한 다음 후처리계로 데이터를 전송한다.
병렬 컴퓨팅에 있어서, 프로세서의 계산 시간에 대한 각 프로세서 상호간의 데이터 전달 시간비가 증가할수록 병렬 컴퓨팅의 효율성을 저하시게 된다. 따라서, 병렬 계산의 효율성을 극대화하기 위해서 각 프로세서 상호간의 데이터 전달을 최소화하도록 알고리즘이 개발되었고, 프로세서 상호간의 데이터 전달 시간이 계산시간에 비해 매우 적은 결과를 보여 매우 높은 효율을 얻을 수 있었다. 제1c도에 본 발명의 연산 결과를 도시하였다. 프로세서 수가 증가할수록 수행시간이 감소하는결과를 볼 수 있다(202). 프로세서 수에 대한 스피드업 값(speedup)에서 볼 수 있는바와 같이 데이터 전달이 배재된 상태에서는 스피드업 값이 프로세서 수에 대해 선형적으로 증가하는 특성을 보여 효율이 100%에 도달함을 보인다(201).
식각 되는 기판 표면의 토포그래피의 진화를 구현하기 위하여 셀 제거 알고리즘을 적용하였다. 셀 제거 알고리즘은 시뮬레이션 영역을 육면체의 셀들로 나누고, 표면의 셀들을 식각률에 따라 제거하는 알고리즘이다. 식각률과 노출된 면의 수에 따라 경계면의 셀로부터 제거될 부피를 계산하여 제거한다. 각 시간 단계에서 노출된 셀로부터 부피를 제거할 때 스필오버 알고리즘을 적용하였다. 표면 전진 연산을 수행하기 위하여 먼저 제1d도와 같이 사용자가 설정한 공정조건을 입력받기 위해 입력 데이터를 파싱한다(210). 시뮬레이션하고자 하는 영역을 초기화하고, 식각 이온 입사 밀도를 계산하기 위하여 제1b도에 도시한 몬테카를로 이온 거동 시뮬레이션을 병렬 연산으로 수행한다(211). 이온의 분포를 계산한 후, 셀 제거 방식으로 기판의 형상 변화를 시뮬레이션한다(212). 셀 제거 방식의 연산을 위해, 제1e도에 도시한 바와 같이 할당된 프로세서를 확인하고(220), 각 프로세서에 계산 영역을 할당한다(221). 각 프로세서는 할당된 영역을 독립적으로 시뮬레이션하고, 그 결과를 중앙 프로세서에 전송한다(223).
전술한 내용은 후술할 발명의 특허 청구 범위를 보다 잘 이해할 수 있도록 본 발명의 특징과 기술적 장점을 다소 폭넓게 개설하였다. 본 발명의 특허 청구 범위를 구성하는 부가적인 특징과 장점들이 이하에서 상술될 것이다. 개시된 본 발명의 개념과 특정 실시 예는 본 발명과 유사 목적을 수행하기 위한 다른 구조의 설계나 수정의 기본으로서 즉시 사용될 수 있음이 당해 기술 분야의 숙련된 사람들에 의해 인식되어야 한다.
본 발명에서 개시된 발명 개념과 실시 예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로서 당해 기술 분야의 숙련된 사람들에 의해 사용되어질 수 있을 것이다. 또한, 당해 기술 분야의 숙련된 사람에 의한 그와 같은 수정 도는 변경된 등가 구조는 특허 청구 범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 변화, 치환 및 변경이 가능하다.
이상과 같이 본 발명에 따른 반도체 식각 공정 시뮬레이터 장치의 연산 방법은 종래의 막대한 계산량에 따른 CPU 부담과 메모리 사용의 한계성으로 인한 시뮬레이션 효율성의 저하 문제를 방지할 수 있는 장점을 지닌다. 또한, 플라즈마 영역의 이온 거동 메카니즘과 기판의 형상 변화 메카니즘을 동시에 연산할 수 있도록 함으로써 계산의 정확성을 향상시킬 수 있다는 장점을 지닌다.
Claims (3)
- 챔버 내부의 플라즈마 가스로부터 기판에 도달하는 입자의 거동을 수치 해석적으로 연산하는 단계;상기 계산된 결과를 표면 전진기에 입력하는 단계;셀 제거 방식을 이용한 기판 형상 변화 수치 해석 연산 단계;표면 진화 계산 단계를 포함하는 것을 특징으로 하는 반도체 식각 공정 시뮬레이션의 병렬 연산 구현 방법.
- 제1항에 있어서, 입자의 거동을 병렬 몬테카를로 방식으로 연산하는 것을 특징으로 하는 반도체 식각 공정 시뮬레이션의 병렬 연산 구현 방법.
- 제1항에 있어서, 표면 진화 연산을 병렬 분산 처리로 진행하는 것을 특징으로 하는 반도체 식각 공정 시뮬레이션의 병렬 연산 구현 방법.
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Patent event code: PA02012R01D Patent event date: 20030703 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 20010509 Comment text: Patent Application |
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Comment text: Notification of reason for refusal Patent event date: 20050321 Patent event code: PE09021S01D |
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| PE0601 | Decision on rejection of patent |
Patent event date: 20050609 Comment text: Decision to Refuse Application Patent event code: PE06012S01D Patent event date: 20050321 Comment text: Notification of reason for refusal Patent event code: PE06011S01I |