KR20020085688A - Numerical simulator for semiconductor etching process and analyzing method thereof - Google Patents
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Abstract
Description
본 발명은 반도체 식각 공정에서 반도체 웨이퍼 표면 토폴로지(topology)의 형상 변화에 대해 컴퓨터를 이용하여 모의 실험하기 위한 수치 해석적 기법에 관한 것으로서, 특히 기판 입자를 제거하기 위한 특정 이온이 플라즈마 챔버 내부의 공핍층을 통과하여 기판에 도달하는 입자 거동 메카니즘을 시뮬레이션하는 단계에 있어서, 병렬 컴퓨팅 몬테카를로 수치해석 알고리즘을 적용하는 단계와, 기판에 도달된 식각 입자에 의한 표면의 형상 변화 시뮬레이션 단계에 있어서, 병렬 표면 전진 알고리즘을 적용하는 단계의 수치 해석 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0002] The present invention relates to a numerical analysis technique for computer simulation of shape changes in semiconductor wafer surface topology in a semiconductor etching process, in particular specific ions for removing substrate particles are contained within the plasma chamber. In the step of simulating the particle behavior mechanism that passes through the pip layer to the substrate, applying the parallel computing Monte Carlo numerical analysis algorithm, and in the step of simulating the shape change of the surface by the etched particles reaching the substrate, the parallel surface advancement A numerical interpretation method of applying an algorithm.
반도체 기판 위에 형성되어 있는 능동 소자 및 수동 소자들을 서로 전기적으로 연결하기 위해서는 상층의 금속 라인으로부터 하층의 금속 라인 또는 활성 반도체 층에 전기적으로 접속시켜야 한며, 이를 위해 비아 형성을 위한 식각 공정을 수행해야 한다. 한편, 반도체 기판 상의 단위 면적 당 트랜지스터의 개수가 증가하여 패킹 밀도가 증가함에 따라서 비아 홀의 윈도우 크기가 감소하고, 비아의 깊이가 깊어지고 있다.In order to electrically connect the active elements and the passive elements formed on the semiconductor substrate with each other, it is necessary to electrically connect the upper metal line to the lower metal line or the active semiconductor layer. To this end, an etching process for forming vias must be performed. . Meanwhile, as the number of transistors per unit area on the semiconductor substrate increases, the packing density increases, the window size of the via hole decreases, and the depth of the via deepens.
즉, 층간 절연막과, 도전성 물질 등으로 사용되는 금속 및 폴리실리콘 층은 점점 상하 높낮이가 커지고, 식각 깊이는 더욱 깊어져서, 높은 종횡비를 갖는 식각 공정의 요구는 더욱 심화되고 있다.In other words, the interlayer insulating film, the metal and the polysilicon layers used as the conductive material and the like become larger and higher, and the etching depth is deeper, and the demand for an etching process having a high aspect ratio is further intensified.
따라서, 차세대 반도체 공정 개발을 위해 증착 및 식각 공정에 대한 연구가 활발히 진행되고 있으며, 공정 개발 비용을 절약하고 공정 개발 시간을 단축하기 위한 토포그래피 시뮬레이터의 개발로 상기 신 공정 개발 문제를 해결하고자 하고 있다.Therefore, researches on deposition and etching processes are being actively conducted for the development of the next-generation semiconductor process, and the problem of the new process development is being solved by developing a topography simulator for reducing process development cost and shortening the process development time. .
이와 같은 시뮬레이터의 개발을 위하여 세클러(E. W. Scheckler, "Algorithms for Three-Dimensional Simulation of Etching and Deposition Processes in Integrated Circuit Fabrication," Memo. No. UCB/ERL M91/99, University of California, Berkeley, November 12, 1991.) 및 리트너(E. Leitner, W. Bohmayr, P. Fleischmann, E. Strasser, and S. Selberherr, "3-DimensionalProcess Simulation(ed. J. Lorenz)," pp.136∼161, Springer-Verlag wien, new York, 1995.) 등은 스트링 모델(string model)과 셀 제거 모델(cell removal model)을 이용하여 토포그래피 시뮬레이터를 개발하였으나, 이온 거동 시뮬레이션과 표면 전진 시뮬레이션을 일괄적으로 처리하는 통합된 루틴을 포함하고 있지 않으며, 3차원 시뮬레이션에 있어서 입사 이온의 물리·화학적 메카니즘에 의한 다양한 시뮬레이션 결과는 보이지 못하고 있다. 스트링 모델은 3차원적 루프(loop) 제거 및 표면 메쉬(mesh) 밀도의 유지가 어렵다는 단점을 가지고 있다. 셀 제거 알고리즘은 전체 영역을 셀로 나누어 계산을 수행하므로 막대한 메모리 사용과 계산시간이 요구되어진다.EW Scheckler, "Algorithms for Three-Dimensional Simulation of Etching and Deposition Processes in Integrated Circuit Fabrication," Memo.No. UCB / ERL M91 / 99, University of California, Berkeley, November 12. , 1991.) and Reitner (E. Leitner, W. Bohmayr, P. Fleischmann, E. Strasser, and S. Selberherr, "3-Dimensional Process Simulation (ed. J. Lorenz)," pp. 136-161, Springer Verlag wien, New York, 1995.) developed a topography simulator using a string model and a cell removal model. It does not include an integrated routine, and various simulation results due to the physical and chemical mechanisms of incident ions are not seen in three-dimensional simulation. The string model has the disadvantage that it is difficult to maintain the three-dimensional loop (loop) and maintain the surface mesh density. The cell elimination algorithm performs computation by dividing the entire area into cells, which requires enormous memory usage and computation time.
한편, 정확한 시뮬레이션을 위해서는 플라즈마 챔버의 이온 거동 메카니즘과 기판의 식각 형상 변화 메카니즘을 동시에 구현하는 것이 바람직하며, 계산시간 및 컴퓨터 하드웨어 요구사항을 낮추기 위해서는 병렬 컴퓨팅 기법을 이용한 수치해석기의 개발이 바람직하다.On the other hand, for accurate simulation, it is desirable to simultaneously implement the ion behavior mechanism of the plasma chamber and the etching shape change mechanism of the substrate, and in order to reduce the computation time and the computer hardware requirements, it is desirable to develop a numerical solver using a parallel computing technique.
그러나, 종래 기술에 따르면 이온 거동 시뮬레이션과 표면 전진 시뮬레이션을 일괄적으로 처리하는 통합된 루틴을 포함하고 있지 않으며, 3차원 시뮬레이션에 있어서 입사 이온의 물리·화학적 메카니즘에 의한 다양한 시뮬레이션 결과는 보이지 못하고 있다. 또한, 직렬 컴퓨팅 환경에서 3차원 시뮬레이션을 수행하여 막대한 메모리 사용과 계산 시간을 효율적으로 관리하지 못하는 문제점을 가지고 있다.However, according to the prior art, it does not include an integrated routine for collectively processing ion behavior simulation and surface advance simulation, and various simulation results due to the physical and chemical mechanisms of incident ions are not seen in three-dimensional simulation. In addition, there is a problem that does not manage the massive memory usage and computation time efficiently by performing three-dimensional simulation in a serial computing environment.
따라서, 본 발명의 제1 목적은 토포그래피 수치해석 연산기에서 이온 거동시뮬레이션과 표면 전진 시뮬레이션을 일괄적으로 처리하는 통합된 수치해석 방법을 제공하는 것과, 셀 제거 알고리즘을 적용하여 발생하는 막대한 메모리 사용 및 계산 시간에 대해 병렬 연산 알고리즘 방법을 제공하는데 있다.Accordingly, a first object of the present invention is to provide an integrated numerical method for batch processing of ion behavior simulation and surface advance simulation in a topography numerical computation calculator, and the enormous memory usage generated by applying the cell removal algorithm. It is to provide a parallel operation algorithm method for the calculation time.
본 발명의 제2 목적은 상기 제1 목적에 부가하여, 이온 거동 메카니즘을 병렬 몬테카를로 수치 해석 기법을 적용하는 방법을 제공하는데 있다.It is a second object of the present invention to provide a method of applying the Monte Carlo numerical analysis technique to the ion behavior mechanism in addition to the first object.
본 발명의 제3 목적은 상기 제1 목적에 부가하여, 표면 전진 연산 기법에 병렬 처리 수치 해석 기법을 적용하는 방법을 제공하는데 있다.It is a third object of the present invention to provide a method of applying a parallel processing numerical analysis technique to a surface forward computation technique in addition to the first object.
제1a도 내지 제1e도는 본 발명의 실시 예에 따른 반도체 식각 공정 시뮬레이션을 위한 공정 순서도 및 구성도.1A to 1E are process flowcharts and configuration diagrams for a semiconductor etching process simulation according to an embodiment of the present invention.
〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>
101, 104 : 시뮬레이션을 수행하기 위한 수치해석 방법101, 104: Numerical method for performing simulation
100, 110 : 병렬 처리를 위한 프로세서 설정 순서도100, 110: Flowchart of setting processor for parallel processing
201, 202 : 병렬 처리 결과도201, 202: parallel processing results
210, 211, 212 : 기판 전진 기법을 위한 구성도210, 211, 212: Diagram for Substrate Advancement
상기 목적을 달성하기 위하여, 본 발명은 챔버 내부의 플라즈마 가스로부터 기판에 도달하는 입자의 거동을 병렬 몬테카를로 방식의 수치 해석 연산 단계, 상기 계산된 결과를 표면 전진기에 입력하는 단계, 셀 제거 방식을 이용한 기판 형상 변화 수치 해석 연산 단계, 표면 진화 계산의 병렬화 단계를 포함하는 것을 특징으로 하는 반도체 식각 공정 병렬 연산 방법을 제공한다.In order to achieve the above object, the present invention provides a parallel Monte Carlo method of numerical analysis of the behavior of the particles reaching the substrate from the plasma gas in the chamber, inputting the calculated result to the surface advancer, using a cell removal method Provided are a semiconductor etching process parallel computing method comprising a step of performing numerical analysis of substrate shape change and parallelizing the surface evolution calculation.
이하, 본 발명에 따른 반도체 장치의 제조 방법의 바람직한 실시 예를 첨부도면 제1a도 내지 제1e도를 참조하여 상세히 설명한다.Hereinafter, a preferred embodiment of a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to FIGS. 1A to 1E.
제1a도는 본 발명의 순서도를 도시하였다. 기판의 형상 변화를 시뮬레이션하기 위한 토포그래피 시뮬레이션은 두가지 메카니즘을 계산하는데, 먼저, 기판입자를 제거하기 위한 특정 이온이 플라즈마 챔버 내부의 공핍층을 통과하여 기판에 도달하는 형태에 따라 등방성 혹은 비등방성 식각 특성을 보이므로, 플라즈마 가스층에서 기판에 도달하는 입자의 거동(102)을 몬테카를로 방식의 수치해석 기법으로계산한다(101). 상기 계산에서 입사되는 이온의 입사각과 입사 에너지를 계산(103)하고 이를 표면 전진기에 초기 데이터로 입력하여, 기판이 입사된 입자에 의한 기판의 형상 변화를 3차원 표면 전진 시뮬레이터를 이용하여 관찰한다(105). 표면 전진 알고리즘은 셀 제거 방식의 알고리즘(104)을 이용하여 수행하고 그 결과를 그래픽 처리기로 출력한다(106).1a shows a flowchart of the present invention. Topography simulation to simulate the shape change of the substrate calculates two mechanisms, firstly isotropic or anisotropic etching depending on the shape of specific ions for removing substrate particles through the depletion layer inside the plasma chamber to reach the substrate. Because of the characteristics, the behavior 102 of particles reaching the substrate in the plasma gas layer is calculated by a Monte Carlo method of numerical analysis (101). The angle of incidence and incident energy of the incident ions in the calculation are calculated (103) and input to the surface generator as initial data, and the shape change of the substrate due to the particles to which the substrate is incident is observed using a three-dimensional surface advance simulator ( 105). The surface advance algorithm is performed using the cell removal algorithm 104 and outputs the result to the graphics processor (106).
제1b도에서 이온 거동 연산의 순서도를 도시하였다. 플라즈마 이온 공핍층을 통과하여 기판에 도달되는 이온 거동을 계산하기 위하여, 차일드-랑그무어(child-langmuir) 공간 전하 한계 전류식을 정의하였으며, 병렬 처리 몬테카를로 수치해석기를 이용하여 계산하였다. 초기에 사용자의 공정조건을 입력받는다. 그런 다음, 병렬 처리를 위해 사용하고자 하는 프로세서를 설정하고, 초기화시킨다(100). 각각 연산이 할당된 프로세서는 다른 프로세서와는 독립적으로 계산을 수행한다(110). 지정된 개수만큼의 연산을 끝내면(120, 130) 그 결과를 중앙 프로세서에 전송하고(140), 중앙 프로세서는 전송 받은 데이터를 적절히 처리한 다음 후처리계로 데이터를 전송한다.In FIG. 1b a flow chart of the ion behavior calculation is shown. In order to calculate the ion behavior reaching the substrate through the plasma ion depletion layer, a child-langmuir space charge limit current equation was defined and calculated using a parallel Monte Carlo numerical solver. Initially, user's process condition is inputted. Then, a processor to be used for parallel processing is set and initialized (100). Processors to which each operation is assigned perform calculations independently of other processors (110). After completing the designated number of operations (120, 130) and transmits the result to the central processor (140), the central processor processes the received data appropriately, and then transmits the data to the post-processing system.
병렬 컴퓨팅에 있어서, 프로세서의 계산 시간에 대한 각 프로세서 상호간의 데이터 전달 시간비가 증가할수록 병렬 컴퓨팅의 효율성을 저하시게 된다. 따라서, 병렬 계산의 효율성을 극대화하기 위해서 각 프로세서 상호간의 데이터 전달을 최소화하도록 알고리즘이 개발되었고, 프로세서 상호간의 데이터 전달 시간이 계산시간에 비해 매우 적은 결과를 보여 매우 높은 효율을 얻을 수 있었다. 제1c도에 본 발명의 연산 결과를 도시하였다. 프로세서 수가 증가할수록 수행시간이 감소하는결과를 볼 수 있다(202). 프로세서 수에 대한 스피드업 값(speedup)에서 볼 수 있는바와 같이 데이터 전달이 배재된 상태에서는 스피드업 값이 프로세서 수에 대해 선형적으로 증가하는 특성을 보여 효율이 100%에 도달함을 보인다(201).In parallel computing, as the data transfer time ratio between processors increases relative to the computation time of the processor, the efficiency of parallel computing decreases. Therefore, in order to maximize the efficiency of parallel computation, algorithms were developed to minimize the data transfer between the processors, and the data transfer time between the processors was very small compared to the computation time, resulting in very high efficiency. Fig. 1c shows the calculation result of the present invention. As the number of processors increases, the execution time decreases (202). As can be seen from the speedup value for the number of processors, when data transfer is excluded, the speedup value increases linearly with the number of processors, indicating that the efficiency reaches 100% (201). ).
식각 되는 기판 표면의 토포그래피의 진화를 구현하기 위하여 셀 제거 알고리즘을 적용하였다. 셀 제거 알고리즘은 시뮬레이션 영역을 육면체의 셀들로 나누고, 표면의 셀들을 식각률에 따라 제거하는 알고리즘이다. 식각률과 노출된 면의 수에 따라 경계면의 셀로부터 제거될 부피를 계산하여 제거한다. 각 시간 단계에서 노출된 셀로부터 부피를 제거할 때 스필오버 알고리즘을 적용하였다. 표면 전진 연산을 수행하기 위하여 먼저 제1d도와 같이 사용자가 설정한 공정조건을 입력받기 위해 입력 데이터를 파싱한다(210). 시뮬레이션하고자 하는 영역을 초기화하고, 식각 이온 입사 밀도를 계산하기 위하여 제1b도에 도시한 몬테카를로 이온 거동 시뮬레이션을 병렬 연산으로 수행한다(211). 이온의 분포를 계산한 후, 셀 제거 방식으로 기판의 형상 변화를 시뮬레이션한다(212). 셀 제거 방식의 연산을 위해, 제1e도에 도시한 바와 같이 할당된 프로세서를 확인하고(220), 각 프로세서에 계산 영역을 할당한다(221). 각 프로세서는 할당된 영역을 독립적으로 시뮬레이션하고, 그 결과를 중앙 프로세서에 전송한다(223).The cell removal algorithm is applied to implement the evolution of the topography of the substrate surface being etched. The cell elimination algorithm divides the simulation area into hexahedral cells and removes the cells on the surface according to the etch rate. Depending on the etch rate and the number of exposed faces, the volume to be removed from the cell at the interface is calculated and removed. A spillover algorithm was applied when removing the volume from the exposed cells at each time step. In order to perform the surface advance operation, first, the input data is parsed to receive the process conditions set by the user as illustrated in FIG. In order to initialize the region to be simulated and calculate the ionic ion incidence density, Monte Carlo ion behavior simulation shown in FIG. 1b is performed in parallel (211). After calculating the distribution of ions, the shape change of the substrate is simulated by the cell removal method (212). For operation of the cell elimination method, as shown in FIG. 1E, the allocated processor is checked (220), and a calculation region is allocated to each processor (221). Each processor independently simulates the allocated area and transmits the result to the central processor (223).
전술한 내용은 후술할 발명의 특허 청구 범위를 보다 잘 이해할 수 있도록 본 발명의 특징과 기술적 장점을 다소 폭넓게 개설하였다. 본 발명의 특허 청구 범위를 구성하는 부가적인 특징과 장점들이 이하에서 상술될 것이다. 개시된 본 발명의 개념과 특정 실시 예는 본 발명과 유사 목적을 수행하기 위한 다른 구조의 설계나 수정의 기본으로서 즉시 사용될 수 있음이 당해 기술 분야의 숙련된 사람들에 의해 인식되어야 한다.The foregoing has outlined rather broadly the features and technical advantages of the present invention to better understand the claims of the invention which will be described later. Additional features and advantages that make up the claims of the present invention will be described below. It should be appreciated by those skilled in the art that the conception and specific embodiment disclosed herein may be used immediately as a basis for designing or modifying other structures for carrying out similar purposes to the present invention.
본 발명에서 개시된 발명 개념과 실시 예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로서 당해 기술 분야의 숙련된 사람들에 의해 사용되어질 수 있을 것이다. 또한, 당해 기술 분야의 숙련된 사람에 의한 그와 같은 수정 도는 변경된 등가 구조는 특허 청구 범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 변화, 치환 및 변경이 가능하다.The inventive concepts and embodiments disclosed in the present invention may be used by those skilled in the art as a basis for modifying or designing other structures for carrying out the same purposes of the present invention. In addition, such modifications or altered equivalent structures by those skilled in the art may be variously changed, substituted, and changed without departing from the spirit or scope of the invention described in the claims.
이상과 같이 본 발명에 따른 반도체 식각 공정 시뮬레이터 장치의 연산 방법은 종래의 막대한 계산량에 따른 CPU 부담과 메모리 사용의 한계성으로 인한 시뮬레이션 효율성의 저하 문제를 방지할 수 있는 장점을 지닌다. 또한, 플라즈마 영역의 이온 거동 메카니즘과 기판의 형상 변화 메카니즘을 동시에 연산할 수 있도록 함으로써 계산의 정확성을 향상시킬 수 있다는 장점을 지닌다.As described above, the calculation method of the semiconductor etching process simulator apparatus according to the present invention has an advantage of preventing the problem of deterioration of simulation efficiency due to the CPU burden and the limitation of memory use due to the enormous calculation amount. In addition, it is possible to simultaneously calculate the ion behavior mechanism of the plasma region and the shape change mechanism of the substrate, thereby improving the accuracy of the calculation.
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200451760Y1 (en) * | 2008-09-09 | 2011-01-10 | 주영일 | Antenna and electric device having the same |
| CN102194031A (en) * | 2011-05-24 | 2011-09-21 | 清华大学 | Plasma dry three-dimensional etching simulation method |
| US11922307B2 (en) | 2018-09-03 | 2024-03-05 | Preferred Networks, Inc. | Learning device, inference device, and learned model |
| US12033311B2 (en) | 2018-09-03 | 2024-07-09 | Preferred Networks, Inc. | Learning device, inference device, learning model generation method, and inference method |
-
2001
- 2001-05-09 KR KR1020010025336A patent/KR20020085688A/en not_active Application Discontinuation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200451760Y1 (en) * | 2008-09-09 | 2011-01-10 | 주영일 | Antenna and electric device having the same |
| CN102194031A (en) * | 2011-05-24 | 2011-09-21 | 清华大学 | Plasma dry three-dimensional etching simulation method |
| US11922307B2 (en) | 2018-09-03 | 2024-03-05 | Preferred Networks, Inc. | Learning device, inference device, and learned model |
| US12033311B2 (en) | 2018-09-03 | 2024-07-09 | Preferred Networks, Inc. | Learning device, inference device, learning model generation method, and inference method |
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