KR20020075212A

KR20020075212A - 반도체 메모리 장치 및 정보 처리 시스템

Info

Publication number: KR20020075212A
Application number: KR1020020003231A
Authority: KR
Inventors: 우치다도시야; 고바야시히로유키
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2001-03-22
Filing date: 2002-01-21
Publication date: 2002-10-04
Also published as: EP1248267A2; TW561485B; EP1248267A3; US20020136079A1; CN1377040A

Abstract

본 발명은 애플리케이션에 가장 적합한 전송 동작을 실행하는 반도체 메모리 장치를 제공한다. 어드레스 입력 회로는 입력 어드레스를 수신하고, 판독 회로가 어드레스 입력 회로를 거쳐서 입력된 하나의 어드레스에 대응하는 데이터를 m(≤n)개의 뱅크로부터 자동적으로 순차 판독한다. 데이터 출력 회로는 판독 회로에 의해 m개의 뱅크로부터 판독된 데이터를 일괄(collective) 데이터로서 외부로 출력한다.

Description

반도체 메모리 장치 및 정보 처리 시스템{SEMICONDUCTOR MEMORY DEVICE AND INFORMATION PROCESSING SYSTEM}

본 발명은 반도체 메모리 장치 및 정보 처리 시스템에 관한 것이고, 특히, 반도체 메모리 장치 및 정보 처리 시스템의 동작 사이클 시간을 단축시키는 기술에 관한 것이다.

반도체 메모리 장치와 그것을 제어하는 제어 장치간에는 예를 들면 OS(Operating System) 등의 애플리케이션에 의해 결정되는 소정의 비트수로 데이터의 교환이 행해진다.

하나의 블럭으로 전송된 비트수가 적은 애플리케이션의 경우에는, 판독/기록 데이터량이 증가함에 따라 명령의 입력 횟수가 크게 증가한다. 따라서, 한번의 명령 입력에 응답해서 판독 동작 및 프리챠지(precharge) 동작을 동시에 실행하는 자동 프리챠지형 DRAM(Dynamic Random Access Memory) 및 프리챠지 동작을 필요로 하지 않는 SRAM(Static RAM) 등이 상기 목적을 위해 사용된다.

도 15 및 도16는 그와 같은 상황을 설명하기 위한 도면이다.

도 15a, 15b 및 15c는 자동 프리챠지 기능을 갖지 않은 DRAM, 즉 한번에 판독되는 데이터의 비트수가 2비트인 비자동(non-auto) 프리챠지형 DRAM의 동작을 설명하는 도면이다. 상기 비자동 프리챠지형 DRAM의 경우에는, 도 15b에 도시했듯이, 프리챠지 동작을 실행하기 위해 액세스가 종료하면 프리챠지 명령(PRE1∼PRE3)을 입력할 필요가 있다. 예시된 예에서, 기본 클럭 펄스(도 15a 참조)의 제0, 제2,제4 번째의 상승 에지에서 판독 명령(RD1∼RD3)이 각기 입력되고, 제1, 제3, 제5 번째의 상승에지에서 프리챠지 명령(PRE1∼PRE3)이 각기 입력된다. 판독 명령의 입력 결과로서, 도 15c에 도시했듯이, 제1, 제3, 제5 번째의 상승에지에서 DATA 출력 단자로부터 2비트 블럭의 데이터(Q11, Q12, Q22, Q31, Q32)가 출력된다.

도 16a, 16b 및 16c는 자동적으로 프리챠지 동작을 실행하는 자동 프리챠지형 DRAM의 동작을 설명하는 도면이며, 이 DRAM에서 한번에 판독되는 데이터의 비트수는 2비트이다. 이 도면에 도시했듯이, 자동 프리챠지형DRAM의 경우에는 프리챠지 명령을 입력할 필요가 없으므로, 도 16b에 도시했듯이 판독 명령(RD1∼RD3)을 연속해서 입력할 수 있다. 또한, 명령들간의 간격이 단축되므로, 도 16c에 도시했듯이, DATA 출력 단자로부터 출력된 데이터(Q11, Q12, Q22, Q31, Q32)들간의 간격도 도 15의 경우보다 단축되어 있다. 따라서, 도 15의 경우와 비교해서, 짧은 시간으로 모든 데이터를 판독하는 것이 가능하게 된다.

상기 설명했듯이, 반도체 메모리 장치와 그것을 제어하는 제어 장치간에 교환되는 데이터의 비트수가 적은 경우에는, 자동 프리챠지형 DRAM과 같이 프리챠지 동작을 자동적으로 실행하는 장치의 방식이 명령의 밀도를 상대적으로 향상시킬 수 있으므로, 결과적으로 데이터의 액세스 밀도를 향상시킬 수 있어 유리하다.

반도체 메모리 장치와 그것을 제어하는 제어 장치간에 교환되는 데이터의 비트수가 적은 경우를 위에서 설명했지만, 비트수가 많은 경우에 대해서 이하에서 살펴본다.

도 17a, 17b 및 17c는 제어 장치와 교환되는 데이터의 비트수가 8비트인 자동 프리챠지형 DRAM의 동작을 설명하기 위한 도면이다. 이 예시된 예에서 도 17a에 도시한 기본 클럭의 제0 번째의 상승 에지에서 판독 명령(RD1)(도 17b 참조)이 입력되고, 그 결과로서, 도 17c에 도시했듯이, 판독된 데이터가 DATA 출력 단자로부터 출력된다.

도 18a, 18b 및 18c는 제어 장치와 교환되는 데이터의 비트수가 8비트이고 한번에 판독되는 데이터의 비트수가 2비트인 자동 프리챠지형 DRAM의 동작을 설명하는 도면이다.

이 도면에 도시했듯이, 한번에 판독되는 데이터의 비트수를 2비트로 하는 DRAM이 제어 장치와 교환되는 데이터의 비트수를 8비트로 하는 시스템에 이용한 경우에는, 4개의 RD 명령을 입력할 필요가 있다. 그 결과, RD 명령들간의 간격이 좁게 되므로, 액세스중에는 다른 장치가 DRAM에 액세스할 수 없는 단점이 발생하게 된다.

기록 동작시에 복수의 메모리 뱅크에 동일한 데이터를 기록하고, 판독 동작시에 다른 메모리 뱅크로부터 데이터를 순차 판독하므로, 판독 동작시 랜덤 액세스 시간을 단축하는 반도체 메모리 장치가 일본 특개평 2-94194호 공보 및 특개평 7-192458호 공보에 개시되어 있다.

도 19는 이런 종류의 반도체 메모리 장치중 클럭 동기 방식의 동작을 도시하고 있다. 반도체 메모리 장치는 동일한 데이터를 유지하는 4개의 메모리 뱅크(BANK0-BANK3)를 갖고 있다. 도 19에서는 복수의 판독 사이클간에 기록 사이클을 삽입하는 경우에 대해서 설명한다.

판독 명령(RD1-RD6)이 클럭 신호(CLK)에 동기해서 순차 공급된다(도 19a 참조). 판독 명령(RD1-RD6)에 응답해서, 4개의 메모리 뱅크(BANK0-BANK3)가 교대로 동작하여(도 19b 참조), 판독 데이터(Q1-Q6)가 연속해서 출력된다(도 19c 참조). 이 예에서는 각 메모리 뱅크(BANK0-BANK3)의 판독 동작 기간은 4클럭 사이클이나, 메모리 뱅크(BANK0-BANK3)는 병렬로 동작하므로, 판독 사이클은 1클럭 사이클로 된다.

판독 명령(RD6)후에 기록 명령(WR7)이 공급된다(도 19d 참조). 기록 명령(WR7)에 응답해서, 모든 메모리 뱅크(BANK0-BANK3)는 동시에 기록 동작을 실행한다. 따라서, 모든 메모리 뱅크(BANK0-BANK3)가 휴지 상태로 된후에 기록 명령(WR7)이 공급된다. 그 예에서, 메모리 뱅크(BANK1)의 동작 완료후에 기록 명령(WR7)을 공급할 필요가 있다. 그래서, 판독 명령(RD6)의 공급에서 기록 명령(WR7)의 공급까지의 READ-WRITE 간격(타이밍 사양)은 메모리 뱅크(BANK1)의 동작 기간과 같은 4클럭 사이클로 된다.

기록 명령(WR7)에 응답해서, 4개의 메모리 뱅크(BANK0-BANK3)가 동시에 기록 동작을 실행하고, 그 결과, 메모리 뱅크(BANK0-BANK3)에는 같은 기록 데이터(D7)가 기록된다(도 19e 참조). 4개의 메모리 뱅크(BANK0-BANK3)에 동일한 기록 데이터(D7)가 동시에 기록되므로, 기록 사이클은 메모리 뱅크(BANK0-BANK3)의 기록 동작 기간인 4클럭 사이클로 된다.

그후, 판독 명령(RD8-RD11)이 순차적으로 공급된다(도 19f). 상술과 바와 같은 형태로, 4개의 메모리 뱅크(BANK0-BANK3)가 교대로 동작하고(도 19g 참조), 판독 데이터(Q1-Q6)가 연속해서 출력된다(도 19h 참조).

종래에는, 도 15 내지 도 18에서 알 수 있듯이, 반도체 메모리 장치와 그것을 제어하는 제어 장치간에 교환되는 데이터의 비트수에 따라 최적의 장치가 선택되었다. 환언하면, 모든 가능한 비트수를 처리할 수 있는 장치가 종래에는 없었다.

또한, 도 19도에 도시했듯이, 모든 메모리 뱅크(BANK0-BANK3)가 동시에 기록 동작을 실행한다. 따라서, 판독 사이클들간에 기록 사이클이 삽입되는 경우, 모든 메모리 뱅크(BANK0-BANK3)의 판독 동작을 완료시킨 후에 기록 명령(WR7)을 공급할 필요가 있다. 그 결과, 판독 명령(RD6)의 공급 후, 기록 명령(WR7)의 공급은 4클럭 사이클만큼 지연되야한다. 또한, 판독 명령(RD6)에서 다음의 판독 명령(RD8)까지의 간격(READ-READ 명령 간격)은 최후에 판독 동작을 실행하는 메모리 뱅크(BANK1)의 동작 기간과 기록 동작 기간과의 합만큼 필요했다.

결론적으로, 특히, 판독 사이클과 기록 사이클이 임의로 발생하는 경우, 데이터 전송 레이트(데이터 버스의 점유율)가 저하되는 문제점이 있었다.

본 발명은 전술한 상황을 감안해서 이루어진 것이고, 반도체 메모리 장치와 그것을 제어하는 제어 장치간에 교환되는 데이터의 비트수에 관계없이 최적의 동작을 가능하게 하는 반도체 메모리 장치 및 그 반도체 메모리 장치를 포함하는 정보 처리 시스템을 제공하는 것을 목적으로 한다.

본 발명의 다른 목적은 반도체 메모리 장치의 동작 사이클 시간을 단축시키고, 특히, 랜덤 액세스시에 명령 공급 간격을 단축시켜서, 입력/출력 데이터의 전송 레이트를 향상시키는 것이다.

도 1은 본 발명의 동작 원리를 예시하는 도면.

도 2a, 2b 및 2c는 도 1에 예시된 원리에 따른 동작의 개요를 설명하는 타이밍도.

도 3은 본 발명의 실시예의 구성예를 도시하는 도면.

도 4는 도 3에 도시한 반도체 메모리 장치의 상세한 구성예를 도시하는 도면.

도 5는 도 4에 도시한 제어부의 상세한 구성예를 도시하는 도면.

도 6은 도 5에 도시한 뱅크 활성화 제어 회로, 타이밍 회로 및 ADD 래치 모두의 상세한 구성예를 도시하는 도면.

도 7은 도 6에 도시한 DFF 소자의 구성예를 상세하게 도시한 도면.

도 8은 도 2에 도시된 실시예에 따른 동작을 예시하는 타이밍도.

도 9는 도 2에 도시된 실시예에 따른 동작을 예시하는 타이밍도.

도 10은 제2 실시예를 도시하는 블럭도.

도 11은 도 10에 도시한 뱅크 선택 회로를 상세하게 도시한 블럭도.

도 12는 제2 실시예의 동작을 예시하는 타이밍도.

도 13은 제3 실시예를 도시하는 블럭도.

도 14는 제3 실시예의 동작을 예시하는 타이밍도.

도 15a, 15b 및 15c는 종래의 반도체 메모리 장치의 동작을 예시한 타이밍도.

도 16a, 16b 및 16c는 다른 종래의 반도체 메모리 장치의 동작을 예시한 타이밍도.

도 17a, 17b 및 17c는 또 다른 종래의 반도체 메모리 장치의 동작을 예시한 타이밍도.

도 18a, 18b 및 18c는 또 다른 종래의 반도체 메모리 장치의 동작을 예시한 타이밍도.

도 19는 종래의 반도체 메모리 장치의 동작을 예시한 타이밍도.

<도면의 주요 부분에 대한 부호의 설명>

4: 출력 데이터량 설정 회로

40: 버스

50: 제어부

88: 뱅크 활성화 제어 회로

210: 클럭 버퍼

222: 기록 데이터 레지스터

220b: 시프트 레지스터

228: 어드레스 스위칭 회로

상기 목적을 이루기 위해, n(n>1)개의 뱅크를 갖는 반도체 메모리 장치 및 그것을 제어하는 제어 장치를 갖는 정보 처리 시스템이 구비된다. 반도체 메모리 장치는 입력 어드레스를 수신하는 어드레스 입력 회로와, 그 어드레스 입력 회로를 거쳐서 입력된 하나의 어드레스에 대응하는 데이터를 m(≤n)개의 뱅크로부터 순차 판독하는 판독 회로와, 그 판독 회로에 의해 m개의 뱅크로부터 판독된 데이터를 일괄(collective) 데이터로서 외부로 출력하는 데이터 출력 회로를 포함하고 있다. 제어 장치는 판독 회로의 판독 사이클에 의해 결정된 사이클 시간에 따라 반도체 메모리 장치를 제어하는 제어 회로와, 그 판독 회로에 의해 데이터를 판독하는 뱅크에 따라 소정의 뱅크로의 액세스를 금지하는 액세스 금지 회로를 포함하고 있다.

본 발명의 상기 및 다른 목적, 특성 및 장점은 예로서 본 발명의 양호한 실시예를 예시하는 첨부 도면과 연관된 다음의 설명에서 명백하게 된다.

본 발명의 실시예를 하기에서 도면을 참조하여 설명한다. 도 1은 본 발명의 동작 원리의 예시도이다. 이 도면에 도시했듯이, 본 발명의 반도체 메모리 장치는 어드레스 입력 회로(1), 판독 회로(2), 데이터 출력 회로(3), 출력 데이터량 설정 회로(4) 및 뱅크(5-1∼5-n)를 포함하고 있다.

여기서, 어드레스 입력 회로(1)는 외부로부터 액세스하는 어드레스의 입력을 수신한다.

판독 회로(2)는 어드레스 입력 회로(1)를 거쳐서 입력된 하나의 어드레스에대응하는 데이터를 m(≤n)개의 뱅크로부터 순차 판독한다.

데이터 출력 회로(3)는 판독 회로(2)에 의해서 m개의 뱅크로부터 판독된 데이터를 일괄(collective) 데이터로서 외부에 출력한다.

출력 데이터량 설정 회로(4)는 데이터 출력 회로(3)에서 출력할 데이터량을 설정한다.

이상의 예시된 원리에 따른 동작에 대해서 이하에서 설명하기로 한다.

예를 들어, 반도체 메모리 장치가 동작을 개시할 때, 출력 데이터량 설정 회로(4)는 도시안된 제어 장치로부터의 제어 신호에 의해 데이터 출력 회로(3)에서 일괄 데이터로서 출력될 데이터량을 지정하는 정보를 수신하고, 그 수신된 정보에 따라 출력 데이터량을 설정한다.

이와 같이 해서 데이터 출력 회로(3)에서 일괄 데이터로서 출력될 데이터량이 설정된 상태에서, 어드레스 입력 회로(1)에 대해서 외부로부터 어드레스가 입력되면, 어드레스 입력 회로(1)는 그 입력된 어드레스를 판독 회로(2)에 공급한다.

출력 데이터량 설정 회로(4)에 의해서 설정된 데이터량이 단일의 뱅크로부터 1번에 판독할 수 있는 데이터량을 넘는다면, 판독 회로(2)는 먼저, 어드레스 입력 회로(1)로부터 입력된 어드레스에 대응하는 뱅크를 선택한 후, 그 선택된 뱅크로부터 데이터를 판독해서 그 데이터를 데이터 출력 회로(3)에 출력한다. 이어서, 판독 회로(2)는 뱅크 스위칭을 실행하고, 새롭게 스위치된 다른 뱅크의 동일한 어드레스로부터 다른 데이터를 얻는다. 이와 같은 동작은 출력 데이터 설정 회로(4)에 의해서 지정된 출력 데이터량에 해당하는 데이터가 판독되기까지 반복된다. 이러한 경우에, 판독 회로(2)는 다른 뱅크로부터 판독된 데이터가 폭주 상태(congest)되지 않도록 소정의 시간 간격으로 뱅크로부터 데이터를 판독한다.

데이터 출력 회로(3)는 판독 회로(2)에 의해 뱅크(5-1∼5-n)로부터 판독된 데이터를 순차적으로 얻고, 그 데이터를 외부로 연속 출력한다.

그 결과, 데이터 출력 회로(3)에서 일괄 데이터로서 출력될 데이터량이 단일의 뱅크로부터 한번에 판독될 수 있는 데이터량과 같거나 적다면, 판독 회로(2)는 단일의 뱅크로부터 데이터를 판독한 후 그 판독 동작을 종료하고; 역으로, 전자가 후자보다 많다면, 판독 회로(2)는 뱅크(5-1∼5-n)를 자동적으로 스위칭하는 동안 어드레스 입력 회로(1)로부터 공급된 하나의 어드레스에 대응하는 데이터를 각 뱅크로부터 순차 판독한다.

따라서, 단일 어드레싱에 의해 판독된 데이터량이 제어 장치와 교환되고 사용중인 애플리케이션에 의해 결정되는 데이터(일괄 데이터)량에 따라 변경 가능하게 되어, 어떤 용도에도 대응가능한 반도체 메모리 장치를 제공하는 것이 가능하게 된다.

도 2a, 2b 및 2c에서는, 뱅크수가 4개이고(n=4), 단일의 뱅크로부터 한번에 판독되는 데이터의 비트수가 2비트이고, 데이터 출력 회로(3)에서 일괄 데이터로서 출력된 데이터의 비트수가 8비트로 설정한 경우에, 동작의 예를 예시한다.

그 예시된 예에서, 도 2a에 도시된 기본 클럭 펄스의 제0번째의 상승 에지에 동기해서 판독 명령(RD1)이 입력된다. 이 경우, 단일의 뱅크로부터 한번에 판독되는 데이터의 비트수는 2비트이므로, 판독 회로(2)는 4개의 뱅크를 교대로 스위칭하고, 어드레스 입력 회로(1)에서 입력된 하나의 어드레스에 대응하는 데이터를 각 뱅크로부터 판독하고, 그 판독 데이터를 데이터 출력 회로(3)에 공급한다. 데이터 출력 회로(3)는 도 2c에 도시했듯이 판독 회로(2)로부터 4회에 걸쳐서 분리해서 공급되는 데이터(Q11, Q12, . . .Q41, Q42)를 외부에 일괄 데이터로서 출력한다.

그러므로, 종래의 반도체 메모리 장치의 경우에서는 도 2b에 점선으로 도시했듯이 판독 명령을 4회 입력할 필요가 있었던 것을 본발명에서는 한번의 입력으로 종료하는 것이 가능하다.

상기 예에서 판독 회로(2)는 출력 데이터량 설정 회로(4)에 의해서 설정된 데이터량을 데이터 출력 회로(3)를 참조해서 검출하나, 출력 데이터량 설정 회로(4)을 직접 참조해서 검출하는 것도 가능하다.

다음에서 본 발명의 실시예를 설명한다.

도 3은 본 발명의 실시예에 따른 정보 처리 시스템의 구성예를 도시하고, 이 실시예는 청구항 1내지 4에 대응한다. 이 도면에 도시했듯이, 본 발명의 정보 처리 시스템은 CPU(10), 제어 장치(20), 반도체 메모리 장치(30), 및 버스(40)를 포함하고 있다.

여기서, CPU(10)는 반도체 메모리 장치(30)에 기억되어 있는 각종 프로그램 등을 실행하는 것에 의해 시스템의 각부를 제어하고 각종 연산 처리를 실행한다.

제어 장치(20)는 반도체 메모리 장치(30)의 버스트 길이의 설정이나 리프레시 등에 관한 제어 동작을 실행한다.

반도체 메모리 장치(30)는 제어 장치(20)의 제어하에서 동작하여 CPU(10)로부터 공급된 데이터를 기억하고 그 기억된 데이터를 판독해서 CPU(10)에 공급한다.

버스(40)는 CPU(10)로부터의 데이터를 반도체 메모리 장치(30)에 전송하고 , 역으로 반도체 메모리 장치(30)로부터의 데이터를 CPU(10)에 전송한다.

도 4는 도 3에 도시하는 반도체 메모리 장치(30)의 상세한 구성예를 도시한 다. 이 도면에 도시했듯이, 반도체 메모리 장치(30)는 제어부(50), 뱅크A(60), 뱅크B(70)를 포함하고 있다. 또한, 뱅크A(60)는 셀(61), 컬럼 디코더(62), 로우 디코더(63), 감지(SA; Sense Amplifier) 증폭기(64), 및 I/O 회로(65)로 구성되어 있다. 또한, 뱅크B(70)도 동일하게, 셀(71), 컬럼 디코더(72), 로우 디코더(73), SA(74), 및 I/O 회로(75)로 구성되어 있다.

제어부(50)에 CLK신호, CMD신호, ADD신호, 및 DATA 신호 등을 입력하고, 그 신호들을 장치의 각부에 공급한다. 또한, 데이터를 전송할 때에, 제어부는 소정의 뱅크를 선택하여 데이터를 그 선택된 뱅크로부터 판독하거나 그 선택된 뱅크로 기록한다.

뱅크A(60)의 셀(61)은 매트릭스 형태로 배치된 메모리 소자군으로 구성되어 입력 데이터를 기억한다.

로우 디코더(63)는 데이터를 입,출력할 때에 로우 어드레스에 따라 셀(61)의 소정의 로우를 지정한다.

컬럼 디코더(62)는 데이터를 입,출력할 때에 컬럼 어드레스에 따라 셀(61)의 소정의 컬럼을 지정한다.

SA(64)는 셀(61)로부터 판독된 신호를 소정의 이득으로 증폭하여, 그 신호레벨을 디지털 레벨의 신호로 변환한다.

I/O 회로(65)는 데이터의 입출력에 관한 제어 동작을 실행한다.

뱅크B(70)도 같은 형태의 구성으로 되므로, 그 설명은 생략한다.

도 5는 도 4에 도시한 제어부(50)의 상세한 구성예를 도시한다.

CLK 입력 단자(80)에는 외부로부터 CLK 신호가 입력된다. CMD 입력 단자(81)에는 외부로부터 CMD 신호가 입력되고, ADD 입력 단자(82)에는 외부로부터 ADD 신호가 입력된다.

CLK 입력 회로(83)는 CLK 입력 단자(80)로부터 입력된 CLK 신호를 파형 정형한 후, 그 정형된 CLK 신호를 CMD 입력 회로(84), ADD 입력 회로(85), 및 뱅크 활성화 제어 회로(88)로 공급한다.

CMD 입력 회로(84)는 CMD 입력 단자(81)로부터 입력된 CMD 신호를 파형 정형한 후, 그 정형된 CMD 신호를 CMD 디코더(86)에 공급한다.

ADD 입력 회로(85)는 ADD 입력 단자(82)로부터 입력된 ADD 신호를 파형 정형한 후, 그 정형된 ADD 신호를 버스트 길이 판정 회로(87)에 공급한다.

CMD 디코더(86)는 CMD 입력 회로(84)로부터 공급된 CMD 신호를 디코드한 후, 얻어진 RD 명령 또는 WR 명령을 뱅크 활성화 제어 회로(88) 및 ADD 래치(90)에 공급한다.

예를 들어, 반도체 메모리 장치가 동작을 개시할 때, 버스트 길이 판정 회로(87)에 버스트 길이를 설정하기위한 명령이 공급된 경우에, 그 회로(87)는 그 명령을 분석해서 설정이 요구되어 있는 버스트 길이를 판정하고, 그 판정된 버스트길이를 뱅크 활성화 제어 회로(88)에 통지한다.

뱅크 활성화 제어 회로(88), 타이밍 회로(89) 및 ADD 래치(90)는 도 4에 도시된 뱅크A(60) 및 뱅크B(70) 각각에 1개씩 구비되고, 각 뱅크에 대해 내부 어드레스 IADD를 공급하고, 데이터 판독 동작을 제어한다.

여기서, 뱅크 활성화 제어 회로(88)는 설정된 버스트 길이에 따라 타이밍 회로(89)를 제어하여, 대응하는 뱅크로부터 데이터를 판독하는 동작을 제어한다.

ADD 래치(90)는 CMD 디코더(86)로부터 출력된 RD 명령에 동기해서 ADD 입력 회로(85)에서 출력된 ADD 신호를 래치한다.

타이밍 회로(89)는 ADD 래치(90)에 의해서 래치된 ADD 신호를, 뱅크 활성화 제어 회로(88)에 의해 제어할 때의 타이밍으로, 내부 어드레스 IADD로서 대응하는 뱅크에 공급한다.

도 6은 뱅크 활성화 제어 회로(88), 타이밍 회로(89), 및 ADD 래치(90)의 상세한 구성예를 도시한다.

이 도면에 도시했듯이, 뱅크 활성화 제어 회로(88)는 인버터(100∼102), NOR 소자(103, 104), NAND 소자(105), DFF(Data Flip Flop) 소자(106∼109), 및 CMOS(Complementary Metal-Oxide Semiconductor) 스위치(110, 111)를 포함하고 있다.

인버터(100)는 CMD 디코더(86)로부터 입력된 RD/WR 신호를 반전해서 그 반전된 신호를 NOR 소자(103)에 공급한다. NOR 소자(104)는 뱅크를 지정하기 위해 ADD 입력 회로(85)로부터 입력된 ADD신호, 및 버스트 길이 판정 회로(87)로부터 공급된 BL8 신호(버스트 길이를 "8"로 설정한 경우에 "H" 상태로 되는 신호)와의 논리합을 반전한 결과를 NOR 소자(103)에 공급한다.

NOR 소자(103)는 인버터(100)의 출력과 NOR 소자(104)의 출력과의 논리합을 반전한 결과를 DFF 소자(106)에 공급한다.

DFF 소자(106∼108)는 CLK 신호의 하강 에지에 동기해서 NOR 소자(103)의 출력을 순차 지연시킨다. DFF 소자(108)의 출력은 CMOS 스위치(110)에 공급된다.

DFF 소자(109)는 CLK 신호의 하강 에지에 동기해서 NOR 소자(103)의 출력을 래치하고, 그 래치된 신호를 CMOS 스위치(111)에 공급한다.

인버터(101)는 ADD 신호를 반전시키고 그 반전된 신호를 NAND 소자(105)에 출력하고, 그 NAND 소자(105)는 인버터(101)의 출력과 BL8 신호와의 논리적을 반전한 결과를 인버터(102) 및 CMOS 스위치(110, 111)에 공급한다.

CMOS 스위치(110)는 NAND 소자(105)의 출력이 "L" 상태인 경우에 ON 상태로 되어 DFF 소자(108)의 출력을 BACT 신호로서 타이밍 회로(89)에 공급하고, NAND 소자(105)의 출력이 "H" 상태인 경우에 OFF 상태로 된다.

CMOS 스위치(111)는 NAND 소자(105)의 출력이 "H" 상태인 경우에 ON 상태로 되어 DFF 소자(109)의 출력을 BACT 신호로서 타이밍 회로(89)에 공급하고, NAND 소자(105)의 출력이 "L" 상태인 경우에 OFF 상태로 된다.

따라서, NAND 소자(105)의 출력이 "H"인 경우에는, CMOS 스위치(111)가 ON 상태로 되어서 DFF 소자(109)의 출력이 BACT 신호로서 타이밍 회로(89)에 공급되고; NAND 소자(105)의 출력이 "L"인 경우에는, CMOS 스위치(110)가 ON 상태로 되어서 DFF 소자(108)의 출력이 BACT 신호로서 타이밍 회로(89)에 공급된다.

ADD 래치(90)는 인버터(130) 및 DFF 소자(131)로 구성된다. 인버터(130)는 RD/WR 신호를 반전시키고 그 반전된 신호를 DFF 소자(131)에 출력하고, 그 DFF 소자(131)는 인버터(130)로부터의 출력의 하강 에지, 즉 RD/WR 신호의 상승 에지에 동기해서 ADD 신호를 래치하고, 그 래치된 신호를 BADD 신호로서 출력한다.

타이밍 회로(89)는 인버터(120) 및 DFF 소자(121)를 포함하고 있다. 인버터(120)는 CMOS 스위치(110)의 출력인 BATT 신호를 반전시킨다. DFF 소자(121)는 인버터(120)로부터의 출력의 하강 에지, 즉 BACT 신호의 상승 에지에 동기해서 BADD 신호를 래치하고, 그 래치된 신호를 내부 어드레스 IADD 신호로서 뱅크A(60) 또는 뱅크B(70)에 출력한다.

도 7은 도 6에 도시한 DFF 소자(106∼109)의 상세한 구성예를 도시한다. 이 도면에 도시한 바와 같이, 각 DFF 소자는 인버터(140∼144) 및 CMOS 스위치(145 및 146)를 포함하고 있다.

인버터(140)는 CLK 신호를 반전해서 그 반전된 신호를 CMOS 스위치(145 및 146)에 공급한다.

클럭 신호가 "H" 상태이면, CMOS 스위치(145)는 ON 상태로 되고 입력 신호를 인버터(141)에 공급한다.

클럭 신호가 "L" 상태이면, CMOS 스위치(146)는 ON 상태로 되고 인버터(141)의 출력을 인버터(143)에 공급한다.

인버터(141)는 CMOS 스위치(145)의 출력을 반전시키고 그 반전된 출력을CMOS 스위치(146)에 공급한다.

인버터(142)는 인버터(141)의 출력을 반전시키고 그 반전된 출력을 인버터(141)의 입력에 피드백한다.

인버터(143)는 CMOS 스위치(146)의 출력을 반전시키고 그 최종 신호를 출력한다.

인버터(144)는 인버터(143)의 출력을 반전해서 그 반전된 출력을 인버터(143)의 입력에 피드백한다.

다음에, 상기 실시예의 동작을 설명한다.

도 3에 도시한 정보 처리 시스템에 전원이 투입되었다면, CPU(10)는 실행될 애플리케이션에 따라 반도체 메모리 장치(30)와 교환되는 데이터의 비트수를 제어 장치(20)에 통지한다.

CPU(10)로부터 통지된 데이터의 비트수에 따라, 제어 장치(20)는 반도체 메모리 장치(30)의 버스트 길이를 설정한다. 예를 들면, 반도체 메모리 장치(30)의 뱅크A(60) 또는 뱅크B(70)로부터 한번에 판독 가능한 데이터 비트 길이가 4비트이고 버스트 길이를 "8 비트"로 설정하는 경우에, 제어 장치(20)는 버스트 길이를 설정하는 명령을 반도체 메모리 장치(30)의 CMD 입력 단자(81)로 입력할 뿐만 아니라 버스트 길이 "8"을 나타내는 데이터를 ADD 입력 단자(82)로 입력한다. 또한, 종래의 반도체 메모리 장치에서는 뱅크로부터 한번에 판독 가능한 데이터의 비트수를 넘는 버스트 길이를 설정하는 것은 허용되지 않지만, 본 실시예에서는 그러한 버스트 길이 설정이 실행된다.

그 결과, CMD 디코더(86)는 버스트 길이를 설정하는 명령의 입력을 검출하고, 버스트 길이 판정 회로(87)에 대해 버스트 길이를 설정하도록 요청한다. 버스트 길이 판정 회로(87)는 ADD 입력 회로(85)로부터 공급된 데이터를 디코드하고 버스트 길이를 "8"로 설정하여야 함을 인식한다. 그후에, 회로(87)는 뱅크A(60) 및 뱅크B(70) 모두의 뱅크 활성화 제어 회로(88)에 공급되는 BL8 신호(버스트 길이가 "8"인 경우에 "H" 상태로 되는 신호)를 "H" 상태로 되게 한다.

그와 같은 상태에서, 뱅크A(60)로부터 데이터를 판독하는 판독 명령이 입력되면, 뱅크A(60)의 뱅크 활성화 제어 회로(88)가 도 8 및 도 9를 참조해서 아래에서 설명된 방식으로 동작한다.

도 8b에 도시했듯이 제0번째 클럭 펄스의 상승 에지에 동기해서 RD 명령이 입력되고, 뱅크A(60)를 선택하는 어드레스(도 8c 참조)가 ADD 입력 회로(85)로부터 공급된다고 가정한다.

DFF 소자(106∼108)는 CLK 신호의 하강 에지에 동기해서 NOR 소자(103)의 출력 신호를 순차적으로 지연시켜, 출력 신호(N1∼N3)로서 각기 출력한다(도 8h∼8j 참조).

DFF 소자(109)는 CLK 신호의 하강 에지에 동기해서 NOR 소자(103)의 출력 신호를 래치하여, 출력 신호(N4)로서 출력한다(도 8k 참조).

이때, 뱅크A(60)의 뱅크 활성화 제어 회로(88)의 NAND 소자(105)의 출력은 도 8f에 도시했듯이 "H" 상태이고, 또한 인버터(102)의 출력인 N5 신호는 도 8e에 도시했듯이 "L" 상태이므로, CMOS 스위치(111)가 ON 상태로 된다. 그 결과, DFF 소자(109)의 출력인 N4 신호(도 8k 참조)가 선택되고 BACT 신호(도 8l참조)로서 타이밍 회로(89)에 공급된다.

ADD 래치(90)는 RD/WR 신호의 상승 에지에 동기해서 ADD 신호를 래치하고, 그 래치된 신호를 BADD 신호(도 8m 참조)로서 타이밍 회로(89)에 공급한다.

타이밍 회로(89)는 BACT 신호의 상승 에지에 동기해서 BADD 신호를 래치하고, 그 래치된 신호를 IADD 신호(도 8n 참조)로서 뱅크A(60)에 공급한다.

그 결과, 뱅크A(60)는 지정된 어드레스로부터 데이터를 판독하고 그 판독된 데이터를 도시안된 DATA 출력 단자에서 출력하게 된다(도 8o 참조).

이때, 뱅크B(70)의 뱅크 활성화 제어 회로(88)에서 N5 신호(도 9e 참조)가 "H" 상태이고, 또한 N6 신호(도 9f 참조)가 "L" 상태이므로, DFF 소자(108)의 출력이 선택되어 타이밍 회로(89)에 공급된다.

DFF 소자(108)의 출력인 N3 신호(도 9J 참조)는 N1 신호(도 9h 참조)를 CLK 신호의 2사이클만큼 지연시켜 인출됨에 따라, ADD 래치(90)에 의해서 래치된 BADD 신호(도 9m 참조)는 뱅크A(60)에 공급된 IADD 신호를 CLK 신호의 2사이클만큼 지연시켜서 IADD 신호로서 뱅크B(70)에 공급된다.

뱅크B(70)는 타이밍 회로(89)로부터 공급된 IADD 신호에 의해서 지정된 어드레스에 기억되어 있는 데이터를 판독하고, 그 판독된 데이터를 도시안된 DATA 출력단자로부터 외부로 출력한다.

결과적으로, 버스트 길이를 "8"로 설정하는 경우에는 우선, 하나의 지정된 뱅크(상기 예에서는 뱅크A(60))로부터 데이터가 판독된 후, CLK 신호의 2사이클만큼 지연해서, 다른 뱅크(상기 예에서는 뱅크B(70))로부터 데이터가 자동적으로 (외부로부터의 어드레스의 재입력없이) 판독되어서 외부에 출력되게 된다.

반도체 메모리 장치(30)가 자동 프리챠지형 장치인 경우에는, 다른 뱅크로부터의 판독 동작이 완료되면 자동 프리챠지 동작이 실현된다.

상기 예에서는, 뱅크A(60)가 먼저 지정되고, 다음에, 뱅크B(70)가 지정된다. 뱅크B(70)가 먼저 지정되고 뱅크A(60)가 다음에 지정되는 경우에도 동일한 동작이 실행되고, 8비트 데이터가 출력된다.

앞선 설명에서는 버스트 길이를 "8"로 설정한 경우의 동작이지만, 버스트 길이를 "4" 또는 그 이하로 설정한 경우에는 종래의 메모리 장치와 동일한 형태로 뱅크들중 하나만으로부터 데이터가 판독되어 출력된다.

특히, 버스트 길이를 "8"이상으로 설정한 경우에는, BL8 신호는 "L" 상태로 된다. 따라서, 각 뱅크A(60) 및 뱅크B(70)의 NAND 소자(105)의 출력은 항시 "H" 상태로 되어, CMOS 스위치(111)가 ON 상태로 된다.

이 경우에, NOR 소자(104)의 출력은 그가 관리하는 뱅크가 지정된 경우에는 "L" 상태로 되고, 그것 이외의 경우에는 "H" 상태로 된다. 따라서, NOR 소자(103)는 그와 관련된 뱅크가 선택되는 동안만 RD/WR 신호를 통과시키고, 다른 뱅크가 지정되는 동안에는 RD/WR 신호를 차단한다.

그 결과, 뱅크가 지정되는 동안, 대응하는 DFF 소자(109)로부터 출력된 신호가 BACT 신호로서 타이밍 회로(89)에 공급되고, 그 BACT 신호의 상승 에지에 동기해서 ADD 래치(90)에 의해서 래치된 BADD 신호가 IADD 신호로서 뱅크에 공급된다.

따라서, 예를 들어, 버스트 길이를 "4"로 설정한 경우에는, 뱅크 지정 어드레스에 의해서 지정된 뱅크만에 IADD가 공급되고, 대응하는 어드레스에 기억된 데이터가 판독되어서 도시안된 DATA 출력 단자로부터 외부로 출력되고, 그러면 동작 완료된다.

버스트 길이를 "8"로 설정한 경우, 하나의 뱅크에 액세스중인 경우에는 나머지 뱅크에 대해서는 액세스할 수 없다. 액세스되는 뱅크를 제외한 뱅크에 대해서 인터럽트 요구가 있는 경우에는, 제어 장치(20)는 그 인터럽트 요구의 실행을 금지하는 프로세스를 실행한다.

또한, 버스트 길이를 "8"로 설정하는 경우에는, 2개의 뱅크로부터 데이터를 판독하는 시간의 합계가 사이클 시간으로 된다. 따라서, 제어 장치(20)는 버스트 길이에 따라 사이클 시간을 결정하고, 그 결정된 사이클 시간동안 적합한 제어 동작를 행한다.

상기 실시예의 설명에서는 사용된 뱅크가 2개이나, 본 발명은 3개 이상의 뱅크를 포함하는 메모리 구성에도 적용가능하다.

또한, 상기 실시예와 연관해서 설명 및 예시되는 회로는 일례이고, 본 발명이 예시된 회로로 한정되지 않는다.

도 10은 본 발명의 제 2실시예에 따른 반도체 메모리 장치를 도시하고 있고, 그 실시예는 청구항 6내지 8에 대응하고 있다. 도면에서, 두꺼운 선으로 도시한 신호선은 복수개로 구성되어 도시하고 있다.

이 반도체 메모리 장치는 실리콘 기판상에 CMOS 프로세스를 사용해서 클럭동기 방식 DRAM으로서 형성되어 있다. DRAM은 클럭 버퍼(210), 명령 디코더(212), 어드레스 버퍼(214), 데이터 버퍼(216), 기록 타이밍 생성 회로(218), 뱅크 선택 회로(220), 기록 데이터 레지스터(222) 및 4개의 메모리 뱅크(BANK0-BANK3)를 포함하고 있다.

클록 버퍼(210)는 외부로부터 클럭 단자를 거쳐서 클럭 신호(CLK)를 수신하고, 수신한 신호를 내부 클럭 신호(ICLK)로서 출력하고 있다. 내부 클럭 신호(ICLK)는 도시안된 회로에도 공급되어 있다.

명령 디코더(212)는 외부 단자로부터 명령 단자를 거쳐서 명령 신호(CMD)를 수신하고, 수신한 신호를 디코드하고, 디코드된 신호를 판독 명령 신호(READ1) 및 기록 명령 신호(WRITE1)로서 출력하고 있다. 명령 디코더(12)는 도시한 신호외에도 리프레시 명령 신호 등을 출력한다.

어드레스 버퍼(214)는 외부로부터 어드레스 단자를 거쳐서 어드레스 신호(ADD)를 수신하고, 수신한 신호를 내부 어드레스 신호(IADD)로서 출력하고 있다. 데이터 버퍼(216)는 외부로부터 데이터 단자를 거쳐서 데이터 신호(기록 데이터)(DQ)를 수신하고, 수신한 신호를 기록 데이터 레지스터(222)에 출력하고 있다. 또한, 데이터 버퍼(216)는 메모리 뱅크(BANK0-BANK3)로부터 판독되는 내부 데이터 신호(판독 데이터)(IDQ)를 수신하고, 수신한 신호를 데이터 단자를 거쳐서 데이터 신호(DQ)로서 출력하고 있다. 기록 데이터 레지스터(222)는 기록 데이터를 래치하고, 래치한 데이터를 내부 데이터 신호(IDQ)(래치된 데이터 신호(LDATA))로서 출력하고 있다.

기록 타이밍 생성 회로(218)는 기록 명령 신호(WRITE1) 및 내부 클럭 신호(ICLK)를 수신하고, 내부 클럭 신호(ICLK)에 동기해서 기록 명령 신호(기록 타이밍 신호)(WRITE2)를 출력하고 있다. 기록 명령 신호(WRITE2)는 후술하듯이 한번의기록 명령 신호(WRITE1)에 응답해서 4회 연속해서 생성된다.

뱅크 선택 회로(220)는 판독 명령 신호(READ1) 및 기록 명령 신호(WRITE2)의 활성화에 동기해서 뱅크 선택 신호(BKSEL0-BKSEL3)중 하나를 활성화한다.

메모리 뱅크(BANK0-BANK3)는 동일한 어드레스가 할당되어 있고, 예를 들면, 각기 16M 비트의 기억 용량을 갖고 있다. 그러므로, 기록 명령에 응답해서 공급된 기록 데이터(DQ)는 후술하듯이 모든 메모리 뱅크(BANK0-BANK3)에 기록된다. 즉, 이 DRAM은 64M 비트의 총 기억 용량을 갖지만, 16M 비트의 메모리로서 사용된다.

또한, 상세하게 도시하지 않았지만, 메모리 뱅크(BANK0-BANK3) 각각은 워드선 및 비트선에 접속된 복수의 메모리 셀, 비트선상에 전송된 데이터를 증폭하는 감지 증폭기, 비트선과 데이터 버스선을 접속하는 컬럼 스위치, 로우 디코더, 및 컬럼 디코더를 갖고 있다. 로우 디코더는 상위 어드레스 신호(ADD)에 따라 감지 증폭기를 활성화하여 워드선을 선택한다. 컬럼 디코더는 하위 어드레스 신호(ADD)에 따라 컬럼 스위치를 선택한다.

이 실시예에서는, 상위 및 하위 어드레스 신호(ADD)는 판독 명령 및 기록 명령과 함께 일괄해서 DRAM에 입력된다. 즉, 이 DRAM은 어드레스 비-다중형(non-multiplex type) 반도체 메모리이다. 메모리 뱅크(BANK0-BANK3)는 각기 독립해서 동작하고, 동작후에 비트선의 자동 프리챠지는 자체 제어에 의해 자동적으로 실행한다.

도 11은 도 10에 도시한 뱅크 선택 회로(220)를 상세하게 도시하고 있다. 뱅크 선택 회로(220)는 OR 소자(220a) 및 시프트 레지스터(220b)를 갖고 있다. OR 소자(220a)는 판독 명령 신호(READ1) 및 기록 명령 신호(WRITE2)를 OR 논리시켜서 그 결과를 시프트 신호(SFT)로서 출력하고 있다. 시프트 레지스터(220b)는 직렬로 접속된 4개의 기억단(S0-S3)을 갖고 있다.

기억단(S0-S3)은 각 뱅크 선택 신호(BKSEL0-BKSEL3)를 출력하고 있다. 기억단(S3)의 출력(BKSEL3)은 기억단(S0)의 입력에 귀환하고 있다. 기억단(S0-S3) 각각은 시프트 신호(SFT)에 동기해서 동작하고, 유지된 값을 다음단에 출력한다.

시프트 레지스터(220b)는 전원의 투입후에 뱅크 선택 신호(BKSEL0)만이 고레벨을 출력하도록 초기화된다. 그후, 판독 명령 신호(READ1) 또는 기록 명령 신호(WRITE2)가 활성화될 때마다, 시프트 레지스터(220b)는 시프트 동작하여 뱅크 선택 신호(BKSEL1, BKSEL2, BKSEL3, BKSEL0, ....)를 순차적으로 고레벨로 변화시킨다. 뱅크 선택 신호(BKSEL0-BKSEL3)중 하나가 활성화될 때, 메모리 뱅크(BANK0-BANK3)중 대응하는 것이 동작 가능한 상태로 된다.

도 12는 상술한 DRAM의 동작을 도시하고 있다. 도 12에 도시된 예에서, 우선, 판독 명령(RD1-RD6)이 순차적으로 공급된 후, 기록 명령(WR7)이 공급된 후, 판독 명령(RD8-RD11)이 공급된다. 각 명령은 클럭 신호(CLK)의 상승 에지에 동기해서 공급된다.

우선, 도 10에 도시된 명령 디코더(212)는 판독 명령(RD1)을 수신해서, 그판독 명령 신호(READ1)를 활성화한다(도 12a 참조). 뱅크 선택 회로(220)는 판독 명령 신호(READ1)에 동기해서 뱅크 선택 신호(BKSEL0)를 활성화한다(도 12b 참조). 그후, 뱅크 선택 신호(BKSEL0)에 응답해서 메모리 뱅크(BANK0)가 활성화된다(도 12c 참조).

메모리 뱅크(BANK0)는 상위 어드레스 신호(ADD)(도시 안됨)에 따라 워드선을 선택하고, 감지 증폭기를 활성화한다. 워드선의 선택에 의해 대응하는 메모리 셀로부터 비트선까지 데이터가 판독되고, 판독한 데이터가 감지 증폭기에 의해 증폭된다. 또한, 메모리 뱅크(BANK0)는 하위 어드레스 신호(ADD)에 따라 컬럼 스위치를 선택하여 감지 증폭기에 의해 증폭된 판독 데이터를 데이터 버스선에 전달한다.

메모리 셀로부터 판독된 판독 데이터(Q1)는 판독 명령(RD1)이 공급된후 2번째의 클럭 신호(CLK) 펄스의 상승 에지에 동기해서 출력된다(도 12d 참조). 즉, 판독 명령(RD1)의 공급으로부터 판독 데이터(Q1)의 출력까지의 클럭수인 판독 대기 시간(latency)은 2로 된다.

그후, 메모리 뱅크(BANK0)는 감지 증폭기, 로우 디코더 및 컬럼 디코더를 비활성화하고, 비트선을 기준 전압으로 설정하는 프리챠지 동작을 실행하고, 판독 명령(RD1)의 수신에서 4클럭 사이클후에 판독 동작을 완료한다(도 12e 참조).

다음에, 판독 명령(RD2)에 응답해서 판독 명령 신호(READ1)가 다시 활성화된다(도 12f 참조). 뱅크 선택 회로(220)의 시프트 레지스터(220b)는 판독 명령 신호(READ1)에 동기해서 시프트 동작을 실행하여, 뱅크 선택 회로(BKSEL0)를 비활성화하고 뱅크 선택 신호(BKSEL1)를 활성화한다(도 12g 참조). 그후, 뱅크 선택 신호(BKSEL1)에 응답해서, 메모리 뱅크(BANK1)는 활성화된다. 메모리 뱅크(BANK1)는 메모리 뱅크(BANK0)와 동일한 형태로 판독 동작을 실행하고, 판독 데이터(Q2)를 출력한다(도 12h 참조).

그후, 판독 명령(RD3-RD6)에 응답해서, 뱅크 선택 신호(BKSEL2, BKSEL3, BKSEL0, BKSEL1)가 순차적으로 활성화되고(도 12i 참조), 메모리 뱅크(BANK2, BANK3, BANK0, BANK1)가 상기 설명된 바와 같은 형태로 연속해서 판독 동작을 실행한다(도 12j 참조).

이와 같이, 판독 동작은 4개의 메모리 뱅크(BANK0-BANK3)가 상호 중복되면서 1클럭 사이클씩 어긋나게 실행된다. 1개의 메모리 뱅크(BANK)의 동작 기간은 4클럭 사이클이지만, 4개의 메모리 뱅크(BANK0-BANK3)가 각기 독립해서 동작하므로, 하나의 판독 명령(RD)에 필요한 판독 동작 시간(판독 명령(RD)의 공급 간격)인 판독 사이클은 1클럭 사이클로 된다.

판독 명령(RD6)이 공급되고 2클럭 후에, 기록 명령(WR7)이 공급된다(도 12k 참조). 종래의 장치와는 달리, 메모리 뱅크(BANK)의 일부(이 예에서는 뱅크(BANK0 및 BANK1))는 기록 명령(WR7)이 공급될 때에 판독 동작을 실행하고 있다. 이와 같이, 일부의 메모리 뱅크(BANK)가 동작중에, 휴지 상태의 메모리 뱅크(BANK)에 대한 기록 동작을 개시하므로, 판독 명령(RD6)의 공급으로부터 기록 명령(WR7)의 공급까지의 READ-WRITE 간격(타이밍 사양)은 2클럭 사이클로 된다. 그 간격은 도 19에 도시한 종래의 장치보다도 2클럭 사이클만큼 단축되어 있다. 보다 상세하게는, READ-WRITE 간격은, 기록 대기 시간이 2일때(후술됨), 데이터 버스선 및 데이터 단자의경합(contention)이 피해지는 타이밍으로 설정되어 있다.

명령 디코더(212)는 기록 명령(WR7)을 수신해서 기록 명령 신호(WRITE1)를 4클럭 사이클동안 활성화한다(도 12l 참조). 기록 명령 신호(WRITE1)가 활성화되어 있는 기간동안, 기록 타이밍 생성 회로(218)는 클럭 신호(CLK)(내부 클럭 신호(ICLK))에 동기해서 기록 명령 신호(기록 타이밍 신호)(WRITE2)를 생성한다(도 12m 참조). 특히, 기록 명령 신호(WRITE2)는 메모리 뱅크(BANK0-BANK3)의 수에 대응하는 4회로 연속해서 활성화된다. 뱅크 선택 회로(220)는 기록 명령 신호(WRITE2)에 동기해서 뱅크 선택 신호(BKSEL2, BKSEL3, BKSEL0, BKSEL1)를 순차적으로 활성화한다(도 12n 참조). 뱅크 선택 신호(BKSEL2, BKSEL3, BKSEL0, BKSEL1)에 응답해서, 메모리 뱅크(BANK2, BANK3, BANK0, BANK1)가 순차적으로 활성화된다(도 12o 참조)

뱅크 선택 회로(220)의 OR 소자(220a)는 판독 명령 신호(READ1) 및 기록 명령 신호(WRITE2)에 동기해서 시프트 신호(SFT)를 출력한다. 시프트 레지스터(220b)는 시프트 신호(SFT)에 동기해서 시프트 동작을 실행하고, 뱅크 선택 신호(BKSEL0-BKSEL3)를 순차적으로 활성화한다. 환언하면, 시프트 레지스터(220b)는 입력 명령이 판독 명령 또는 기록 명령인지에 관계없이 시프트 동작을 실행해서 뱅크 선택 신호(BKSEL0-BKSEL3)를 순차적으로 활성화함으로써, 판독 동작 또는 기록 동작을 실행하는 메모리 뱅크가 메모리 뱅크들(BANK0-BANK3)간에 순차적으로 스위치된다. 그러므로, OR 소자(220a) 및 시프트 레지스터(220b)로 간단히 구성되는 뱅크 선택 회로(220)를 형성할 때 READ-WRITE 간격을 종래의 장치에 비하여 대폭으로 단축할수 있다.

기록 명령(WR7)이 공급되고 2클럭후에 기록 데이터(D7)가 공급된다(도 12p 참조). 즉, 기록 명령(WR7)의 공급으로부터 기록 데이터(D7)의 공급까지의 클럭 사이클수인 기록 대기 시간은 "2"로 된다. 기록 데이터 레지스터(222)는 데이터 버퍼(216)를 거쳐서 기록 데이터(D7)을 페치하고, 페치한 신호를 래치된 데이터 신호(LDATA)로서 유지한다(도 12q 참조).

그후에, 메모리 뱅크(BANK2, BANK3, BANK0, BANK1)가 순차적으로 동작하여, 기록 데이터 레지스터(222)에 유지되는 래치된 데이터 신호(LDATA)가 메모리 셀에 기록된다. 즉, 모든 메모리 뱅크(BANK0-BANK3)에 동일한 기록 데이터(D7)가 기록된다.

최초로 기록 동작을 실행하는 메모리 뱅크(BANK2)는 기록 명령(WR7)의 공급후 4클럭 사이클째에 휴지 상태로 된다. 따라서, 메모리 뱅크(BANK0-BANK3)에 의해 실행된 기록 동작이 어긋날지라도, 기록 명령(WR7)이 공급되고 4클럭후에 판독 명령(RD8)을 공급할 수 있다(도 12r 참조). 즉, 한번의 기록 명령(WR)에 필요한 기록 사이클은 종래의 장치에서와 같이 4클럭 사이클로 된다.

판독 명령(RD8)에 응답해서, 메모리 뱅크(BANK2)가 동작하고, 판독 데이터(Q8)가 출력된다(도 12s 참조). 그후, 판독 명령(RD9-RD11)이 순차적으로 공급되어, 상술한 바와 같은 형태로 메모리 뱅크(BANK3, BANK0, BANK1)가 순차적으로 판독 동작을 실행하고, 판독 데이터(Q8-Q11)를 출력한다(도 12t 참조).

상기 설명했듯이, 본 실시예에서 기록 타이밍 생성 회로(218)는 한번의 기록 명령(WR)에 응답해서 메모리 뱅크(BANK0-BANK3)의 수에 대응하는 횟수만큼 기록 명령 신호(기록 타이밍 신호)(WRITE2)를 연속해서 생성한다. 뱅크 선택 회로(220)는 기록 동작시에 기록 타이밍 신호(WRITE2)에 동기해서 뱅크 선택 신호(BKSEL0-BKSEL3)를 순차적으로 활성화한다. 그로 인해, 모든 메모리 뱅크(BANK0-BANK3)의 기록 동작은 한번의 기록 명령(WR)에 응답해서 개시 타이밍을 어긋나게 하면서 쉽게 실행될 수 있다.

모든 메모리 뱅크(BANK0-BANK3)가 휴지 상태로 되기전에 기록 동작은 개시할 수 있으므로, 판독 명령(RD)의 공급에서 기록 명령(WR)의 공급까지의 간격을 단축시킬 수 있다. 또한, 기록 명령(WR)을 삽입해서 판독 명령(RD)이 공급될 때, 판독 명령(RD)의 공급 간격을 종래의 장치에 비하여 단축시킬 수 있고, 소정 시간당 공급되는 명령수를 증가시킬 수 있다. 그러므로, 종래의 장치에 비하여 데이터 신호를 더 자주 입출력할 수 있으므로, 데이터 전송 레이트(데이터 버스의 점유율)를 향상시킬 수 있어, DRAM을 탑재한 시스템의 성능을 향상시킬 수 있다.

또한, 뱅크 선택 회로(220)는 간단한 구성의 시프트 레지스터(220b)를 포함하므로, DRAM의 칩 사이즈를 증대하지 않고 데이터의 전송 레이트를 향상시킬 수 있다.

도 13은 본 발명의 제 3실시예에 따른 반도체 메모리 장치를 도시하고, 그 제3 실시예는 청구항 6 내지 청구항 10에 대응하고 있다. 제 2실시예에서 설명된 회로 및 신호와 동일한 회로 및 신호에 대해서는 동일한 부호를 붙이고, 그것에 대해서는 상세한 설명을 생략한다.

제2 실시예와 비교해서, 제3 실시예에서는 레이트 라이트 기능(late write function)을 추가하고 있다. 레이트 라이트 기능은 기록 명령에 대응해서 공급되는 기록 데이터를 다음의 기록 명령의 공급시에 메모리 셀에 기록하는 기능이다. 레이트 라이트 기능에 의해 판독 데이터와 기록 데이터가 경합하는 타이밍을 감소시키므로, 데이터 버스의 사용 효율이 향상한다. 레이트 라이트 기능을 수행하기위해, 제3 실시예에는 제2 실시예와 비교해서 지연 회로(224), 기록 레지스터(226), 어드레스 스위칭 회로(228), 어드레스 비교 회로(230), 데이터 스위칭 회로(232) 및 전송 게이트(234)가 추가되어 있다. 그외의 구성은 제2 실시예와 거의 동일하다. 즉, 반도체 메모리 장치는 클럭 동기 방식의 DRAM으로서 형성되어 있다.

지연 회로(224)는 기록 명령 신호(WRITE1)를 기록 대기 시간(이 실시예에서는 3)에 대응하는 시간동안 지연시키고, 지연시킨 신호를 기록 레지스터(226)에 출력하고 있다. 기록 레지스터(226)는 지연된 기록 명령 신호(WRITE1)에 동기해서 동작하는 어드레스 레지스터(226a) 및 데이터 레지스터(226b)를 갖고 있다. 어드레스 레지스터(226a)는 어드레스 신호(ADD)(내부 어드레스 신호(IADD))를 유지하고, 그 유지한 신호를 래치된 어드레스 신호(LADD)로서 출력한다. 데이터 레지스터(226b)는 데이터 신호(DQ)(기록 데이터)를 유지하고, 유지한 신호를 래치된 데이터 신호(LDATA)로서 출력한다.

어드레스 스위칭 회로(228)는, 기록 명령 신호(WRITE1)가 저 레벨 일때에 내부 어드레스 신호(IADD)를 선택하고, 기록 명령 신호(WRITE1)가 고 레벨 일때에 래치된 어드레스 신호(LADD)를 선택한다. 그래서, 메모리 뱅크(BANK0-BANK3)는 기록 동작시에 래치된 어드레스 신호(LADD)에 따라 동작하고, 판독 동작시에 외부의 어드레스 신호(ADD)에 따라 동작한다.

어드레스 비교 회로(230)는 내부 어드레스 신호(IADD)와 래치된 어드레스 신호(LADD)가 동일할 때, 일치 신호(COIN)를 활성화(고 레벨)한다. 어드레스 비교 회로(230)는 기록 어드레스가 기록 동작을 아직 실행하지 않는 메모리 셀에 대한 것이지를 판정한다.

데이터 스위칭 회로(232)는 일치 신호(COIN)가 고레벨일 때에 래치된 데이터 신호(LDATA)를 선택하고, 선택한 신호를 판독 데이터로서 출력한다. 일치 신호(COIN)가 저레벨일 때에, 데이터 스위칭 회로가 메모리 뱅크(BANK)로부터 판독되는 내부 데이터 신호(DQ)(판독 데이터)를 선택하고, 선택 신호를 판독 데이터로서 출력한다.

전송 게이트(234)는 기록 명령 신호(WRITE1)의 고레벨시에 래치된 데이터 신호(LDATA)를 내부 데이터 신호(기록 데이터)(DQ)로서 메모리 뱅크(BANK0-BANK3)에 전달한다. 즉, 기록 동작은 데이터 레지스터(226b)에 의해 유지되는 래치된 데이터 신호(LDATA)를 사용하여 실행된다.

도 14는 상술한 DRAM의 동작을 도시하고 있다. 도 14에서는 제2 실시예와 동일하게 판독 명령(RD1-RD6)이 순차적으로 공급된후, 기록 명령(WR7)이 공급되고, 이어서 판독 명령(RD8-RD11)이 공급되는 예에 대해서 설명한다. 판독 명령(RD1-RD6)에 응답해서 실행되는 판독 동작은 도 12와 같으므로, 설명을 생략한다.

이 실시예의 DRAM은 상술한 바와 같이 레이트 라이트 기능을 갖고 있다. 그러므로, 기록 명령(WR7)의 공급 타이밍은 기록 데이터(D7)의 공급 타이밍에 의존하지 않고 설정될 수 있다. 그것에 의해 기록 명령(WR7)은 판독 명령(RD6)의 공급직후에 클럭 신호(CLK) 펄스에 동기해서 공급할 수 있다. 즉, 이 실시예에서는 판독 명령(RD6)의 공급에서 판독 명령(WR7)의 공급까지의 READ-WRITE 간격(타이밍 사양)은 1클럭 사이클로 단축될 수 있다. 판독 사이클 및 기록 사이클은 제2 실시예와 동일한 형태로 각기 1클럭 사이클 및 4클럭 사이클이다.

기록 명령 신호(WRITE1)는 기록 명령(WR7)에 응답해서 4클럭 사이클동안에 활성화된다(도 14a 참조). 기록 명령 신호(WRITE2)는 기록 명령 신호(WRITE1)의 활성화에 응답해서 4회 연속해서 활성화된다(도 14b 참조).

기록 명령 신호(WRITE1)가 활성화되고 있는 기간동안, 전송 게이트(234)는 래치된 데이터 신호(LDATA)를 메모리 뱅크(BANK0-BANK3)에 전달한다. 이 예에서는 전회(前回)의 기록 명령에 대응해서 공급된 기록 데이터(D0)가 기록 명령(WR7)에 동기해서 모든 메모리 뱅크(BANK0-BANK3)에 순차적으로 기록된다(도 14c 참조).

기록 명령(WR7)이 공급되고 3클럭후에 기록 데이터(D7)를 공급한다(도 14d 참조). 즉, 기록 대기 시간은 "3"으로 설정된다. 기록 레지스터(226)는 지연된 기록 명령 신호(WRITE1)에 동기해서 어드레스 신호 및 기록 데이터(D7)를 래치한다(도 14e 참조). 기록 레지스터(226)에 의해 래치된 기록 데이터(D7)는 다음의 기록 명령에 응답해서 메모리 뱅크(BANK0-BANK3)에 기록된다(도시 안됨).

기록 명령(WR7)이 공급되고 4클럭후에, 판독 명령(RD8-RD11)이 순차적으로 공급된다(도 14f 참조). 판독 명령(RD8-RD11)에 응답해서, 메모리 뱅크(BANK2,BANK3, BANK0, BANK1)가 순차적으로 판독 동작을 실행한다. 여기서, 판독 명령(RD9)과 함께 공급된 어드레스 신호(ADD)(도시 안됨)가 어드레스 레지스터(226a)에 의해 유지되는 래치된 어드레스 신호(LADD)와 같다고 하기로 한다.

이런 경우에, 어드레스 비교 회로(230)는 판독 명령(RD9)과 함께 공급된 어드레스 신호(ADD)가 래치된 어드레스 신호(LADD)와 일치하는 지를 판단하여, 일치 신호(COIN)를 활성화한다(도 14g 참조). 즉, 판독 명령(RD9)에 응답해서 판독할 데이터는 메모리 뱅크(BANK0-BANK3)에 아직 기록되어 있지 않은 것으로 판단된다. 그러므로, 일치 신호(COIN)의 활성화를 검출할 때, 데이터 스위칭 회로(232)는 데이터 레지스터(226b)에 의해 유지되는 래치된 데이터 신호(LDATA)(기록 데이터(D7))를 판독 데이터로서 출력한다(도 14h 참조). 판독 명령(RD8, RD10 및 RD11)에 대응하는 판독 동작은 제2 실시예와 동일한 형태로 실행된다.

이 실시예에 있어서도 상술한 제2 실시예와 동일한 형태의 효과를 얻는 것이 가능하다. 또한, 이 실시예에서는 기록 명령(WR)에 대응해서 공급되는 기록 어드레스 및 기록 데이터를 유지하는 기록 레지스터(226), 어드레스 스위칭 회로(228) 및 전송 게이트(234)를 형성하므로, 기록 명령에 대응해서 공급된 기록 데이터를 다음의 기록 명령의 공급시에 메모리 셀에 기록할 수 있다(레이트 라이트 기능). 레이트 라이트 기능에 의해 판독 데이터와 기록 데이터가 경합하는 조합을 감소시켜서, 데이터 버스의 사용 효율을 더 향상시킬 수 있다. 또한, 기록 명령(WR)의 공급 타이밍을 가록 데이터의 공급 타이밍에 의존하지 않고 설정할 수 있다. 그 결과, 데이터의 전송 레이트를 더 향상시킬 수 있다.

어드레스 비교 회로(230) 및 데이터 스위치 회로(232)에 의해, 판독 명령(RD)에 응답해서 판독할 데이터가 메모리 뱅크(BANK0-BANK3)에 아직 기록되고 있지 않은 경우에도 올바른 판독 데이터를 확실하게 출력할 수 있다.

상술한 실시예에서는 본 발명을 클럭 동기 방식의 DRAM에 적용한 예에 대해 설명했다. 본 발명의 적용은 이러한 실시예에 한정되지 않는다. 예를 들면, 본 발명을 클럭 동기 방식의 SRAM에 적용해도 좋다. SDRAM은 원래 양호한 랜덤 액세스성에 우수하지만, 본 발명의 적용에 의해 데이터 전송 레이트를 더 향상시킬 수 있다.

상술한 실시예에서는 본 발명을 판독 명령 및 기록 명령 각각에 응답해서 판독 동작 및 기록 동작을 실행하는 DRAM에 적용한 예에 대해서 설명했으나, 본 발명의 적용은 이러한 실시예에 한정되지 않는다. 예를 들면, 본 발명은 활성화된 명령에 의해 메모리 뱅크를 활성화하고, 그후 공급되는 판독 명령 및 기록 명령에 응답해서 판독 동작 및 기록 동작을 실행하는 DRAM에 적용해도 좋다.

이상, 본 발명에 대해서 상세하게 설명했지만, 상기 실시예 및 그 변형예는 발명의 일례에 불과하고, 본 발명은 그것에 한정되지 않는다. 본 발명을 일탈하지 않는 범위에서 변형 가능한 것은 명백하다.

상기 설명했듯이, 청구항 1의 반도체 메모리 장치에서, 단일 어드레싱에 의해 판독될 데이터량이 변경되어, 시스템에 가장 적합한 데이터량을 설정할 수있다. 또한, 시스템에서 설정하는 데이터량을 최적화함에 의해 액세스 시간을 단축하는 것이 가능하다.

청구항 2의 반도체 메모리 장치에서, 데이터의 컨제스쳔(congestion)을 방지할 수 있다. 그 결과, 판독 시간 간격을 반도체 메모리 장치에서 허여가능한 최소값으로 설정할 수 있어서, 반도체 메모리 장치의 동작 속도를 최적화할 수 있다.

청구항 3의 반도체 메모리 장치에서, 시스템에 의해 출력 데이터량 설정 회로가 시스템에서 전송될 다수의 비트를 설정하여, 전송 비트수를 소프트웨어에 의해 소망값으로 설정할 수 있다.

청구항 4의 반도체 메모리 장치에서, 뱅크에 대한 액세스가 종료된 후, 자동 프리챠지 회로가 뱅크를 자동으로 프리챠지한다. 그것에 의해 외부로부터 자동 프리챠지 타이밍을 지시하는 것은 불필요해져서, 반도체 메모리 장치의 외부 회로가 간단해진다.

청구항 5의 정보 처리 시스템에서, 다른 데이터 비트 길이를 사용하는 애플리케이션이 실행되는 경우에도, 요구된 비트 길이에 따라 비트 길이를 알맞게 설정시켜 변경시킬 수 있어서, 동작을 최적으로 되게 한다.

청구항 6의 반도체 메모리 장치에서는 설정된 시간당 공급될 수 있는 명령수를 증가하는 것이 가능하다. 종래의 장치에 비해 데이터 신호가 더 자주 입력/출력될 수 있으므로, 데이터 전송 레이트(데이터 버스의 점유율)를 개선하여, 반도체 메모리 장치를 장착한 시스템의 성능이 향상된다.

청구항 7의 반도체 메모리 장치에서는 데이터 전송 레이트(데이터 버스의 점유율)를 향상시키기위해 간단한 구성의 시프트 레지스터를 사용한다. 그러므로, 데이터 전송 레이트를 향상시키기위해 반도체 메모리 장치의 칩 사이즈를 증가시키는 것이 불필요하다.

청구항 8의 반도체 메모리 장치에서는 모든 메모리 뱅크가 한번의 기록 명령에 응답해서 기록 동작을 수행하여, 기록 동작을 용이하게 한다.

청구항 9의 반도체 메모리 장치에서는 판독 데이터 및 기록 데이터가 경합하는 조합이 감소될 수 있어서, 데이터 버스의 사용 효율을 개선한다. 또한, 기록 명령을 공급하는 타이밍을 기록 데이터를 공급하는 타이밍과 별개로 설정할 수 있어서, 데이터 전송 레이트(데이터 버스의 점유율)를 더 개선시킬 수 있다.

청구항 10의 반도체 메모리 장치에서는 판독 명령에 응답해서 판독될 데이터가 레이트 라이트 기능으로 인해 메모리 뱅크로 아직 기록되지 않은 경우에도, 올바른 판독 데이터를 확실하게 출력한다.

앞선 설명은 본 발명의 원리만을 예시하기위한 것이다. 또한, 당업자에 의해 다수의 변형예 및 변경이 쉽게 이루어질 수 있으므로, 본 발명을 도시되고 설명된 구성 및 적용예로 제한하는 것은 바람직하지 않고, 따라서, 모든 적합한 변형예 및 등가물은 첨부된 청구항 및 등가물에서 본 발명의 범위내에 있게 된다.

Claims

n(n>1)개의 뱅크를 갖는 반도체 메모리 장치로서,

입력 어드레스를 수신하는 어드레스 입력 회로와;

상기 어드레스 입력 회로를 거쳐서 입력된 하나의 어드레스에 대응하는 데이터를 m(≤n)개의 뱅크로부터 순차적으로 판독하는 판독 회로와;

상기 판독 회로에 의해 m개의 뱅크로부터 판독된 데이터를 일괄 데이터로서 외부에 출력하는 데이터 출력 회로;

을 포함하는 반도체 메모리 장치.
제1 항에 있어서, 상기 판독 회로는 데이터의 폭주(congestion)가 발생하지 않도록 상기 m개의 뱅크로부터 소정의 시간 간격으로 순차적으로 데이터를 판독하는 것인 반도체 메모리 장치.
제1 항에 있어서, 상기 데이터 출력 회로에서 출력할 데이터량을 설정하는 출력 데이터량 설정 회로를 더 포함하고,

상기 판독 회로는 상기 출력 데이터량 설정 회로에 의해 설정된 데이터량에 대응하는 뱅크수로부터 데이터를 순차적으로 판독하는 것인 반도체 메모리 장치.
제1 항에 있어서, 상기 각 뱅크로의 액세스가 종료된 후, 각 뱅크를 자동으로 프리챠지하는 자동 프리챠지 회로를 더 포함하는 것인 반도체 메모리 장치.
n(n>1)개의 뱅크를 갖는 반도체 메모리 장치와 그것을 제어하는 제어 장치를 포함하는 정보 처리 시스템으로서,

상기 반도체 메모리 장치는,

입력 어드레스를 수신하는 어드레스 입력 회로와;

상기 어드레스 입력 회로를 거쳐서 입력된 하나의 어드레스에 대응하는 데이터를 m(≤n)개의 뱅크로부터 순차적으로 판독하는 판독 회로와;

상기 판독 회로에 의해 m개의 뱅크로부터 판독된 데이터를 일괄 데이터로서 외부에 출력하는 데이터 출력 회로;

를 포함하고,

상기 제어 장치는,

상기 판독 회로의 판독 사이클에 의해 결정된 사이클 시간에 따라 상기 반도체 메모리 장치를 제어하는 제어 회로와;

상기 판독 회로에 의해 데이터를 판독하는 뱅크에 따라 소정의 뱅크로의 액세스를 금지하는 액세스 금지 회로;

를 포함하는 것인 정보 처리 시스템.
동일한 어드레스가 할당되고, 기록 명령에 응답해서 동일한 데이터가 기록되는 복수의 메모리 뱅크와;

판독 명령에 응답해서 상기 메모리 뱅크중 하나를 선택하고, 상기 메모리 뱅크의 기록 동작을 각기 시간을 어긋나게 해서 개시하기 위해 상기 기록 명령에 응답해서 상기 메모리 뱅크를 순차적으로 선택하는 뱅크 선택 회로;

를 포함하는 반도체 메모리 장치.
제6 항에 있어서, 상기 뱅크 선택 회로는 상기 각 메모리 뱅크를 선택하는 뱅크 선택 신호를 상기 판독 명령 및 상기 기록 명령에 동기해서 순차적으로 활성화하는 시프트 레지스터를 포함하는 것인 반도체 메모리 장치.
제7 항에 있어서, 상기 기록 동작을 실행하기 위한 기록 타이밍 신호를 상기 기록 명령에 응답해서 상기 메모리 뱅크수에 대응하는 횟수만큼 생성하는 기록 타이밍 생성 회로를 더 포함하고,

상기 뱅크 선택 회로는 상기 기록 동작중에 상기 기록 타이밍 신호에 동기해서 상기 뱅크 선택 신호를 순차 활성화하는 것인 반도체 메모리 장치.
제6 항에 있어서, 상기 기록 명령과 관련해서 공급되는 기록 데이터를 유지하는 데이터 레지스터를 더 포함하고,

상기 데이터 레지스터에 유지된 전회의 기록 명령과 관련된 상기 기록 데이터는 상기 기록 명령에 응답해서 상기 메모리 뱅크에 기록되는 것인 반도체 메모리 장치.
제9 항에 있어서, 상기 기록 명령과 관련해서 공급되는 기록 어드레스를 유지하는 어드레스 레지스터와;

상기 판독 동작중에 상기 판독 명령과 관련해서 공급되는 판독 어드레스와 상기 어드레스 레지스터에 유지된 상기 기록 어드레스를 비교하고, 그 2개의 어드레스가 같을 때 일치 신호를 출력하는 어드레스 비교 회로와;

상기 일치 신호를 수신해서, 상기 데이터 레지스터에 유지되어 있는 상기 기록 데이터를 판독 데이터로서 출력하는 데이터 스위칭 회로를 더 포함하는 것인 반도체 메모리 장치.