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JPWO2007013491A1 - メモリの制御方法、メモリ・システム - Google Patents

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Abstract

【課題】 シングル・ライト可能なメモリにおいて、アクセス・サイクル時間の短縮化およびデータ入出力（Ｉ／Ｏ）におけるデータ・レートの向上を図る。【解決手段】 本発明は、アドレス入力から入力されるリード・アドレスおよびライト・アドレスをラッチするラッチ回路と、ラッチ回路にラッチされたリード・アドレスおよびライト・アドレスのいずれか一方をアクセス・アドレスとして選択するアドレス選択回路と、メモリ・セル・アレイからリードされるリード・データをラッチするリード・ラッチ回路と、データ入出力から入力されるライト・データをラッチするライト・ラッチ回路と、コマンド入力から入力されるコマンドを受けてアドレス選択回路が選択するアクセス・アドレスを制御する制御回路を備えたメモリであって、さらに、ライト・ラッチ回路がラッチしたライト・データを活性化されているメモリ・セルへ書き込むタイミングを制御するための制御回路を設けたものである。

Description

本発明は、一般的には、メモリ・アーキテクチャーに関し、より詳細には、メモリのサイクル時間およびデータ入出力（I/O）におけるデータ・レートを改善するためのメモリ・システムとその制御方法に関する。
DRAMを基本構成として用いるPSRAMは、携帯電話等の低消費電流でかつ大容量（32Mb-128Mb）が求められる機器において、従来のSRAMに代わって広く使われてきている。PSRAMにおいて、スタンバイ時およびアクティブ（動作）時の低消費電流化はもちろん、それ以外に、使用される機器の機能および性能の向上に伴って、最近は高速化も重要な項目となってきている。例えば、SRAM対応インターフェイスの非同期方式では、15ns-20nsのサイクル時間のページモードが導入され、さらに、さらなる高速化をめざしてSDRAMのような同期方式が一般的に採用され始めている。この同期方式では、8または16ワードのバーストモードによる書き込みおよび読み出しが、75MHzから100MHz以上のクロックで行われる。
一方、使用機器の要求から、書き込みにはバーストモードの他に一ワードだけ書くシングル・ライト方式がある。プログラム可能なモードレジスター等の切り替によって、機器の動作に応じて、バースト・ライトとシングル・ライトのどちらかが選択される。シングル・ライト方式は一ワードだけ書くことから、その動作は基本的に高速化には不向きである。読み出しの場合は、高速な8または16ワードのバーストモードしかないので、このバースト・リードに比べるとシングル・ライトはかなり低速である。
さらに、より重要な点は、ひとたびシングル・ライト・モードに入ると、リード・モードとの切り替えに大きな時間のロスが生じる事である。その結果、メモリのシングル・ライトを含むアクセス・サイクル時間が長くなってしまう。また、せっかく長いワード数のバースト・リードを用いて高速化しても、シングル・ライトと組み合わせた場合、データ入出力上での平均のデータ・レートは、クロック周波数とデーターバス幅の積で決まる最大データ・レート（理論値）よりも相当に小さくなってしまう。
図１は、従来の典型的な同期方式ＰＳＲＡＭの読み書き動作の概要を示す模式図である。図１では、リード・レイテンシ（Read Latency）を 5クロックでライト・レイテンシ（Write Latency）を 4クロックとしている。ＣＬＫはクロックであり、ＣＭＤはアクセス・コマンドの信号である。CMD-Rはリード・コマンドで、CMD-Wはライト・コマンドである。CMDのロウで、読み出しか書き込みかの動作が開始する。ATCはアレイ・タイム・コンスタント（Array Time Constant）の略で、ＣＭＤのクロックと同時に取り込まれるアドレスのデコード以後の、ワード線の電位上昇、センスアンプのオン（駆動）、再書き込み、ワード線のオフ、センスアンプのオフ、およびビット線のプリチャージまでの一連のメモリ・アレイの活性化プロセスを意味する。Data I/Oはデータ入出力を示す。
なお、図１には記載していないが、他にライト・イネーブル（Write Enable：WE)信号があり、ＣＭＤがロウの時に同時にＷＥがハイであれば読み出し動作が開始され、ＷＥがロウであれば書き込み動作が開始する。また、図１ではアドレスも記載されていないが、ＣＭＤのクロックと同時にアドレスも取り込み、そのアドレスで指定されたセルへのアクセスがおこなわれる。最初のCMD-R1は読み出しで、同時に取り込んだアドレスがアドレスバスを通った後にデコードされる。そして、アレイが活性化されて、8ワードのバースト・データがCMD-R1から５クロック目からData I/Oに現れる（符号２）。
図１では、データの読み出しはバースト・リードのプリフェッチ（Prefetch）方式を想定している。センスアンプがオンになった後、一I/O当り８ワードのバースト・データがビットスイッチ（図示なし）を介してメモリ・セルから周辺回路のラッチ回路(図示なし)に一時的に保管される。従って、メモリ・アレイはデータがプリフェッチされた後、すぐにプリチャージ出来るので、ATCはかなり短時間で完了となる。典型的なＰＳＲＡＭではバースト読み出しの最後のデータから２クロック目に次のアクセス・コマンドが入れられる。図１では、このタイミングにシングル・ライトの書き込みであるCMD-W1が挿入されている。CMD-W1から読み出しと同じ時間後にメモリ・アレイがATC-W1の期間活性化される。CMD-W1から４クロック目でData I/Oに入れられたライト・データがメモリ・セルに書き込まれる（符号４）。
以下同様の読み出しと書き込みが繰り返される動作を図１は示しているが、Data I/Oはバースト時だけデータが連続して使われているものの、読み出しと書き込み間の切り替えでデータが途切れている。１組の読み出しと書き込み（シングル・ライト）に要する一サイクルは２１クロックかかるが、Data I/Oは９クロック分しか使われていない。したがって、このData I/Oの使用率は43% (9/21)にしかならない。よって、サイクルのData I/O上の平均のデータ・レートも理論的な最大値の43%になってしまう。この様に通常のＰＳＲＡＭでは、シングル・ライト・モードを含む読み出しと書き込みの動作において、大幅なデータ・レートの低下を生じさせる。
関連する先行技術文献として、例えば、日本国の特許第3362775号公報がある。この公報には、DRAMのデータ転送レートを改善するための技術が開示されている。しかし、この公報に開示される発明は、読み出しと書き込みが同一のバースト長でロウ・アドレスが変化する場合におけるバースト・アクセスを対象としており、シングル・ライトを含む多様なアクセス・サイクルにおけるサイクル時間およびデータ・レートを改善可能とするものではない。
特許第3362775号公報
本発明の目的は、シングル・ライト可能なメモリにおいて、アクセス・サイクル時間の短縮化およびデータ入出力（I/O）におけるデータ・レートの向上を図ることである。
本発明の目的は、シングル・ライト・モードを含むメモリ・アクセスの高速化を図ることである。
本発明は、メモリ・セル・アレイを備え、アドレス入力とデータ入出力に接続するメモリの制御方法であって、アドレス入力からリード・アドレスを受け取るステップと、アドレス入力からライト・アドレスを受け取るステップと、ライト・アドレスに書き込むシングル・ライト・データをデータ入出力からラッチするステップと、リード・アドレスに対応するメモリ・セルを活性化するステップと、活性化されているメモリ・セルからリード・データをデータ入出力へ出力するステップと、リード・データをデータ入出力へ出力する間にライト・アドレスに対応するメモリ・セルを活性化するステップと、ライト・アドレスに対応する活性化されているメモリ・セルにラッチされたシングル・ライト・データを書き込むステップを含む制御方法である。
本発明は、メモリ・セル・アレイを備え、アドレス入力とデータ入出力に接続するメモリの制御方法であって、アドレス入力からライト・アドレスを受け取るステップと、ライト・アドレスに書き込むシングル・ライト・データをデータ入出力からラッチするステップと、アドレス入力からリード・アドレスを受け取るステップと、リード・アドレスに対応するメモリ・セルを活性化するステップと、活性化されているメモリ・セルからリード・データをデータ入出力へ出力するステップと、リード・データをデータ入出力へ出力する間にライト・アドレスに対応するメモリ・セルを活性化するステップと、ライト・アドレスに対応する活性化されているメモリ・セルにラッチされたシングル・ライト・データを書き込むステップを含む制御方法である。
本発明は、メモリ・セル・アレイを備え、アドレス入力とデータ入出力に接続するメモリの制御方法であって、アドレス入力から第一のライト・アドレスを受け取るステップと、第一のライト・アドレスにライトする第一のシングル・ライト・データをデータ入出力からラッチするステップと、第一のライト・アドレスに対応するメモリ・セルを活性化するステップと、アドレス入力から第二のライト・アドレスを受け取るステップと、第二のライト・アドレスにライトする第二のシングル・ライト・データをデータ入出力からラッチするステップと、第一のライト・アドレスに対応する活性化されているメモリ・セルにラッチされた第一のシングル・ライト・データを書き込むステップと、第二のライト・アドレスに対応するメモリ・セルを活性化するステップと、第二のライト・アドレスに対応する活性化されているメモリ・セルにラッチされた第二のシングル・ライト・データを書き込むステップを含む制御方法である。
本発明は、メモリ・セル・アレイを備え、アドレス入力とコマンド入力とデータ入出力に接続するメモリ・システムであって、アドレス入力から入力されるリード・アドレスおよびライト・アドレスをラッチするラッチ回路と、ラッチ回路にラッチされたリード・アドレスおよびライト・アドレスのいずれか一方をアクセス・アドレスとして選択するアドレス選択回路と、メモリ・セル・アレイからリードされるリード・データをラッチするリード・ラッチ回路と、データ入出力から入力されるライト・データをラッチするライト・ラッチ回路と、コマンド入力から入力されるコマンドを受けてアドレス選択回路が選択するアクセス・アドレスを制御する制御回路であって、選択されたアクセス・アドレスに対応するメモリ・セルを活性化させ、さらに選択されたアクセス・アドレスがライト・アドレスである場合ライト・ラッチ回路がラッチしたライト・データを活性化されているメモリ・セルへ書き込むタイミングを制御するための制御回路を備えるメモリ・システムである。
本発明によれば、メモリにおいて、リード・アクセス後に速やかにシングル・ライト・アクセスをおこなうことができるので、シングル・ライトを含むアクセス・サイクル時間を短くすることができ、かつデータ入出力のデータ・レートを向上させることができる。
本発明によれば、メモリにおいて、シングル・ライト・アクセス後に速やかにリード・アクセスをおこなうことができるので、シングル・ライトを含むアクセス・サイクルの時間を短くすることができ、かつデータ入出力のデータ・レートを向上させることができる。
本発明によれば、メモリにおいて、シングル・ライト・アクセスを短い間隔で繰り返すことができるので、シングル・ライトを含むアクセス・サイクルの時間を短くすることができ、かつデータ入出力のデータ・レートを向上させることができる。
本発明によれば、シングル・ライト・アクセスを含むあらゆるアクセス・モードにおいて、メモリのアクセス動作を高速化することができる。
本発明のメモリの制御方法およびメモリ・システムについて、図面を参照しながら説明する。以下の説明では、本発明の内容をより明確にするために、必要に応じて従来技術の例（図面）を参照して、比較しながら説明する。図１のデータ・レート（Data I/Oの使用率）が低い原因として、読み出し（CMD-R）および書き込み(CMD-W)がともにその前の動作が完了してから、開始していることが挙げられる。さらに、リード・レイテンシ（ 5クロック）とライト・レイテンシ（4クロック）がともに長いことも原因として挙げられる。プリフェッチ方式では、ＡＴＣは短いので、メモリ・アレイの動作（活性化）は短時間で終了してしまう。したがって、バースト・リード中はデータがプリフェッチされたラッチ回路とオフチップドライバ (Off Chip Driver: OCD))しか動いてない。また読み出しと書き込みのＡＴＣは、お互いにその前の動作が終了してからそれぞれの動作が始まっているので、その２つのATC（例えば、ATC-R1とATC-W1）は時間的に離れている。
しかし、読み出しと書き込みの動作のＡＴＣが重ならなければ、両者の動作の一部がオーバーラップ（同時並行動作）してもかまわない。特にバースト・リード中に書き込みのＡＴＣが来ても、これらは同時並行動作が可能である。したがって、書き込みのATCがその前のバースト・リード中に来るように、書き込みの動作の開始を早めて、その２つの動作（R&W）をオーバーラップさせることが可能である。しかし、ただ単に書き込みのＣＭＤを早めに取り込んでも、その次の読み出しのATCを重ならないようにしてしまうと、Data I/Oは空き時間が長くなってしまい、高速化（データ・レートの向上）には至らない。
次に、レイテンシについてであるが、読み出しの時はコマンド入力後にアドレスバスが動作して、アドレスがデコードされて、アレイのアクセス動作（活性化）後、データは読み出される。そのため、ＣＭＤからData I/Oに最初のデータが現れるまでの時間が読み出しのレイテンシであり、これを短くすることは非常に困難である。書込みの時にもアレイが動作を始めて、ビットスイッチがオンになるまでの時間は、読み出しと同じ時間がかかる。そのため、通常書き込みのレイテンシは丁度そのビットスイッチをオンに出来るタイミングに間に合うよう選ばれている。逆に言えば、書き込みのレイテンシは、そのビットスイッチ・オンのタイミングより遅くては絶対にだめであるが、それより早いタイミングでデータを取り込んでラッチしておくことは可能である。そして、メモリ・セルへのデータの書き込みはアレイ動作がそのビットスイッチ・オンのタイミングになった時に行うことにより、データの挿入を前にしてレイテンシを短くすることができる。以上が、本発明者が新たに見出した知見であり、この知見に基づき本発明のメモリ制御方法およびメモリ・システムは新たに創作された。以下にさらに本発明の詳細について説明する。
図２は本発明のメモリ・システムの構成を示すブロック図である。各ブロックについて以下に説明する。
ADRBはアドレス・バッファ (Address Buffer)であり、アドレス入力信号（ADR）を受けて、入力されたアドレスをRALTHまたはWALTHに出力する。
RALTHは、リード・アドレス・ラッチ(Read Address Latch)であり、リード・コマンド（RCMD）を受けて、ADRBからのリード・アドレスをラッチする。さらにRALTH は、ACTLからRASLT信号を受けて、実際にアクセスするアドレスをACOMSELに出力する。
WALTHはライト・アドレス・ラッチ (Write Address Latch)であり、ライト・コマンド（WCMD）を受けて、ADRBからのライト・アドレスをラッチする。さらに、WALTHはACTLからWASLT信号を受けて、実際にアクセスするアドレスをACMSELに出力する。
ACOMSELは、アドレス・コンパレータ＆セレクタ (Address Comparator & Selector)であり、ACTLからWASLT信号を受けて、読み出しか書き込みかを判断し、RALTHまたはWALTHからのどちらかのアドレスを実際にアクセスするアドレス（ACADR：Access Address）として、メモリ・アレイのCDEC(Column Address Decoder)およびRDEC (Row Address Decoder)に出力する。またACOMSELは、ライト・コマンド（WCMD）後すぐにリード・コマンド（RCMD）が来た場合、書き込みアドレスと読み出しアドレスを比較し、書き込みアドレスが読み出しアドレスに含まれている場合、書き込みアドレスが読み出しアドレスに含まれている事を示す信号と、その一致アドレスがバースト読み出しの何番目かのクロックであるかを示す複数ビットのバイナリー信号の合計の信号としてMATCH信号をDSELに送る。
ATGは、アレイ・タイミング・ジェネレータ (Array Timing Generator) であり、ACTLからのASTRT(Access Start)信号を受けて、メモリ・アレイへのアクセスを開始し、選択されたワード線の活性化、センスアンプの駆動、プリチャージ等の一連のメモリ・アレイのタイミング制御信号を発生する。さらに、ATGは、ACTLへアクセス・エンド（AEND）信号（アレイのアクセス開始でロウ、その完了でハイ）を送る。
CMDDEC はコマンド・デコーダ(Command Decoder)であり、ライト・イネーブル（WE）信号とコマンド入力（CMD）信号を受けて、リード・コマンド（RCMD）またはライト・コマンド（WCMD）信号を出力する。
ACTLはアレイ・コントローラ (Array Controller)であり、RCMD信号またはWCMD信号を受けて、ATGからのAEND信号がハイであればただちにASTRTをATGへ出力する。ACTLは、AENDがロウであればこれがハイに戻るまで待ってから、ASTRTをATGに送る。ACTLは、読み出しか書き込みかによって、アドレス選択信号（RASLTかWASLT）の一方をRALTHかWALTHにASTRT信号と同じタイミングで送り、アクセスするアドレスを決定する。書き込みではそのASTRT信号の発生後、適切なタイミングでライト・ドライバ・イネーブル(Write Driver Enable: WDRE)信号をDWBUFに送り、メモリ・セルへのデータの書き込みを開始させる。
CLKB はクロック・バッファ(Clock Buffer)であり、受け取ったクロック信号（CLK）をWLCNT、CMDDECおよびRLCNTへ送る。
RLCNTはリード・レイテンシ・カウンタ(Read Latency Counter)であり、RCMDを受けて読み出し時のレイテンシ・クロック数をカウントする。そして、RLCNTは所定のタイミング（カウント数）になったらバーストワード数分のクロック（BCLK：Burst Clock)をPFLTHに送り、バーストモードによる読み出しを駆動する。
WLCNTはライト・レイテンシ・カウンタ (Write Latency Counter)で、 WCMDを受けて書き込み時のレイテンシ・クロック数をカウントする。そして、WLCNTは所定のタイミング（カウント数）になったらSDCLK(Single Data Clock)信号をDINLTHに送り、RCVDRに入力されたライト・データをDINLTHにラッチさせる。
PFLTHはプリフェッチ・ラッチ (Prefetch Latch)であり、 バーストワード数分のリード・データを一度にラッチし、RLCNTからのBCLK信号を受けて、データを順次RCVDRに送る。
RCVDRはデータ・レシーバ＆ドライバ (Data Receiver and Driver)であり、Data入力および出力信号（Data I/O）からライト・データを受け取り、メモリ・セルからのリード・データをData I/Oに出力する。
DINLTHは、データ・インプット・ラッチ (Data Input Latch)であり、RCVDRからライト・データを受け取り、DWBUFおよびDSELに送る。
DSELはデータ・セレクタ (Data Selector)であり、通常はPFLTHからのデータをそのままRCVDRに送るが、ACOMSELからMATCH信号が来ている場合は、MATCH信号で指定されたバースト・クロックのリード・データのみをDINLTHにラッチされたライト・データに置き換える。
DWBUFは、データ・ライト・バッファ(Data Write Buffer)であり、DINLTHからライト・データをラッチして、メモリ・セルへ書き込むためのドライバとしての機能を持つ。
次に本発明のメモリの制御方法について説明する。
（A）リード・データがData I/Oに出る前に書込みを行う場合
この動作モードは主に複数のプロセッサーが共通のメモリをアクセスする場合に発生する。読み書き動作の概要を図３に示す。図３中のATC、Data I/Oなどの意味は先に説明した図１の場合と同様であるので、ここにそのまま引用する。読み出しは、図１の従来技術と同じタイミングである。すなわち、CMD-RからATC開始に至る時間および読み出しのレイテンシ（５クロック）は図１の場合と同じである。CMD-WはCMD-Rから２クロック目に入れ、データの挿入のタイミングも前にして、レイテンシを１クロックで入れている（符号１０）。しかし、CMD-Wは早く入っても、そのATC-Wは前のCMD-RのATC-Rが終了するまで待機させる。早めに挿入したシングル・ライト（一ワード）データもラッチしておき、書き込みのATC-Wまで待って適切なタイミングでセルに書き込まれる（符号１２）。
この動作モードは、読み出しと書き込みのATC間を重ならないように最短にする（連続させる）こと、書き込みのレイテンシを前に持ってくること、さらに読み出しのレイテンシは短く出来ないことを利用して、最初のリード・データがData I/Oに現れる前にライト・データをData I/Oから取り込むこと等をおこなっている。図３に示す様に１組の読み出しと書き込み（例えばCMD-R1とCMD-W1）の一サイクルは、図１の従来技術の２１クロックから１１クロックに短縮されている。このサイクル時間内で、Data I/Oは９クロック使われており、その利用率は82% (9/11)であり、図１の従来技術の43% (9/21)に対して２倍近くデータ・レートが向上している。図３の例では、オフチップドライバ（ＯＣＤ）が読み出しと書き込みの間で、ドライバとレシーバの変更により、リード・データとライト・データが衝突しないように、意図的に一クロック分空けてある。しかし、メモリ外部でプルアップしたオープンドレイン方式等であれば、この一クロックは不要である。その結果、Data I/Oの利用率は100%となり、実質のデータ・レートを理論的な最大値まで上げることができる。
図４に、図２のメモリ・システムを使った場合の動作タイミングを示す。最初のCLK信号でCMD信号がロウ、WE信号がハイであるので、CMDDECは読み出しと認識して、RCMD信号（ハイ）を出し、そのリード・アドレスをRALTHにラッチさせる。ACTLは、RCMD信号（ハイ）を受けて、アドレス回路の遅延後、AEND信号がハイなので直ちにRASLT信号(ハイ）とASTRT信号(ハイ）を出す。これにより、メモリ・アレイのリード・アドレスへのアクセスが開始する。ATGはメモリ・アレイ内の一連の動作のタイミング制御を行い、バースト・ワード長分のデータをPFLTHにラッチする。RLCNTはRCMD信号（ハイ）からのクロック数を数えて、リード・レイテンシ後に最初のデータがData I/O に出るようにBCLK信号をPFLTHに送る。BCLK信号はバーストワード長分のクロック数（ここでは８クロック）を含み、PFLTHからData I/Oにバースト・リード・データを出力させる。
一方、３番目のCLK信号でWE信号とCMD信号がロウになるので、CMDDECは書き込みと認識して、WCMD信号（ハイ）を出し、そのライト・アドレスをWALTHにラッチする。ここで、読み出しと同様にメモリ・アレイへのアクセスを開始しようとする。しかし、前の読み出しのためにメモリ・アレイが活性化中で、AEND信号がこの時点ではロウなので、リード・アクセスの開始はホールドされる。AEND信号がハイに戻ると、直ちにASTRT信号（ハイ）とWASLT信号（ハイ）が出て、メモリ・アレイへのライト・アクセスが開始される。WCMD信号（ハイ）を受けて、WLCNTはシングル・ライト・データをData I/Oから取り込み、SDCLK信号（ハイ）でDINLTHにラッチする。ラッチされたシングル・ライト・データはACTLからのWDRE信号（ハイ）で、メモリ・アレイに書き込まれる。
（B）バースト・リード・データの出力が終了するまで書き込みを待つ場合
図３、４では、リード・レイテンシ中にシングル・ライト動作を挿入し、実質的に読み出し、書き込みの繰り返しの場合でのデータ・レートの向上を示した。これはリード・データが出る前に書き込みを行うが、これは複数のプロセッサーが共通のメモリをアクセスする場合に有効である。一方、単一のプロセッサーでは、バースト・リードの終了後に書き込みが来る場合が多い。本発明はこの動作モードにも対応できる。
図５は従来の動作タイミングを示す図１と同じであるが、比較のために再度示す。バーストの読み出し後にライト・コマンド（CMD-R）が来て、この読み出しと書き込みの繰り返しのサイクル時間（図５のCMD-W1からCMD-W2まで）は２１クロック必要である。図６に本発明に基づく動作タイミングの概要を示す。最初のバースト読み出し（CMD-R1）の終了後に、シングル・ライトのライト・コマンド（CMD-W1）が入る。そして、ライト・データは直ぐにDINLTHに取り込まれる。しかし、本開示ではデータ・レートを向上させるために、その次のクロックでリード・コマンド（CMD-R2）を入れる。この様にライト・コマンドのすぐ後、例えば一クロック目に読み出しが来た時には、メモリ・アレイの活性化を逆転させ、読み出しのためのメモリ・アレイの活性化（ATC-R2）を先におこなう。書き込みのメモリ・アレイの活性化（ATC-W1）は、読み出しのメモリ・アレイの活性化（ATC-R2）が終了してから行う。このようにする事で、書き込みのアレイの活性化は、バースト・リード中に行われるため、読み出しと書き込みの繰り返しのサイクル時間（図６では例えばCMD-W1からCMD-W2までの時間）は１４クロックに短縮される。図５の従来技術に比べて約33%のデータ・レートの向上となる。
この動作モードは図２の構成により実行可能である。ただし、ACTLに、ライト・コマンド後の所定期間内（例えば一クロック以内）にリード・コマンドが来た場合、書き込みをホールドして、読み出しを優先させる機能を持たせる必要がある。すなわち、ACTLはRASLT信号を先にハイにして、アレイを活性化して、リード・アドレスで読み出しを行わせる。その終了後、ACTLはATGからAEND信号（ハイ）を受け取ったら、WASLT信号をハイにして書き込みのアレイ・アクセスを開始させる。
図７に図２のメモリ・システムを使った場合の動作タイミングを示す。最初のCLKでCMDがロウ、WEがロウであるので、CMDDECは書き込みと認識して、WCMD信号（ハイ）を出して、ライト・アドレスをWALTHにラッチする。また、SDCLK信号（ハイ）により、シングル・ライト・データもData I/OからDINLTHにラッチする。２番目のCLKでCMDがロウ、WEがハイなので、CMDDECは読み出しと認識して、RCMD信号（ハイ）によってリード・アドレスをRALTHにラッチする。同時に、ACTLは読み出しを優先させて、AEND信号がハイなので直ちにRASLT信号（ハイ）とASTRT信号（ハイ）を出す。そして、メモリ・アレイのリード・アドレスへのアクセスが開始する。ATGはメモリ・アレイ内の一連の動作のタイミング信号の制御を行い、バーストワード長分のリード・データをPFLTHにラッチする。RLCNTはＣＭＤからのクロック数を数えて、リード・レイテンシ後に最初のデータがData I/O に出るように、BCLK信号をPFLTHに送る。BCLK信号はバーストワード長分のクロック数（ここでは８クロック）からなり、PFLTHからData I/Oにバースト・リード・データを出力する。
リード・アクセスが終了すると、AEND信号（ハイ）がACTLに入る。ACTLは次のアレイ・アクセスの開始が出来ると判断し、WASLT信号（ハイ）とASTRT信号（ハイ）を出して、ホールドしていた書き込みのアレイ・アクセスを開始する。WDRE信号（ハイ）をDWBUFに送り、ラッチされていたライト・データをアレイへ書き込む。書き込みアレイの活性化（ATC for Write）はバースト・リード中に並行して行われるので、書き込みと読み出しの一サイクル時間に新たに付加する必要はない。
図６に示すように、書き込みの後すぐに読み出しになる時にはアレイの動作は読み出しが先になる。そのため、もしライト・アドレスがリード・アドレスの一部に一致する場合、リード・データは書きこみ前のデータとなってしまう。この場合、データを書き込んだ後すぐに読んだとしても、先に書かれたデータが出てくるのが当然とする一般的なメモリに要求される動作から逸脱する。これを防ぐ手法として、書き込んだデータはラッチされているので、読み出し時にアドレスの比較をおこなって、一致したアドレスについては、アレイからではなくそのラッチ・データから得てリード・データとする手法を用いる。
この動作を図２のメモリ・システム構成を用いて、読み出しが8ワードのバーストの例で説明する。読み出しが書き込みの直ぐ後に来た場合には、ACOMSELは読み出しの8ワードのアドレスの中にその前の書き込みアドレスが入っているかを調べる（比較する）。ACOMSELは、ライト・アドレスがリード・アドレスに含まれている事を示す信号と、その一致アドレスが8ワードのバースト・リードの何番目のクロックであるかを示す3ビットの信号の合計4ビットの信号からなるMATCH信号をDSELに送る。DSELにおいて、PFLTHからの8ワードのリード・データ中のMATCH信号で指定されたバースト番目のデータのみがDINLTHからのラッチ・データに置き換えて、それ以外はPFLTHからのデータをそのままRCVDRへ出力する。ライト・データは、図７に示されている様に、ライト・アドレスでのアレイの活性化後、バースト・リード中にDINLTHからDWBUFを介してメモリ・アレイに書き込まれる。
（C）シングル・ライトの繰り返しの場合
図８に従来の典型的PSRAMの連続したシングル・ライトの動作タイミングの概要を示す。図９に本発明による連続したシングル・ライトの動作タイミングの概要を示す。図９のライト・コマンド（CMD-W）からアレイの活性化（ATC-W）までの時間は、図８の従来の場合と同じである。一方。図９では、図３と同様に、ライト・レイテンシが１クロックに変更されている。また、各コマンド（CMD-W）のATC-Wが重ならないように最短にする（連続させる）ことにより、２つのコマンド間の一サイクルを従来の７クロックから３クロックに短縮でき、データ・レートも２倍以上向上している。
図１０に、図２の構成を用いた場合の動作タイミングを示す。最初のCLKでCMD信号がロウ、WE信号がロウであるので、CMDDECは書き込みと認識して、WCMD信号（ハイ）を出し、ライト・アドレスをWALTHにラッチする。WLCNTはWCMD信号（ハイ）を受けて、SDCLK信号（ハイ）をDINLTHに送る。そして、ライト・レイテンシ後のデータはData I/Oから取り込まれてDINLTHにラッチされる。ACTLはWCMD信号（ハイ）を受けて、アドレス回路の遅延後、AENDがハイなので直ちにWASLT信号（ハイ）とASTRT信号（ハイ）を出して、メモリ・アレイのライト・アドレスへのアクセスを開始する。DINLTHにラッチされたライト・データはACTLからのWDRE信号（ハイ）でメモリ・アレイに書き込まれる。
本発明について、上述した実施形態では、主にDRAMをベースとするPSRAMを例にとり説明したが、本発明はこれに限定されるものではなく、他の半導体メモリを含むメモリ・セル・アレイ構造を有するあらゆるメモリ・システムについて適用可能である。その際、本発明で言う「メモリ・アレイ（セル）の活性化」は、アクセスするアドレスのメモリ・アレイ（セル）を読み書き可能な状態にすることを意味する。
従来の典型的な同期方式ＰＳＲＡＭの読み書き動作の概要を示す図である。 本発明のメモリ・システムの構成を示すブロック図である。 本発明の読み書き動作のタイミングの概要を示す図である。 図２のシステムを用いた、図３の本発明の読み書き動作のタイミングを示す図である。 従来の典型的な同期方式ＰＳＲＡＭの読み書き動作の概要を示す図である。 本発明の読み書き動作のタイミングの概要を示す図である 図２のシステムを用いた、図６の本発明の読み書き動作のタイミングを示す図である。 従来のシングル・ライト動作の概要を示す図である。 本発明のシングル・ライト動作のタイミングの概要を示す図である 図２のシステムを用いた、図９の本発明の読み書き動作のタイミングを示す図である。
符号の説明
２：Data I/Oへのバースト・リード・データの読み出し
４、１２：メモリ・セルへのシングル・ライト・データの書き込み
１０：Data I/Oからのシングル・ライト・データのラッチ


Claims (22)

  1. メモリ・セル・アレイを備え、アドレス入力とデータ入出力に接続するメモリの制御方法であって、
    アドレス入力からリード・アドレスを受け取るステップと、
    アドレス入力からライト・アドレスを受け取るステップと、
    前記ライト・アドレスに書き込むシングル・ライト・データをデータ入出力からラッチするステップと、
    前記リード・アドレスに対応するメモリ・セルを活性化するステップと、
    前記活性化されているメモリ・セルからリード・データを前記データ入出力へ出力するステップと、
    前記リード・データを前記データ入出力へ出力する間に、前記ライト・アドレスに対応するメモリ・セルを活性化するステップと、
    前記ライト・アドレスに対応する活性化されているメモリ・セルに、前記ラッチされたシングル・ライト・データを書き込むステップと、を含む制御方法。
  2. 前記ライト・アドレスに対応するメモリ・セルを活性化するステップは、前記リード・アドレスに対応するメモリ・セルの活性化に連続するように開始することを特徴とする、請求項１の制御方法。
  3. 前記リード・データはバースト・リード・データであり、前記活性化されているメモリ・セルからリード・データを前記データ入出力へ出力するステップは、
    前記活性化されているメモリ・セルからリード・データをプリフェッチするステップと、
    前記プリフェッチされたリード・データを前記データ入出力へ出力するステップと、
    を含むことを特徴とする、請求項１の制御方法。
  4. メモリ・セル・アレイを備え、アドレス入力とデータ入出力に接続するメモリの制御方法であって、
    前記アドレス入力からライト・アドレスを受け取るステップと、
    前記ライト・アドレスに書き込むシングル・ライト・データを前記データ入出力からラッチするステップと、
    前記アドレス入力からリード・アドレスを受け取るステップと、
    前記リード・アドレスに対応するメモリ・セルを活性化するステップと、
    前記活性化されているメモリ・セルからリード・データを前記データ入出力へ出力するステップと、
    前記リード・データを前記データ入出力へ出力する間に、前記ライト・アドレスに対応するメモリ・セルを活性化するステップと、
    前記ライト・アドレスに対応する活性化されているメモリ・セルに、前記ラッチされたシングル・ライト・データを書き込むステップと、を含む制御方法。
  5. 前記ライト・アドレスに対応するメモリ・セルを活性化するステップは、前記リード・アドレスに対応するメモリ・セルの活性化に連続するように開始することを特徴とする、請求項４の制御方法。
  6. 前記リード・データはバースト・リード・データであり、前記活性化されているメモリ・セルからリード・データを前記データ入出力へ出力するステップは、
    前記活性化されているメモリ・セルからリード・データをプリフェッチするステップと、
    前記プリフェッチされたリード・データを前記データ入出力へ出力するステップと、
    を含むことを特徴とする、請求項４の制御方法。
  7. さらに、前記ライト・アドレスと前記リード・アドレスを比較するステップと、
    前記ライト・アドレスが前記リード・アドレスの一部と一致する場合、前記リード・データ中の前記一致するアドレスのリード・データを前記ラッチされたシングル・ライト・データで置き換えるステップと、
    を含むことを特徴とする、請求項４の制御方法。
  8. さらに、前記ライト・アドレスと前記リード・アドレスを比較するステップと、
    前記ライト・アドレスが前記リード・アドレスの一部と一致する場合、前記プリフェッチされたバースト・リード・データ中の前記一致するアドレスのリード・データを前記ラッチされたシングル・ライト・データで置き換えるステップと、
    を含むことを特徴とする、請求項６の制御方法。
  9. メモリ・セル・アレイを備え、アドレス入力とデータ入出力に接続するメモリの制御方法であって、
    前記アドレス入力から第一のライト・アドレスを受け取るステップと、
    前記第一のライト・アドレスにライトする第一のシングル・ライト・データを前記データ入出力からラッチするステップと、
    前記第一のライト・アドレスに対応するメモリ・セルを活性化するステップと、
    前記アドレス入力から第二のライト・アドレスを受け取るステップと、
    前記第二のライト・アドレスにライトする第二のシングル・ライト・データを前記データ入出力からラッチするステップと、
    前記第一のライト・アドレスに対応する活性化されているメモリ・セルに、前記ラッチされた第一のシングル・ライト・データを書き込むステップと、
    前記第二のライト・アドレスに対応するメモリ・セルを活性化するステップと、
    前記第二のライト・アドレスに対応する活性化されているメモリ・セルに、前記ラッチされた第二のシングル・ライト・データを書き込むステップと、を含む制御方法。
  10. さらに、前記第二のライト・アドレスに対応するメモリ・セル活性化するステップと前記第二のシングル・ライト・データを書き込むステップの間に、
    前記アドレス入力から第三のライト・アドレスを受け取るステップと、
    前記第三のライト・アドレスにライトする第三のシングル・ライト・データを前記データ入出力からラッチするステップと、を含むことを特徴とする、請求項９の制御方法。
  11. 前記第二のライト・アドレスに対応するメモリ・セルを活性化するステップは、前記第一のライト・アドレスに対応するメモリ・セルの活性化に連続するように開始することを特徴とする、請求項９または１０の制御方法。
  12. メモリ・セル・アレイを備え、アドレス入力とコマンド入力とデータ入出力に接続するメモリ・システムであって、
    アドレス入力から入力されるリード・アドレスおよびライト・アドレスをラッチするラッチ回路と、
    ラッチ回路にラッチされたリード・アドレスおよびライト・アドレスのいずれか一方をアクセス・アドレスとして選択するアドレス選択回路と、
    メモリ・セル・アレイからリードされるリード・データをラッチするリード・ラッチ回路と、
    データ入出力から入力されるライト・データをラッチするライト・ラッチ回路と、
    コマンド入力から入力されるコマンドを受けて、アドレス選択回路が選択するアクセス・アドレスを制御する制御回路であって、選択されたアクセス・アドレスに対応するメモリ・セルを活性化させ、さらに前記選択されたアクセス・アドレスがライト・アドレスである場合、ライト・ラッチ回路がラッチしたライト・データを活性化されているメモリ・セルへ書き込むタイミングを制御するための制御回路と、
    を備えるメモリ・システム。
  13. さらに、前記制御回路による制御下で、前記アドレス選択回路が選択したアクセス・アドレスに対応するメモリ・セルを活性化するためのタイミングを制御するタイミング回路を含むことを特徴とする、請求項１２のメモリ・システム。
  14. 前記アドレス選択回路は、前記ラッチされたライト・アドレスとリード・アドレスを比較し、ライト・アドレスがリード・アドレスの一部と一致する場合、一致信号を出力することを特徴とする、請求項１２のメモリ・システム。
  15. さらに、前記アドレス選択回路からの一致信号を受けて、前記リード・ラッチ回路から出力されるリード・データ中の前記ライト・アドレスと一致するアドレスのリード・データを前記ライト・ラッチ回路にラッチされたライト・データで置き換えるためのデータ選択回路を含むことを特徴とする、請求項１４のメモリ・システム。
  16. 前記リード・データはバースト・リード・データであり、前記ライト・データはシングル・ライト・データであることを特徴とする、請求項１５のメモリ・システム。
  17. さらに、外部からのクロック信号と前記コマンド入力から入力されるリード・コマンドを受けて、前記リード・ラッチ回路がメモリ・セルからリード・データをラッチするタイミングと、当該ラッチされたリード・データを前記データ入出力へ向けて出力するタイミングを制御するためのリード・カウンタを含むことを特徴とする、請求項１２のメモリ・システム。
  18. さらに、外部からのクロック信号と前記コマンド入力から入力されるライト・コマンドを受けて、前記ライト・ラッチ回路が前記データ入出力からライト・データをラッチするタイミングを制御するためのライト・カウンタを含むことを特徴とする、請求項１２のメモリ・システム。
  19. さらに、前記ライト・ラッチ回路からライト・データを受け取り、前記制御回路による制御下で、当該受け取ったライト・データを前記活性化されたメモリ・セルに書き込むためのライト・ドライバを含むことを特徴とする、請求項１２のメモリ・システム。
  20. 前記ラッチ回路は、
    前記コマンド入力から入力されるリード・コマンドを受けて、前記アドレス入力から入力されるリード・アドレスをラッチするリード・ラッチ回路と、
    前記コマンド入力から入力されるライト・コマンドを受けて、前記アドレス入力から入力されるライト・アドレスをラッチするライト・ラッチ回路と、
    を含むことを特徴とする、請求項１２のメモリ・システム。
  21. 前記制御回路は、前記コマンド入力からライト・コマンドを受けてから予め決められた期間内にリード・コマンドを受けた場合、前記アドレス選択回路に、アクセス・アドレスとしてリード・アドレスを優先して選択させることを特徴とする、請求項１２のメモリ・システム。
  22. 前記制御回路は、前記コマンド入力からリード・コマンドを受けてから予め決められた期間内にライト・コマンドを受けた場合、リード・アドレスに対応するメモリ・セルの活性化に連続してライト・アドレスに対応するメモリ・セルの活性化が実行されるように、前記アドレス選択回路と前記タイミング回路を制御することを特徴とする、請求項１３のメモリ・システム。
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