KR20020058412A - A method for forming capacitor in semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중캐패시터 형성 공정에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a capacitor forming process in a semiconductor device manufacturing process.
반도체 메모리 소자의 고집적화에 따라 동일 레이아웃 면적에서 보다 큰 캐패시턴스를 확보하기 위한 노력이 계속되고 있다.As semiconductor memory devices become more integrated, efforts have been made to secure larger capacitances in the same layout area.
캐패시터의 캐패시턴스는 유전율(ε) 및 전극의 유효 표면적에 비례하고, 전극간 거리에 반비례하기 때문에, 종래에는 주로 캐패시터 하부전극의 표면적을 확보하거나 유전체의 박막화로 전극간 거리를 최소화하는 방향으로 많은 연구가 진행되어 왔다. 그러나, 이 중 유전체의 박막화는 누설전류 증가를 수반하는 문제점이 있으며, 이에 따라 캐패시터 구조를 플라나 스택(Planar stack), 콘케이브(Concave), 실린더(cylinder)와 같은 3차원 구조로 형성하여 캐패시터의 유효 표면적을 증대시키는 방법을 주로 사용하여 왔다.Since the capacitance of the capacitor is proportional to the dielectric constant (ε) and the effective surface area of the electrode, and is inversely proportional to the distance between the electrodes, conventionally, many studies have been conducted mainly to secure the surface area of the capacitor lower electrode or to minimize the distance between electrodes by thinning the dielectric. Has been going on. However, thinning of the dielectric has a problem of increasing leakage current. Accordingly, the capacitor structure is formed into a three-dimensional structure such as a planar stack, a concave, and a cylinder to form a capacitor. The method of increasing the effective surface area has been mainly used.
또한, 이러한 3차원 구조의 캐패시터의 적용과 함께 기존의 유전체 재료인 NO(nitride/oxide) 박막을 Ta205, BST, TaON, TaO 등의 고유전체 박막으로 대체하는 방향으로 개발이 진행되고 있다.In addition, with the application of the capacitor having a three-dimensional structure, development has been progressed to replace the NO (nitride / oxide) thin film, which is an existing dielectric material, with a high dielectric thin film such as Ta 2 0 5 , BST, TaON, TaO, and the like. .
그러나, 기존에 제안된 캐패시터는 유전체 박막의 종류와 관계 없이 하부전극(전하저장 전극)을 먼저 형성하고, 그 상부에 상부전극(플레이트 전극)을 덮는 구조로 형성되기 때문에 캐패시터 구조의 높이가 높은 경향이 있다.However, the conventionally proposed capacitor has a high tendency to have a high structure because the capacitor is formed to have a structure in which a lower electrode (charge storage electrode) is formed first and an upper electrode (plate electrode) is covered thereon regardless of the type of dielectric thin film. There is this.
이처럼 캐패시터 구조의 높이가 높으면 셀 영역과 주변회로 영역의 단차가 심화되어 후속 금속 콘택 공정시 마스크 공정을 어렵게 만들고, 층간절연막 식각 타겟을 증가시켜 공정 시간을 증가시키며, 금속 콘택 공정시 매립 특성을 확보하기어려운 문제점이 있었다.As the height of the capacitor structure increases, the step difference between the cell region and the peripheral circuit region is increased, making the mask process difficult in subsequent metal contact processes, increasing the process time by increasing the interlayer dielectric etching target, and securing the buried characteristics during the metal contact process. There was a difficult problem.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 특히 캐패시터 구조의 높이를 줄일 수 있는 반도체 소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and an object of the present invention is to provide a method of forming a capacitor of a semiconductor device, which can reduce the height of a capacitor structure.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 캐패시터 형성 공정도.1A to 1E are diagrams illustrating a capacitor forming process according to an embodiment of the present invention.
도 2는 본 발명에 따른 캐패시터의 레이아웃도.2 is a layout diagram of a capacitor according to the present invention;
도 3은 본 발명의 다른 실시예에 따라 형성된 캐패시터의 단면도.3 is a cross-sectional view of a capacitor formed in accordance with another embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
14 : 제1 플레이트 전극용 전도막14: conductive film for first plate electrode
16 : 제2 플레이트 전극용 전도막16: conductive film for second plate electrode
17 : 유전체 박막17: dielectric thin film
18 : 전하저장 전극용 전도막18: conductive film for charge storage electrode
상기의 기술적 과제를 달성하기 위한 본 발명의 특징적인 반도체 소자의 캐패시터 형성방법은, 반도체 기판 상에 소정의 도전 구조 및 절연 구조를 구비한 하부층을 형성하는 제1 단계; 상기 하부층의 상기 절연 구조를 선택 식각하여 전하저장 전극 콘택홀을 형성하는 제2 단계; 상기 전하저장 전극 콘택홀 내에 콘택 플러그를 형성하는 제3 단계; 상기 제3 단계를 마친 전체 구조 상부에 희생막을 형성하는 제4 단계; 전하저장 전극 형성 영역 주위의 상기 희생막을 일정 선폭만큼 선택 식각하여 홈을 형성하는 제5 단계; 상기 홈 내에 플레이트 전극용 전도막을 매립하는 제6 단계; 상기 전하저장 전극 형성 영역의 상기 희생막을 제거하는 제7 단계; 상기 노출된 상기 플레이트 전극용 전도막 측벽에 유전체 박막을 형성하는 제8 단계; 및 상기 전하저장 전극 형성 영역에 상기 콘택 플러그와 콘택되는 전하저장 전극용 전도막을 형성하는 제9 단계를 포함하여 이루어진다.According to another aspect of the present invention, there is provided a method of forming a capacitor of a semiconductor device, the method including: forming a lower layer having a predetermined conductive structure and an insulating structure on a semiconductor substrate; Selectively etching the insulating structure of the lower layer to form a charge storage electrode contact hole; Forming a contact plug in the charge storage electrode contact hole; A fourth step of forming a sacrificial layer on the entire structure of the third step; Forming a groove by selectively etching the sacrificial layer around the charge storage electrode formation region by a predetermined line width; A sixth step of embedding a conductive film for a plate electrode in the groove; A seventh step of removing the sacrificial layer of the charge storage electrode forming region; An eighth step of forming a dielectric thin film on the exposed sidewalls of the conductive film for plate electrodes; And a ninth step of forming a conductive film for a charge storage electrode in contact with the contact plug in the charge storage electrode formation region.
바람직하게, 본 발명은 상기 제7 단계 수행 후, 노출된 상기 플레이트 전극용 전도막 측벽에 보조 전도막을 형성하는 제10 단계를 더 포함하여 이루어진다.Preferably, the present invention further includes a tenth step of forming an auxiliary conductive film on the exposed sidewall of the conductive film for plate electrodes after performing the seventh step.
바람직하게, 상기 플레이트 전극용 전도막, 상기 보조 전도막, 상기 전하저장 전극용 전도막으로 각각 폴리실리콘막 또는 금속막을 사용한다.Preferably, a polysilicon film or a metal film is used as the conductive film for the plate electrode, the auxiliary conductive film, and the conductive film for the charge storage electrode, respectively.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.
첨부된 도면 도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 캐패시터 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.1A to 1E illustrate a capacitor forming process according to an embodiment of the present invention, which will be described below with reference to the drawings.
우선, 도 1a에 도시된 바와 같이 실리콘 기판(10) 상에 소정의 절연 구조 및 도전 구조를 가지는 하부층(11)을 형성한다. 하부층(11)에는 워드라인, 비트라인 및 다수의 층간절연막이 포함되며, 하부전극 콘택 마스크를 사용한 사진 공정 및 층간절연막 식각 공정을 통해 하부전극 콘택홀을 형성한다. 이어서, 전체 구조 상부에 폴리실리콘막을 증착하고, 이를 에치백하여 하부전극 콘택홀 내에 폴리실리콘 플러그(12)를 형성한다.First, as shown in FIG. 1A, a lower layer 11 having a predetermined insulating structure and a conductive structure is formed on the silicon substrate 10. The lower layer 11 includes a word line, a bit line, and a plurality of interlayer insulating layers, and forms a lower electrode contact hole through a photo process using a lower electrode contact mask and an interlayer insulating layer etching process. Subsequently, a polysilicon film is deposited on the entire structure and etched back to form a polysilicon plug 12 in the lower electrode contact hole.
다음으로, 도 1b에 도시된 바와 같이 전체 구조 상부에 희생산화막(13)을 증착하고, 플레이트 전극 마스크를 사용한 사진 공정 및 희생산화막(13) 식각 공정을 실시한다. 첨부된 도면 도 2는 본 발명에 따른 캐패시터의 레이아웃을 도시한 것으로, 전하저장 전극 콘택(300)에 오버랩 되는 전하저장 전극 영역(200)은 기존과 다르지 않으나, 플레이트 전극 영역(100)이 전하저장 전극 영역(200)을 둘러싸도록 되어 있다.Next, as illustrated in FIG. 1B, a sacrificial oxide film 13 is deposited on the entire structure, and a photo process using a plate electrode mask and an etching process of the sacrificial oxide film 13 are performed. 2 is a view illustrating a layout of a capacitor according to the present invention. The charge storage electrode region 200 overlapping with the charge storage electrode contact 300 is not different from the conventional one, but the plate electrode region 100 is charged storage. The electrode region 200 is enclosed.
이어서, 도 1c에 도시된 바와 같이 전체 구조 상부에 제1 플레이트 전극용 전도막(14)을 증착하고, 이를 에치백하여 단위 셀 별로 분리한 다음, 전체 구조 상부에 포토레지스트를 도포하고, 전하저장 전극 마스크(도 2 참조)를 사용한 사진 공정을 통해 포토레지스트 패턴(15)을 형성한 후, 포토레지스트 패턴(15)을 사용하여 노출된 희생산화막(13)을 선택적으로 식각한다.Subsequently, as shown in FIG. 1C, the conductive film 14 for the first plate electrode is deposited on the entire structure, etched back to separate the unit cells, and then the photoresist is applied on the entire structure. After the photoresist pattern 15 is formed through a photolithography process using an electrode mask (see FIG. 2), the exposed sacrificial oxide film 13 is selectively etched using the photoresist pattern 15.
다음으로, 도 1d에 도시된 바와 같이 포토레지스트 패턴(15)을 제거하고, 전체 구조 상부에 제2 플레이트 전극용 전도막(16) 및 유전체 박막(17)을 증착한 다음, 이들을 에치백하여 제2 플레이트 전극용 전도막(16) 및 유전체 박막(17)이 제1 플레이트 전극용 전도막(16)의 측벽에만 잔류하도록 한다.Next, as shown in FIG. 1D, the photoresist pattern 15 is removed, and the second film electrode conductive film 16 and the dielectric thin film 17 are deposited on the entire structure, and then etched back to remove the photoresist pattern 15. The conductive film 16 for the two plate electrodes and the dielectric thin film 17 remain only on the sidewalls of the conductive film 16 for the first plate electrode.
계속하여, 도 1e에 도시된 바와 같이 전체 구조 상부에 전하저장 전극용 전도막(18)을 증착하고, 이를 에치백하여 단위 셀 별로 분리시킨 다음, 전체 구조 상부에 층간절연막(19)을 증착한다.Subsequently, as shown in FIG. 1E, the conductive film 18 for the charge storage electrode is deposited on the entire structure, etched back to separate the unit cells, and then the interlayer insulating layer 19 is deposited on the entire structure. .
상기 실시예에서 제1 및 제2 플레이트 전극용 전도막(14, 16)으로 각각 폴리실리콘막, 금속막 중 어느 하나를 사용하며, 전하저장 전극용 전도막(18)으로도 역시 폴리실리콘막, 금속막 중 어느 하나를 사용할 수 있다.In the above embodiment, any one of the polysilicon film and the metal film is used as the conductive films 14 and 16 for the first and second plate electrodes, and the polysilicon film is also used as the conductive film 18 for the charge storage electrode. Any one of the metal films can be used.
첨부된 도면 도 3은 본 발명의 다른 실시예에 따라 형성된 캐패시터의 단면도로서, 동일 부분에 대해서는 상기 도 1a 내지 도 1e에서 사용된 도면 부호를 사용하였다.3 is a cross-sectional view of a capacitor formed according to another embodiment of the present invention, and the same reference numerals are used for the same parts.
본 발명의 다른 실시예에 따른 캐패시터 형성 공정은 상기 도 1d에 도시된 공정까지 진행한 다음, 전체 구조 표면을 따라 전하저장 전극용 전도막(18)을 증착하고, 이를 에치백하여 단위 셀 별로 분리시킨 다음, 전체 구조 상부에 층간절연막(19)을 증착하는 것이다.Capacitor forming process according to another embodiment of the present invention proceeds to the process shown in FIG. 1D, and then deposits a conductive film for charge storage electrode 18 along the entire structure surface, and etches it back to separate unit cells. After that, the interlayer insulating film 19 is deposited over the entire structure.
한편, 층간절연막(19)을 제1 층간절연막 및 제2 층간절연막으로 나누어 증착하되, 우선 갭필 특성이 우수한 제1 층간절연막을 증착하고 CMP 공정을 실시하여 평탄화를 이룬 다음, 전체 구조 상부에 제2 층간절연막을 증착함으로써 평탄도를 확보할 수 있다.Meanwhile, the interlayer insulating film 19 is divided into a first interlayer insulating film and a second interlayer insulating film, and is deposited. First, a first interlayer insulating film having excellent gap fill characteristics is deposited and a CMP process is performed to planarize the second interlayer insulating film 19. Flatness can be secured by depositing an interlayer insulating film.
상기와 같이 본 발명은 플레이트 전극을 전하저장 전극 형성 전에 먼저 형성하고, 전하저장 전극과 플레이트 전극을 수평으로 배치함으로써 기존의 플레이트 전극 두께 만큼 캐패시터 구조의 높이를 줄일 수 있으며, 이로 인하여 셀 영역과 주변회로 영역의 단차 완화는 물론, 후속 공정을 용이하게 진행할 수 있도록 한다.As described above, in the present invention, the plate electrode is first formed before the charge storage electrode is formed, and the height of the capacitor structure can be reduced by the thickness of the existing plate electrode by placing the charge storage electrode and the plate electrode horizontally, and thus the cell region and the periphery. This step eases the step of the circuit area and facilitates the subsequent process.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
전술한 본 발명은 캐패시터 구조의 높이를 감소시키는 효과가 있으며, 이로 인하여 셀 영역과 주변회로 영역의 단차를 완화하고 후속 금속배선 공정을 용이하게 만드는 효과를 기대할 수 있다.The present invention described above has the effect of reducing the height of the capacitor structure, and thus can be expected to reduce the step difference between the cell region and the peripheral circuit region and to facilitate the subsequent metallization process.
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