KR20020039737A - Method of manufacturing a semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 제조 공정중 비트 라인 및 스토러지 노드 콘택(storage node contact) 형성 기술에서, 비트 라인 스페이서(spacer) 물질로 유전율이 낮고 자연 산화막 제거 공정시 식각 속도가 느린 물질을 사용하여, 비트 라인 정전 용량(capacitance) 값을 줄이고, 스토러지 노드 콘택 플러그와 비트 라인 사이의 절연 특성을 향상시키고, 또한 후속 플러그 폴리 에치 백 공정을 도입하여 균일한 스토러지 노드 콘택 플러그를 형성할 수 있는 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and in particular, in a technology of forming bit line and storage node contacts during a semiconductor device manufacturing process, a low permittivity and a natural oxide film removing process using a bit line spacer material Materials with slower etch rates reduce bit line capacitance values, improve insulation between the storage node contact plugs and bit lines, and also introduce subsequent plug poly etch back processes to achieve uniform A method for manufacturing a semiconductor device capable of forming a luggage node contact plug.
일반적으로, 반도체 소자가 고집적화 되어 감에 따라 워드 라인, 비트 라인 등과 같은 도전성 패턴들은 그 간격이 점점 줄어들고 있고 있으며, 콘택 영역 또한 그 크기가 줄어들고 있다. 콘택 영역의 마진이 충분할 경우에는 포토레지스트 패턴을 마스크로 한 일반적인 식각 공정으로 콘택홀을 형성하고, 이 콘택홀을 통해 하부 도전성 물질을 매립 및 배선을 형성하여 하부 도전층과 전기적으로 연결하였다. 그러나, 소자가 점점 고집적화 되어감에 따라 콘택홀의 크기가 작아지고 애스팩트 비(aspect ratio)가 증가하여 도전성 물질로 콘택홀을 양호하게 매립하기 어려워 매립 특성이 우수한 도전성 물질을 사용하여 콘택홀만을 매립시키는 콘택 플러그 방식이 널리 채택되고 있다.In general, as semiconductor devices become more highly integrated, conductive patterns such as word lines and bit lines are gradually decreasing, and contact areas are also decreasing in size. When the contact region had sufficient margin, contact holes were formed by a general etching process using a photoresist pattern as a mask, and the lower conductive material was buried and wired to electrically connect the lower conductive layers. However, as the device becomes more and more integrated, the size of the contact hole decreases and the aspect ratio increases, so that it is difficult to fill the contact hole with a conductive material, so that only the contact hole is filled with a conductive material having excellent buried characteristics. Contact plug method is widely adopted.
텅스텐을 비트 라인으로 사용하고 프리-플러그 폴리(Pre-plug Poly; PPP) 스토러지 노드 콘택 방식의 종래 기술을 도 1a 내지 도 1c를 참조하여 설명하기로 한다.The prior art of using tungsten as a bit line and pre-plug poly (PPP) storage node contact method will be described with reference to FIGS. 1A-1C.
도 1a 내지 도 1c는 종래 반도체 소자의 제조 방법을 설명하기 위한 소자의단면도이다.1A to 1C are cross-sectional views of a device for explaining a method of manufacturing a conventional semiconductor device.
도 1a를 참조하면, 웰, 소자 분리막, 워드 라인, 접합부와 같은 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(11)이 제공되고, 반도체 기판(11) 상에 층간 절연막(12)을 형성한다. 층간 절연막(12)의 일부분을 제거하여 다수의 콘택홀을 형성하고, 다수의 콘택홀을 도전성 물질로 매립시켜 다수의 비트 라인 콘택 플러그(도시 안됨)와 다수의 하부 스토러지 노드 콘택 플러그(13)를 형성한다. 비트 라인 콘택 플러그에 각각 연결되는 다수의 비트 라인(15)을 층간 절연막(12) 상에 형성하기 위하여, 층간 절연막(12) 상에 배리어 메탈층(barrier metal layer; 14), 텅스텐층(15), 배리어 나이트라이드층(16) 및 비트 라인 하드 마스크층(17)을 순차적으로 형성한 후에 패터닝한다.Referring to FIG. 1A, a semiconductor substrate 11 having various elements for forming semiconductor elements such as a well, an isolation layer, a word line, and a junction portion is provided, and an interlayer insulating layer 12 is formed on the semiconductor substrate 11. do. A portion of the interlayer insulating layer 12 is removed to form a plurality of contact holes, and a plurality of bit line contact plugs (not shown) and a plurality of lower storage node contact plugs 13 are embedded by filling a plurality of contact holes with a conductive material. To form. In order to form a plurality of bit lines 15 connected to the bit line contact plugs on the interlayer insulating layer 12, a barrier metal layer 14 and a tungsten layer 15 are formed on the interlayer insulating layer 12. The barrier nitride layer 16 and the bit line hard mask layer 17 are sequentially formed and then patterned.
상기에서, 비트 라인용 텅스텐층(15)은 약 2000Å 이하의 두께로 형성하고, 배리어 나이트라이드층(16)은 약 200Å 이하로 얇게 형성한다. 비트 라인 하드 마스크층(17)은 유전율이 약 4.1인 플라즈마 화학기상증착(PECVD)법으로 산화막을 일정 두께 증착하여 형성한다. 프리-플러그 폴리 스토러지 노드 콘택 형성 공정에서, 비트 라인(15) 위의 하드 마스크층(17)은 약 5000Å 정도로 두껍게 형성하는데, 나중에 플러그 폴리를 분리하기 위한 화학적 기계적 연마(CMP) 공정에서의 연마 손실(loss)을 고려하기 때문이다. 0.13㎛ 이하의 디자인 룰(design rule)을 갖는 소자의 비트 라인(15)의 스페이스(space)는 0.13㎛ 이하이기 때문에 하드 마스크층(17)을 포함한 비트 라인(15)의 두께가 높아져 비트 라인(15) 식각을 진행하게 되면, 도면에 도시된 바와 같이 끝부분이 뾰족한 원뿔 모양의 비트라인(tapered bit line)이 형성된다.In the above description, the tungsten layer 15 for the bit line is formed to a thickness of about 2000 kPa or less, and the barrier nitride layer 16 is formed to be about 200 kPa or less. The bit line hard mask layer 17 is formed by depositing a certain thickness of an oxide film by a plasma chemical vapor deposition (PECVD) method having a dielectric constant of about 4.1. In the pre-plug polystorage node contact forming process, the hard mask layer 17 on the bit line 15 is formed to be about 5000 mm thick, which is later polished in a chemical mechanical polishing (CMP) process to separate the plug poly. This is because losses are considered. Since the space of the bit line 15 of the device having a design rule of 0.13 μm or less is 0.13 μm or less, the thickness of the bit line 15 including the hard mask layer 17 is increased, so that the bit line ( 15) When etching is performed, a tapered conical bit line (tapered bit line) is formed as shown in the figure.
도 1b를 참조하면, 원뿔 모양의 비트 라인(15)을 감싸는 스페이서(18)를 형성한다. 하부 스토러지 노드 콘택 플러그(13)를 노출시키기 위하여 건식 식각 공정으로 층간 절연막(12)의 일부분을 제거하고, 하부 스토러지 노드 콘택 플러그(13)와 연결되는 상부 스토러지 노드 콘택 플러그(19)를 형성한다. 이후, 캐패시터 마스크 공정을 통해 상부 스토러지 노드 콘택 플러그(19)와 연결되는 캐패시터를 형성한다.Referring to FIG. 1B, a spacer 18 is formed around the conical bit line 15. In order to expose the lower storage node contact plug 13, a portion of the interlayer insulating layer 12 is removed by a dry etching process, and the upper storage node contact plug 19 connected to the lower storage node contact plug 13 is removed. Form. Thereafter, a capacitor connected to the upper storage node contact plug 19 is formed through a capacitor mask process.
상기에서, 스페이서(18)는 비트 라인(15)과 후속 공정으로 형성되는 상부 스토러지 노드 콘택 플러그(19)를 전기적으로 절연시키는 역할을 하며, 화학기상증착(CVD)법으로 질화막이나 산화막으로 형성하기 때문에 원뿔 모양의 패턴 표면을 따라 균등하게 증착된다. 즉, 스페이서(18)를 형성한 후에도 원뿔 모양은 그대로 유지된다. 이러한 상태에서 상부 스토러지 노드 콘택 플러그(19)가 형성되기 때문에 콘택 플러그(19)의 상단면은 넓어지지만 이웃한 다른 콘택 플러그(19)와의 공간은 좁아지게 되어 캐패시터 마스크 공정시 오정렬(mis-align)이 발생하게 되면 인접 캐패시터와의 단락(short)을 유발시키는 문제가 있다.In the above, the spacer 18 serves to electrically insulate the bit line 15 and the upper storage node contact plugs 19 formed in a subsequent process, and is formed of a nitride film or an oxide film by chemical vapor deposition (CVD). Since it is deposited evenly along the surface of the conical pattern. In other words, the conical shape is maintained even after the spacer 18 is formed. In this state, since the upper storage node contact plug 19 is formed, the top surface of the contact plug 19 becomes wider, but the space with other neighboring contact plugs 19 becomes narrower, resulting in mis-alignment during the capacitor mask process. ), There is a problem that causes a short with the adjacent capacitor.
도 1b와 같은 문제를 해결하기 위한 방안을 도 1c를 참조하여 설명하면 다음과 같다.A method for solving the same problem as in FIG. 1B will now be described with reference to FIG. 1C.
도 1a로 부터, 원뿔 모양의 비트 라인(15)을 감싸는 스페이서(180)를 형성한다. 하부 스토러지 노드 콘택 플러그(13)를 노출시키기 위하여 건식 식각 공정으로 층간 절연막(12)의 일부분을 제거하고, 하부 스토러지 노드 콘택 플러그(13)와 연결되는 상부 스토러지 노드 콘택 플러그(190)를 형성한다. 이후, 캐패시터 마스크 공정을 통해 상부 스토러지 노드 콘택 플러그(190)와 연결되는 캐패시터를 형성한다.1A, spacers 180 are formed to surround the conical bit line 15. In order to expose the lower storage node contact plug 13, a portion of the interlayer insulating layer 12 is removed by a dry etching process, and the upper storage node contact plug 190 connected to the lower storage node contact plug 13 is removed. Form. Thereafter, a capacitor connected to the upper storage node contact plug 190 is formed through a capacitor mask process.
상기에서, 스페이서(180)는 비트 라인(15)과 후속 공정으로 형성되는 상부 스토러지 노드 콘택 플러그(190)를 전기적으로 절연시키는 역할을 하며, 플라즈마 화학기상증착(PECVD)법으로 질화막이나 산화막으로 형성하기 때문에 원뿔 모양과는 상관 없이 수직면을 갖는 스페이서 형상(vertical spacer profile)을 갖게되고, 워드 라인 사이에 미리 형성된 하부 스토러지 노드 콘택 플러그(13)까지 식각하는 스토러지 노드 콘택 형성용 건식 식각 공정을 통해 수직면을 갖는 스토러지 노드 콘택 형상을 확보할 수 있다. 이러한 상태에서 상부 스토러지 노드 콘택 플러그(190)가 형성되기 때문에 콘택 플러그(190) 상단면은 넓지 않지만 이웃한 다른 콘택 플러그(190)와의 공간은 넓게 확보되어 캐패시터 마스크 공정시 오정렬(mis-align)이 발생하게 되더라도 인접 캐패시터와의 단락(short)을 유발시키는 문제를 방지할 수 있다.In the above, the spacer 180 electrically insulates the bit line 15 and the upper storage node contact plug 190 formed in a subsequent process, and is formed of a nitride film or an oxide film by plasma chemical vapor deposition (PECVD). Dry etching process for forming a storage node contact, which has a vertical spacer profile having a vertical plane irrespective of a conical shape and etches up to a lower storage node contact plug 13 previously formed between word lines. Through the storage node contact shape having a vertical plane can be secured. In this state, since the upper storage node contact plug 190 is formed, the top surface of the contact plug 190 is not wide, but the space between the neighboring contact plug 190 is large and thus mis-aligned during the capacitor mask process. Even if this occurs, it is possible to prevent the problem of causing a short with the adjacent capacitor.
그러나, PECVD 산화막은 열 산화막에 비해 습식 식각비가 2 내지 10 배로 상당히 높기 때문에 비트 라인 스페이서로 PECVD 산화막을 사용하게 되면 유전율 측면에서는 유리하지만(k~4), 증착시 스텝 커버리지(step coverage)와 상부 스토러지 노드 콘택 플러그(190) 형성 공정전에 자연 산화막을 제거하기 위해 실시하는 세정 공정시 줄어드는 두께를 고려하면 스페이서로 사용하기가 곤란한 문제가 있다. 한편, PECVD 질화막의 경우 측벽 스텝 커버리지(sidewall step coverage)가 어느 정도 확보되고 세정 공정시 줄어드는 두께가 미세하여 스페이서 두께가 300Å 어느이상 확보되지만 유전율이 약 7 정도로 크기 때문에 비트 라인 정전 용량 값을 증가시키는 문제가 있다.However, since PECVD oxide has a considerably higher wet etching ratio of 2 to 10 times compared to thermal oxide, the use of PECVD oxide as a bit line spacer is advantageous in terms of permittivity (k ~ 4), but the step coverage and top during deposition Considering the reduced thickness during the cleaning process performed to remove the natural oxide layer before the storage node contact plug 190 is formed, it is difficult to use it as a spacer. Meanwhile, in the case of PECVD nitride film, the sidewall step coverage is secured to some extent and the thickness reduced during the cleaning process is fine, so that the spacer thickness is secured to 300 Å or more, but the dielectric constant is about 7 to increase the bit line capacitance value. there is a problem.
또한, 상부 스토러지 노드 콘택 플러그(19 또는 190)는 플러그 폴리를 증착한 후 비트 라인(15)을 가로지르는 라인/스페이스(line/space) 형태로 폴리를 패터닝하고, 폴리 식각을 수행하면 라인 형태로 된다. 이후 HDP USG 등과 같은 ILD 물질을 증착하고 ILD CMP를 하게 되는데, 라인 형태의 플러그 폴리를 끊어주기 위해 비트 라인 하드 마스크층(17)을 일부 갈아야 한다. 즉, CMP로 제거해야 할 양이 많기 때문에 비트 라인(15)위의 ILD 두께는 CMP 균일성(uniformity)에 따라 다르지만 1000 내지 2000Å 정도의 범위값을 가지며, 이에 의한 소자의 오동작 특성이 1G DRAM이상의 소자에서는 문제가 심각해진다.In addition, the upper storage node contact plugs 19 or 190 pattern the poly in the form of a line / space crossing the bit line 15 after depositing the plug poly, and performing poly etching to form a line. It becomes Thereafter, ILD materials such as HDP USG and the like are deposited and ILD CMP. In order to break the line-type plug poly, the bit line hard mask layer 17 needs to be partially ground. That is, since the amount of CMP needs to be removed, the ILD thickness on the bit line 15 varies depending on CMP uniformity, but has a range of about 1000 to 2000 microseconds. The problem is severe in the device.
따라서, 본 발명은 반도체 소자의 제조 공정중 비트 라인 및 스토러지 노드 콘택(storage node contact) 형성 기술에서, 비트 라인 스페이서(spacer) 물질로 유전율이 낮고 자연 산화막 제거 공정시 식각 속도가 느린 물질을 사용하여, 비트 라인 정전 용량(capacitance) 값을 줄이고, 스토러지 노드 콘택 플러그와 비트 라인 사이의 절연 특성을 향상시키고, 또한 후속 플러그 폴리 에치 백 공정을 도입하여 균일한 스토러지 노드 콘택 플러그를 형성할 수 있는 반도체 소자의 제조 방법을 제공함에 그 목적이 있다.Accordingly, the present invention uses a low dielectric constant as a bit line spacer material and a slow etching speed in a natural oxide removal process in a bit line and storage node contact forming technology during a semiconductor device manufacturing process. Thus, the bit line capacitance value can be reduced, the insulation properties between the storage node contact plug and the bit line can be improved, and a subsequent plug poly etch back process can be introduced to form a uniform storage node contact plug. It is an object of the present invention to provide a method for manufacturing a semiconductor device.
이러한 목적을 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 층간 절연막에 다수의 비트 라인 콘택 플러그 및 다수의 하부 스토러지 노드 콘택 플러그이 형성된 반도체 기판이 제공되는 단계; 상기 층간 절연막 상에 하드 마스크층을 갖는 다수의 비트 라인을 형성하는 단계; 유전율이 낮고 산화막에 대한 식각 선택비가 높은 물질인 SiON이나 SiC로 상기 하드 마스크층 및 상기 비트 라인으로 된 패턴을 감싸는 스페이서를 형성하는 단계; 및 상기 하부 스토러지 노드 콘택 플러그에 연결되는 상부 스토러지 노드 콘택 플러그를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of fabricating a semiconductor device, the method including: providing a semiconductor substrate having a plurality of bit line contact plugs and a plurality of lower storage node contact plugs formed in an interlayer insulating film; Forming a plurality of bit lines having a hard mask layer on the interlayer insulating film; Forming a spacer surrounding the pattern of the hard mask layer and the bit line with SiON or SiC, which is a material having a low dielectric constant and a high etching selectivity to an oxide film; And forming an upper storage node contact plug connected to the lower storage node contact plug.
도 1a 내지 도 1c는 종래 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.1A to 1C are cross-sectional views of a device for explaining a method of manufacturing a conventional semiconductor device.
도 2a 및 도 2b는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.2A and 2B are cross-sectional views of devices for describing a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
11, 21: 반도체 기판12, 22: 층간 절연막11, 21: semiconductor substrate 12, 22: interlayer insulating film
13, 23: 하부 스토러지 노드 콘택 플러그14, 24: 배리어 메탈층13, 23: lower storage node contact plug 14, 24: barrier metal layer
15, 25: 비트 라인16, 26: 배리어 나이트라이드층15, 25: bit lines 16, 26: barrier nitride layer
17, 27: 비트 라인 하드 마스크층18, 28, 180: 스페이서17, 27: bit line hard mask layer 18, 28, 180: spacer
19, 29, 190: 상부 스토러지 노드 콘택 플러그19, 29, 190: Upper storage node contact plug
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2a 및 도 2b는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.2A and 2B are cross-sectional views of devices for describing a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
도 2a를 참조하면, 웰, 소자 분리막, 워드 라인, 접합부와 같은 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(21)이 제공되고, 반도체 기판(21) 상에 층간 절연막(22)을 형성한다. 층간 절연막(22)의 일부분을 제거하여 다수의 콘택홀을 형성하고, 다수의 콘택홀을 도전성 물질로 매립시켜 다수의 비트 라인 콘택 플러그(도시 안됨)와 다수의 하부 스토러지 노드 콘택 플러그(23)를 형성한다. 비트 라인 콘택 플러그에 각각 연결되는 다수의 비트 라인(25)을 층간 절연막(22) 상에 형성하기 위하여, 층간 절연막(22) 상에 배리어 메탈층(barrier metal layer; 24), 텅스텐층(25), 배리어 나이트라이드층(26) 및 비트 라인 하드 마스크층(27)을 순차적으로 형성한 후에 패터닝한다.Referring to FIG. 2A, a semiconductor substrate 21 having various elements for forming semiconductor elements such as a well, an isolation layer, a word line, and a junction portion is provided, and an interlayer insulating layer 22 is formed on the semiconductor substrate 21. do. A portion of the interlayer insulating film 22 is removed to form a plurality of contact holes, and a plurality of bit line contact plugs (not shown) and a plurality of lower storage node contact plugs 23 are embedded by filling a plurality of contact holes with a conductive material. To form. In order to form a plurality of bit lines 25 connected to the bit line contact plugs on the interlayer insulating film 22, a barrier metal layer 24 and a tungsten layer 25 are formed on the interlayer insulating film 22. The barrier nitride layer 26 and the bit line hard mask layer 27 are sequentially formed and then patterned.
상기에서, 배리어 메탈층(24)은 Ti/TiN으로 형성한다. 비트 라인용 텅스텐층(25)은 약 2000Å 이하의 두께로 형성하고, 배리어 나이트라이드층(26)은 텅스텐층(25)이 후속 고온 산화 분위기에서 산화되는 것을 방지하기 위하여 50 내지 300Å 정도로 얇게 텅스텐층(25)과 하드 마스크층(27) 사이에 형성한다. 비트 라인 하드 마스크층(27)은 가급적이면 유전율을 낮추기 위하여 유전율이 약 4.1인 플라즈마 화학기상증착(PECVD)법으로 산화막을 일정 두께 증착하여 형성한다. 프리-플러그 폴리 스토러지 노드 콘택 형성 공정에서, 비트 라인(25) 위의 하드 마스크층(27)은 1000 내지 7000Å 정도로 두껍게 형성하는데, 나중에 플러그 폴리를 분리하기 위한 화학적 기계적 연마(CMP) 공정에서의 연마 손실(loss)을 고려하기 때문이다. 0.13㎛ 이하의 디자인 룰(design rule)을 갖는 소자의 비트 라인(25)의 스페이스(space)는 0.13㎛ 이하이기 때문에 하드 마스크층(27)을 포함한 비트 라인(25)의 두께가 높아져 비트 라인(25) 식각을 진행하게 되면, 도면에 도시된 바와 같이 끝부분이 뾰족한 원뿔 모양의 비트 라인(tapered bit line)이 형성된다.In the above, the barrier metal layer 24 is formed of Ti / TiN. The tungsten layer 25 for the bit line is formed to a thickness of about 2000 GPa or less, and the barrier nitride layer 26 is a thin tungsten layer of 50 to 300 GPa so as to prevent the tungsten layer 25 from being oxidized in a subsequent high temperature oxidizing atmosphere. It is formed between the 25 and the hard mask layer 27. The bit line hard mask layer 27 is formed by depositing a certain thickness of an oxide film by a plasma chemical vapor deposition (PECVD) method having a dielectric constant of about 4.1 to reduce the dielectric constant. In the pre-plug polystorage node contact forming process, the hard mask layer 27 on the bit line 25 is formed to be thick, such as 1000 to 7000 Å, in a chemical mechanical polishing (CMP) process for separating the plug poly later. This is because the polishing loss is taken into account. Since the space of the bit line 25 of the device having a design rule of 0.13 μm or less is 0.13 μm or less, the thickness of the bit line 25 including the hard mask layer 27 is increased, thereby increasing the thickness of the bit line ( 25) When etching is performed, a tapered conical bit line (tapered bit line) is formed as shown in the drawing.
도 2b를 참조하면, 원뿔 모양의 비트 라인(25)을 감싸는 스페이서(28)를 형성한다. 하부 스토러지 노드 콘택 플러그(23)를 노출시키기 위하여 건식 식각 공정으로 층간 절연막(22)의 일부분을 제거하고, 하부 스토러지 노드 콘택 플러그(23)와 연결되는 상부 스토러지 노드 콘택 플러그(29)를 형성한다. 이후, 캐패시터 마스크 공정을 통해 상부 스토러지 노드 콘택 플러그(29)와 연결되는 캐패시터를 형성한다.Referring to FIG. 2B, a spacer 28 is formed to surround the conical bit line 25. In order to expose the lower storage node contact plug 23, a portion of the interlayer insulating layer 22 is removed by a dry etching process, and the upper storage node contact plug 29 connected to the lower storage node contact plug 23 is removed. Form. Thereafter, a capacitor connected to the upper storage node contact plug 29 is formed through a capacitor mask process.
상기에서, 스페이서(28)는 비트 라인(25)과 후속 공정으로 형성되는 상부 스토러지 노드 콘택 플러그(29)를 전기적으로 절연시키는 역할을 하며, 플라즈마 화학기상증착(PECVD)법으로 SiON이나 SiC로 형성하기 때문에 원뿔 모양과는 상관 없이 수직면을 갖는 스페이서 형상(vertical spacer profile)을 갖게되고, 워드 라인 사이에 미리 형성된 하부 스토러지 노드 콘택 플러그(23)까지 식각하는 스토러지 노드 콘택 형성용 건식 식각 공정을 통해 수직면을 갖는 스토러지 노드 콘택 형상을 확보할 수 있다. 유전율이 4.5 내지 5.5인 SiON 이나 SiC를 사용하는 스페이서(28)는 고주파(13.56MHz 혹은 100 내지 1MHz) 혹은 초고주파(2.45GHz) 전원을 사용하며, 고주파일 경우 0 내지 2KW의 플라즈마 발생 전력을, 초고주파일 경우 0 내지 5KW의 플라즈마 발생 전력을 인가하고, 박막 밀도를 높이기 위해 기판 바이어스(bias)를 인가하고, SiON 증착용 기체로 0 내지 500sccm의 SiH4, 0 내지 5000sccm의 N2O, 0 내지 5000sccm의 NH3, 0 내지 5000sccm의 N2를 혼합한 기체를 사용하며, He, Ne, Ar 등의 불활성 기체를 참가하여 증착용 혼합 기체를 희석시켜 박막 균일도를 증가시키며, SiC 증착용 기체로 SiH4+ CH4일 경우 0 내지 500sccm의 SiH4, 0 내지 10000sccm의 CH4를 혼입하고 분위기 기체로 He, Ne, Ar 등의 불활성 기체를 0 내지 10000sccm 사용하고, SiC 증착용 기체로 Si(CH3)4H 혹은 Si(CH3)4일경우 0 내지 3000sccm에 He, Ne, Ar 등의 불활성 기체를 0 내지 10000sccm 참가하여 증착용 혼합 기체를 희석시켜 박막 균일도를 증가시키며, 반응실 압력이 고주파 PECVD인 경우 0.1 내지 20Torr이고, 초고주파 PECVD인 경우 0.002 내지 100Torr로 조절하는 PECVD 법에 의해 100 내지 3000Å의 두께로 형성한다. 산화막 식각 화학제에 대한 낮은 식각 속도를 갖기 위하여, SiON에서 Si의 함량을 5 내지 20% 정도로하고, SiC에서 C의 함량을 20 내지 70% 정도로 하여, 층간 산화막의 건식 및 습식 식각 선택비를 높인다. 이러한 상태에서 상부 스토러지 노드 콘택 플러그(29)가 형성되기 때문에 콘택 플러그(29) 상단면은 넓지 않지만 이웃한 다른 콘택 플러그(29)와의 공간은 넓게 확보되어 캐패시터 마스크 공정시 오정렬(mis-align)이 발생하게 되더라도 인접 캐패시터와의 단락(short)을 유발시키는 문제를 방지할 수 있다.In the above, the spacer 28 serves to electrically insulate the bit line 25 and the upper storage node contact plugs 29 formed in a subsequent process, and is formed by SiON or SiC by plasma chemical vapor deposition (PECVD). Since it forms, it has a vertical spacer profile (vertical spacer profile) irrespective of the conical shape, and dry etching process for forming a storage node contact to etch to the lower storage node contact plug 23 formed in advance between word lines. Through the storage node contact shape having a vertical plane can be secured. The spacer 28 using SiON or SiC having a dielectric constant of 4.5 to 5.5 uses a high frequency (13.56 MHz or 100 to 1 MHz) or an ultra high frequency (2.45 GHz) power source, and at a high frequency, generates a plasma generating power of 0 to 2 kW and an ultra high frequency. In this case, a plasma generation power of 0 to 5KW is applied, a substrate bias is applied to increase the film density, and SiH 4 of 0 to 500sccm, N 2 O of 0 to 5000sccm and 0 to 5000sccm are used as the SiON deposition gas. A mixture of NH 3 and 0 to 5000 sccm of N 2 is used, and an inert gas such as He, Ne, Ar, etc. is added to dilute the deposition gas mixture to increase thin film uniformity, and SiH 4 as a SiC deposition gas. + In case of CH 4 , 0 to 500 sccm of SiH 4 and 0 to 10000 sccm of CH 4 are mixed and an inert gas such as He, Ne, Ar, or the like is used as an atmosphere gas, and 0 to 10000 sccm of Si (CH 3 ). 0 to 3000scc for 4 H or Si (CH 3 ) 4 0 to 10000 sccm of inert gas such as He, Ne, Ar, etc. is added to m to increase the uniformity of the thin film by diluting the deposition gas for deposition. It is formed to a thickness of 100 to 3000 Pa by the PECVD method controlled by. In order to have a low etching rate for the oxide etching chemicals, the Si content is about 5 to 20% in SiON and the C content is about 20 to 70% in SiC, thereby increasing the dry and wet etching selectivity of the interlayer oxide film. . In this state, since the upper storage node contact plug 29 is formed, the top surface of the contact plug 29 is not wide, but the space between the adjacent contact plug 29 is large and thus mis-aligned during the capacitor mask process. Even if this occurs, it is possible to prevent the problem of causing a short with the adjacent capacitor.
또한, 스토러지 노드 콘택 형성용 건식 식각 공정시 PECVD SiON 이나 PECVD SiC 스페이서(28)는 일부 식각되지만 증착 조건에 따라 산화막 스페이서를 사용했을 때 보단 느리고, 질화막 스페이서와 비슷한 식각 선택비를 갖는다. 상부 스토러지 노드 콘택 플러그(29) 형성 공정전에 자연 산화막을 제거하기 위해 실시하는 세정 공정시 PECVD SiON 이나 PECVD SiC 스페이서(28)는 질화막과 비슷한 식각 선택비를 갖기 때문에 식각 속도가 느려 비트 라인(25)과 상부 스토러지 노드 콘택 플러그(29) 사이의 절연 특성을 높여주어 이 사이의 정전 용량 값을 낮춰줄 수 있다.In addition, during the dry etching process for forming the storage node contacts, the PECVD SiON or PECVD SiC spacer 28 is partially etched, but is slower than using the oxide spacer depending on the deposition conditions, and has an etching selectivity similar to that of the nitride spacer. Since the PECVD SiON or PECVD SiC spacer 28 has an etching selectivity similar to that of the nitride film during the cleaning process performed to remove the native oxide film before the upper storage node contact plug 29 is formed, the bit line 25 ) And the upper storage node contact plug 29 to increase the insulating property can be reduced the capacitance value therebetween.
한편, 상부 스토러지 노드 콘택 플러그(29)는 플러그 폴리를 증착한 후 폴리 에치 백 공정을 진행하여 비트 라인 하드 마스크층(27) 위의 폴리까지리세스(recess)한다. 다음 비트 라인(25)과 수직하게 스토러지 노드 콘택을 형성하는 라인 패터닝 공정을 하고, 폴리 식각 공정을 진행하여 형성된다. 이 위에 HDP USG 등과 같은 ILD 물질을 증착한다. 이후, ILD CMP 공정 없이 캐패시터 공정을 진행하거나, ILD CMP 공정 혹은 ILD 에치 백 공정을 통해 평탄화한 후 캐패시터 공정을 진행한다.Meanwhile, the upper storage node contact plug 29 deposits the plug poly and then performs a poly etch back process to recess the poly on the bit line hard mask layer 27. Next, a line patterning process of forming a storage node contact perpendicular to the bit line 25 is performed, and a poly etching process is performed. On this is deposited an ILD material such as HDP USG. After that, the capacitor process without the ILD CMP process, or planarized through the ILD CMP process or the ILD etch back process and then the capacitor process.
상기한 본 발명의 실시 예에서는 비트 라인과 스토러지 노드 콘택 플러그를 예를 들어 설명하였지만, 이와 유사한 공정을 갖는 모든 반도체 소자의 제조 공정에서 본 발명에 제시된 스페이서를 적용할 수 있다.In the above-described embodiment of the present invention, the bit line and the storage node contact plug have been described as an example. However, the spacers described in the present invention may be applied to all semiconductor device manufacturing processes having similar processes.
상술한 바와 같이, 본 발명은 저유전율 PECVD SiON 혹은 PECVD SiC 물질을 고집적 소자의 비트 라인 스페이서에 적용함에 따라 비트 라인과 캐패시터 사이의 절연 특성을 향상시켜 이 사이의 오동작을 방지할 수 있으며, 질화막보다 저유전율 박막을 비트 라인 사이에 형성함에 따라 센스 증폭기(sense amplifier)에서의 센싱 오동작을 방지할 수 있으며, 플러그 폴리 증착후에 폴리 에치 백 공정을 먼저 진행하여 후속 ILD CMP 공정을 생략하거나 CMP 공정에 의한 ILD 두께의 비균일성(non-uniformity)를 최소화할 수 있으며, 고집적 소자의 신뢰성 향상, 경제적 시간적 절감 효과, 공정의 효율 및 소자 특성을 개선할 수 있다.As described above, the present invention improves the insulating properties between the bit line and the capacitor by applying a low dielectric constant PECVD SiON or PECVD SiC material to the bit line spacer of the highly integrated device, thereby preventing malfunction between them. By forming a low dielectric constant thin film between the bit lines, sensing malfunction in a sense amplifier can be prevented, and a poly etch back process is first performed after plug poly deposition to omit a subsequent ILD CMP process or a CMP process. The non-uniformity of ILD thickness can be minimized, improving the reliability of highly integrated devices, saving economic time, improving process efficiency and device characteristics.
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