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KR100585181B1 - 국부 에치 스톱퍼를 갖는 반도체 메모리 소자 및 그 제조방법 - Google Patents

국부 에치 스톱퍼를 갖는 반도체 메모리 소자 및 그 제조방법 Download PDF

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Publication number
KR100585181B1
KR100585181B1 KR1020050015371A KR20050015371A KR100585181B1 KR 100585181 B1 KR100585181 B1 KR 100585181B1 KR 1020050015371 A KR1020050015371 A KR 1020050015371A KR 20050015371 A KR20050015371 A KR 20050015371A KR 100585181 B1 KR100585181 B1 KR 100585181B1
Authority
KR
South Korea
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interlayer insulating
gate electrode
etch stopper
insulating film
region
Prior art date
Application number
KR1020050015371A
Other languages
English (en)
Inventor
서정우
홍종서
안태혁
홍준식
조영선
전정식
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to JP2006019436A priority patent/JP2006237589A/ja
Priority to US11/354,175 priority patent/US7462899B2/en
Application granted granted Critical
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Priority to US12/267,785 priority patent/US7851354B2/en

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Abstract

본 발명은 국부 에치 스톱퍼를 갖는 반도체 메모리 소자 및 그 제조방법을 개시한다. 개시된 본 발명의 반도체 메모리 소자의 제조방법은, 셀 영역 및 코어/주변 영역으로 구분되며, 소자 분리막이 형성되어 액티브 영역이 한정되어 있는 반도체 기판을 제공한다. 상기 반도체 기판의 소정 영역에 게이트 전극 구조체를 형성하고, 상기 게이트 전극 구조체 양측의 액티브 영역에 소오스, 드레인 영역을 형성한다. 상기 반도체 기판 결과물 상부에 층간 절연막을 형성한다음, 상기 셀 영역의 소오스, 드레인 영역이 노출되도록 상기 층간 절연막의 소정 부분을 식각한다. 상기 노출된 소오스, 드레인 영역과 콘택되도록 자기 정렬 콘택 패드를 형성하고, 상기 층간 절연막을 소정 두께만큼 제거한다. 그후, 상기 셀 영역의 층간 절연막이 제거된 공간에 에치 스톱퍼를 형성하고, 상기 코어/주변 영역의 게이트 전극 구조체 측벽에 탑 스페이서를 형성하는 단계를 포함한다.
자기 정렬 콘택 패드, 에치 스톱퍼, DC, BC

Description

국부 에치 스톱퍼를 갖는 반도체 메모리 소자 및 그 제조방법{Semiconductor memory device having local etch stopper method for manufacturing the same}
도 1은 일반적인 반도체 메모리 소자의 단면도이다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 3은 본 발명에 따른 DRAM 소자의 셀 영역의 평면도이다.
도 4a 내지 도 4e는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 제조방법을 나타낸 각 공정별 단면도이다.
본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는, 에치 스톱퍼가 셀 영역에만 국부적으로 형성된 반도체 메모리 소자 및 그 제조방법에 관한 것이다.
반도체 메모리 소자의 집적 밀도가 증가함에 따라, 콘택홀의 면적은 감소되는 한편, 콘택홀의 깊이는 깊어지고 있다. 이에따라, 콘택홀의 어스펙트비가 날로 증가되어, 한 번의 공정으로 콘택을 형성하기 어렵다.
특히, DRAM(dynamic random access memory) 소자의 경우, 그 집적도가 매우 높기 때문에, 게이트 전극 사이의 액티브 영역(소오스, 드레인 영역)이 매우 협소하여, 콘택홀에 의한 콘택을 형성하기 어렵다. 이에따라, 종래에는 게이트 전극의 측벽과 상면을 실리콘 질화막으로 피복한 후 게이트 전극 사이의 공간에 도전물을 충진시키는 자기 정렬 콘택 패드(self align contact pad) 기술이 제안되었다. 이러한 자기 정렬 콘택 패드는 게이트 전극 사이의 공간에 충진되므로, 콘택홀의 직경보다 상대적으로 큰 직경을 갖게 되어, 비트 라인 콘택 및 스트로지 노드 콘택이 용이하다는 장점을 갖는다.
그러나, DRAM 소자의 집적 밀도가 증가함에 따라, 상기 자기 정렬 콘택 패드의 직경 역시 감소하여, 비트 라인 콘택 및 스토리지 노드 콘택의 직경에 육박하게 되었다. 이로 인해, 자기 정렬 콘택 패드와 비트 라인 콘택 및/또는 스토리지 노드 콘택 사이에 필연적으로 미스얼라인(misalign)이 발생되었다.
즉, 도 1에 도시된 바와 같이, 자기 정렬 콘택 패드(35)가 형성된 제 1 층간 절연막(30) 상에 제 2 층간 절연막(40)을 형성하고, 자기 정렬 콘택 패드(35)가 오픈되도록 제 2 층간 절연막(40)을 식각하여, 비트 라인 콘택홀(45)을 형성한다. 이때, 자기 정렬 콘택 패드(35)의 직경과 비트 라인 콘택홀(45)의 직경(35)이 거의 비슷하여, 약간의 미스얼라인이 발생되어도 자기 정렬 콘택 패드(35)와 인접하는 제 1 층간 절연막(30)이 노출되며, 이렇게 노출된 제 1 층간 절연막(30)은 상기 제 2 층간 절연막(40)과 함께 제거된다. 이렇게 제 1 층간 절연막(30)의 유실에 의해, 액티브 영역(10a)이 일부 제거될 수 있으며, 이로 인해 누설 전류가 발생될 수 있 다.
더욱이, 스토리지 노드 콘택홀(도시되지 않음)은 비트 라인(도시되지 않음)이 형성된 상태에서, 비트 라인 사이의 공간에 상기 자기 정렬 콘택 패드(35)가 노출되도록 형성되어야 하므로 필연적으로 미스얼라인이 발생되고, 이로 인해 층간 절연막 유실 및 액티브 영역 손상이 발생된다.
한편, DRAM 소자의 코어(core)/ 및 주변 영역(peripheral region:B)에서는, 상기 셀 영역(A)의 비트 라인 콘택홀(35, 혹은 스토리지 노드 콘택홀) 형성과 동시에, 접합 영역(25b)을 오픈시키기 위한 배선 콘택홀(50)을 형성하고 있다. 그러나, 코어/주변 영역(B) 역시 집적 밀도가 증가됨에 따라, 상기 배선 콘택홀(50) 역시 접합 영역(25b)만을 단독으로 오픈시키기 어려워, 현재에는 게이트 전극 구조체(20)를 동시에 오픈시키도록 형성된다.
이로 인하여, 게이트 전극 구조체(20)의 측벽에 형성되는 스페이서(19) 및 게이트 전극 구조체(20)의 상부면을 구성하는 하드 마스크막(18)이 상기 콘택홀(50) 형성시 일부 유실될 수 있다. 이러한 경우, 게이트 전극 물질(17)이 노출되어, 상기 배선 콘택홀(50)내에 형성되는 도전 물질과 쇼트가 일어날 수 있다. 상기 도면에서 미설명 도면 부호 10은 반도체 기판, 15는 소자 분리막, 16은 게이트 절연막 19는 게이트 스페이서 및 25a는 접합 영역을 나타낸다.
이러한 문제점을 해결하기 위하여, 자기 정렬 콘택 패드가 형성된 제 1 층간 절연막과 비트 라인 콘택홀이 형성되는 제 2 층간 절연막 사이에 에치 스톱퍼를 개재하는 기술이 제안되었다. 이러한 기술은 미국 특허 공보 6,787,906호에 개시되어 있다.
상기 기술은 제 1 층간 절연막 상부에 에치 스톱퍼가 형성되어 있으므로, 비트 라인 콘택홀 및 스토리지 콘택홀을 형성하기 용이하다는 잇점은 있다. 그러나, 상기 에치 스톱퍼가 코어/주변 영역에도 일괄적으로 형성됨에 따라, 상기 배선 콘택홀을 형성하는데 어려움이 있다. 즉, 상기 배선 콘택홀은 제 2 및 제 1 층간 절연막에 걸쳐 형성되는데, 상기 제 2 및 제 1 층간 절연막 사이에 에치 스톱퍼가 개재되어 있으므로, 식각 공정이 번거로워질 뿐 아니라, 접합 영역을 쉽게 오픈시키지 못하는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 자기 정렬 콘택 패드를 노출시키는 콘택홀 형성시, 미스 얼라인으로 인한 층간 절연막의 유실을 방지할 수 있는 반도체 메모리 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 자기 정렬 콘택 패드를 노출시키는 콘택홀 형성시, 미스 얼라인으로 인한 층간 절연막의 유실을 방지함과 동시에, 게이트 전극과 배선간의 쇼트를 방지할 수 있는 반도체 메모리 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 또 다른 기술적 과제는 상기한 반도체 메모리 소자의 제조방법을 제공하는 것이다.
본 발명의 목적과 더불어 그의 다른 목적 및 신규한 특징은, 본 명세서의 기 재 및 첨부 도면에 의하여 명료해질 것이다. 본원에서 개시된 발명중, 대표적 특징의 개요를 간단하게 설명하면 다음과 같다.
본 발명에 따른 반도체 메모리 소자는, 셀 영역 및 코어/주변 영역으로 구분되며, 소자 분리막이 형성되어 액티브 영역이 한정된 반도체 기판을 포함한다. 상기 반도체 기판의 셀 영역 및 상기 코어/주변 영역에 게이트 전극 구조체가 형성되고, 상기 게이트 구조체 양측의 액티브 영역에 소오스, 드레인 영역이 형성된다. 상기 셀 영역의 소오스, 드레인 영역과 각각 콘택되도록 자기 정렬 콘택 패드가 형성되고, 상기 자기 정렬 콘택 패드간이 절연되도록 반도체 기판 상부에 층간 절연막이 형성된다. 상기 자기 정렬 콘택 패드 사이의 층간 절연막 상에 에치 스톱퍼가 형성된다. 상기 에치 스톱퍼는 상기 셀 영역상에만 존재한다.
본 발명의 다른 실시예에 따른 반도체 메모리 소자는, 셀 영역 및 코어/주변 영역으로 구분되며, 소자 분리막이 형성되어 액티브 영역이 한정된 반도체 기판을 포함한다. 상기 반도체 기판의 셀 영역 및 상기 코어/주변 영역에 게이트 전극 구조체가 형성되고, 상기 게이트 구조체 양측의 액티브 영역에 소오스, 드레인 영역이 형성된다. 상기 셀 영역의 소오스, 드레인 영역과 각각 콘택되도록 자기 정렬 콘택 패드가 형성된다. 상기 자기 정렬 콘택 패드간을 절연시키도록 반도체 기판 상부에 상기 자기 정렬 콘택 패드 및 상기 게이트 전극 구조체 보다 낮은 높이를 갖도록 층간 절연막이 형성된다. 상기 자기 정렬 콘택 패드 사이의 층간 절연막 상에 상기 자기 정렬 콘택 패드의 상부 표면과 일치되는 표면을 갖는 에치 스톱퍼가 형성된다. 동시에, 상기 코어/주변 영역의 게이트 전극 구조체의 측벽 상단에는 탑 스페이서가 형성된다.
본 발명의 다른 견지에 따른 반도체 메모리 소자의 제조방법은, 도전 영역을 갖는 반도체 기판 상부에 층간 절연막을 형성한다음, 상기 층간 절연막내에 상기 도전 영역과 콘택되도록 콘택 패드를 형성한다. 상기 콘택 패드의 측벽 부분이 일부 노출되도록 상기 층간 절연막을 소정 두께만큼 제거하고, 상기 층간 절연막이 제거된 부분에 에치 스톱퍼를 매립한다.
본 발명의 다른 실시예에 따르면, 본 발명의 반도체 메모리 소자의 제조방법은, 셀 영역 및 코어/주변 영역으로 구분되며, 소자 분리막이 형성되어 액티브 영역이 한정되어 있는 반도체 기판의 소정 영역에 게이트 전극 구조체를 형성하고, 상기 게이트 전극 구조체 양측의 액티브 영역에 소오스, 드레인 영역을 형성한다. 상기 반도체 기판 결과물 상부에 층간 절연막을 형성한다음, 상기 셀 영역의 소오스, 드레인 영역이 노출되도록 상기 층간 절연막의 소정 부분을 식각한다. 상기 노출된 소오스, 드레인 영역과 콘택되도록 자기 정렬 콘택 패드를 형성하고, 상기 층간 절연막을 소정 두께만큼 제거한다. 그후, 상기 셀 영역의 층간 절연막이 제거된 공간에 에치 스톱퍼를 형성하고, 상기 코어/주변 영역의 게이트 전극 구조체 측벽에 탑 스페이서를 형성하는 단계를 포함한다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 2a를 참조하여, 반도체 기판(100)의 소정 부분에 소자 분리막(110)을 형성하여, 액티브 영역(105)을 한정한다. 소자 분리막(110)은 예를 들어 STI 방식으로 형성될 수 있다. 소자 분리막(110) 사이의 액티브 영역(105)에 도전 영역(120)을 형성한다. 도전 영역(120)은 예를 들어, 불순물 이온 주입 방식으로 얻어질 수 있다. 반도체 기판(100) 상부에 실리콘 산화막 계열로 된 제 1 층간 절연막(130)을 형성한다. 액티브 영역(105)의 도전 영역(120)이 노출되도록 제 1 층간 절연막(130)을 식각하여, 제 1 콘택홀(135)을 형성한다. 제 1 콘택홀(135)이 충진되도록 제 1 층간 절연막(130) 상부에 도전층, 예컨대 불순물이 도핑된 폴리실리콘막을 증착한다. 도전층을 상기 제 1 층간 절연막(130) 표면이 노출되도록 화학적 기계적 연마(chemical mechanical polishing) 또는 에치백(etchback)하여, 콘택 패드(140)를 형성한다.
도 2b에 도시된 바와 같이, 제 1 층간 절연막(130)을 소정 두께만큼 제거하여 콘택 패드(140)의 측벽을 노출시킨다. 상기 제 1 층간 절연막(130)은 습식 에치백에 의해 제거함이 바람직하며, 제 1 층간 절연막(130)의 에치백 두께는 전체 두께의 1/10 내지 1/2의 정도가 바람직하다.
도 2c를 참조하면, 제 1 층간 절연막(130) 및 콘택 패드(140) 상부에 에치 스톱퍼용 절연막(145)을 증착한다. 에치 스톱퍼용 절연막(145)은 상기 콘택 패드(140)사이의 공간(제 1 층간 절연막의 제거된 공간)이 충분히 충진되도록 증착한다. 에치 스톱퍼용 절연층(145)은 제 1 층간 절연막(130)과 식각 선택비가 상이한 막으로서, 예를 들어, 실리콘 질화막(SiN) 또는 실리콘 질산화막(SiON)이 이용될 수 있다. 이 외에도, 상기 에치 스톱퍼용 절연층(145)는 층간 절연막(130) 및 콘택 패드(140) 모두와 식각 선택비가 상이한 절연막이면 모두 사용할 수 있다.
도 2d를 참조하여, 에치 스톱퍼용 절연층(145)을 상기 콘택 패드(140)가 오픈될 때까지 에치백 또는 화학적 기계적 연마하여, 콘택 패드(140) 사이에 에치 스톱퍼(145a)를 형성한다.
다음, 도 2e를 참조하여, 콘택 패드(140) 및 에치 스톱퍼(145a) 상부에 제 2 층간 절연막(150)을 형성한다. 제 2 층간 절연막(150)은 상기 제 1 층간 절연막(130)과 마찬가지로 실리콘 산화 물질일 수 있다. 다음, 선택적으로 콘택 패드(140)가 노출되도록 제 2 층간 절연막(150)을 식각하여, 제 2 콘택홀(155)을 형성한다. 제 2 콘택홀(155) 형성시, 도 2e와 같이 미스얼라인이 발생되더라도, 에치 스톱퍼(145a)가 노출됨에 의해, 제 1 층간 절연막(130)의 유실이 방지된다. 이에따라 액티브 영역(105)의 손상을 방지할 수 있다.
도 3은 본 발명에 따른 DRAM 소자의 셀 영역의 평면도이고, 도 4a 내지 도 4e는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 제조방법을 나타낸 각 공정별 단면도이다. 도 4a 내지 도 4d의 셀 영역은 도 3의 Ⅳ-Ⅳ'선을 따라 절 단한 것을 나타낸다.
도 3 및 도 4a를 참조하여, 셀 영역(A) 및 코어/주변 영역(B)이 한정되어 있는 반도체 기판(200)에 액티브 영역(205)을 한정하기 위하여 소자 분리막(210)을 형성한다. 액티브 영역(205)이 한정된 반도체 기판(200) 상부에 게이트 산화막(212), 게이트 전극용 도전층(214) 및 하드 마스크막(216)을 순차적으로 적층한다음, 상기 적층물들을 소정 부분 패터닝한다. 패턴 형태의 하드 마스크막(216), 게이트 전극용 도전층(214)의 측벽에 공지의 방식으로 게이트 스페이서(225)를 형성하여 게이트 전극 구조체(220,222)를 형성한다. 상기 게이트 스페이서(225)는 상기 하드 마스크막(216)과 동일한 실리콘 질화막으로 형성될 수 있다. 또한, 상기 셀 영역(A)의 게이트 전극 구조체(220)는 워드 라인 구조체라고도 칭해질 수 있다. 그후, 게이트 전극 구조체(220,222) 외측의 액티브 영역(205)에 불순물을 이온 주입하여, 소오스 및 드레인 영역(230a,230b,232a,232b)을 형성한다. 그후, 반도체 기판(200) 결과물 상부에 제 1 층간 절연막(235)을 소정 두께만큼 형성한다. 이어서, 셀 영역(A)의 소오스, 드레인 영역(230a,230b)이 노출되도록 제 1 층간 절연막(235)을 식각한다. 이때, 소오스, 드레인(230a,230b)의 노출은 하드 마스크막(216) 및 스페이서(225)로 둘러싸여져 있는 게이트 전극 구조체(220)에 의해 자기 정렬 방식으로 형성된다. 다음, 상기 제 1 층간 절연막(235) 상부에 상기 소오스, 드레인 영역(230a,230b)과 콘택되도록 도전층, 예컨대, 도핑된 폴리실리콘막을 증착한다음, 상기 도전층을 에치백 또는 화학적 기계적 연마하여, 자기 정렬 콘택 패드(240a,240b)를 형성한다. 여기서, 자기 정렬 콘택 패드(240a)는 이후 비트 라인 콘 택 패드(direct contact pad, DC 패드)와 콘택되고, 자기 정렬 콘택 패드(240b)는 스토리지 노드 콘택 패드(buried contact pad,BC 패드)와 콘택된다.
도 4b를 참조하여, 제 1 층간 절연막(235)을 소정 두께만큼 제거한다. 제 1 층간 절연막(235)은 습식 에치백 방식으로 제거함이 바람직하며, 전체 제 1 층간 절연막(235) 두께의 1/10 내지 1/2의 두께만큼 제거한다. 제 1 층간 절연막(235)의 부분적인 제거에 따라 상기 자기 정렬 콘택 패드(240a,240b)의 측벽이 부분적으로 노출된다. 한편, 코어/주변 영역(B)에서는 제 1 층간 절연막(235)의 부분적인 제거에 따라, 게이트 전극 구조체(222)의 상면 및 게이트 스페이서(225)의 측벽이 부분적으로 노출된다.
도 4c에 도시된 바와 같이, 자기 정렬 콘택 패드(240a,240b) 사이의 공간이 충진되도록 반도체 기판(200) 결과물 상부에 에치 스톱퍼용 절연막(245)을 증착한다. 상기 에치 스톱퍼용 절연막(245)으로는 상기 제 1 층간 절연막(235)과 식각 선택비를 가지는 실리콘 질화막이 이용될 수 있다. 예컨대, 디자인 룰이 80nm인 경우, 자기 정렬 콘택 패드(240a,240b) 사의 거리는 약 50nm 수준이 되고, 상기 에치 스톱퍼용 절연층(245)을 약 300Å 정도 증착하면 상기 자기 정렬 콘택 패드(240a,240b) 사이의 공간을 충진할 수 있다.
다음, 도 4d를 참조하면, 상기 에치 스톱퍼용 절연막(245)을 비등방성 에치백하여, 셀 영역(A)의 자기 정렬 콘택 패드(240a,240b) 사이에 에치 스톱퍼(245a)를 형성하고, 코어/주변 영역(B)의 노출된 게이트 스페이서(225) 측벽에 탑(top) 스페이서(245b)를 형성한다. 이에따라, 별도의 포토리소그라피 공정 없이, 셀 영역 (A)에만 선택적으로 에치 스톱퍼(245a)를 형성할 수 있다.
도 4e에 도시된 바와 같이, 에치 스톱퍼(245a) 및 탑 스페이서(245b)가 형성된 결과물 상부에 제 2 층간 절연막(250)을 증착한다. 그후, 셀 영역(A)의 자기 정렬 콘택 패드(240a) 및 코어/주변 영역(B)의 드레인 영역(혹은 소오스 영역:232b)이 노출되도록 제 2 층간 절연막(250)을 식각하여, 상기 제 2 층간 절연막(250)내에 비트 라인 콘택홀(255a, 혹은 DC 콘택홀) 및 배선 콘택홀(255b)을 형성한다.
상기 비트 라인 콘택홀(255a) 형성시, 미스얼라인이 발생되더라도, 자기 정렬 콘택 패드(240a)의 양측에 에치 스톱퍼(245a)가 형성되어 있으므로, 상기 제 1 층간 절연막(235) 및 액티브 영역(205)의 유실이 방지된다. 한편, 코어/주변 영역에 있어서, 게이트 스페이서(225) 외측에 탑 스페이서(245b)의 형성됨에 따라, 배선 콘택홀(255b)을 형성하는 공정시, 게이트 스페이서(225) 및 하드 마스크막(216)의 유실을 줄일 수 있다.
그후, 비트 라인 콘택홀(255a)의 내표면, 배선 콘택홀(255b)의 내표면 및 제 2 층간 절연막 상부에 베리어 금속막(260)을 형성한다음, 베리어 금속막(260) 상부에 비트 라인 콘택홀(255a) 및 배선 콘택홀(255b)이 충진되도록 도전층, 예컨대, 텅스텐 금속막을 증착한다. 다음, 상기 도전층 및 베리어 금속막(260)을 상기 제 2 층간 절연막(250) 표면이 노출되도록 화학적 기계적 연마 또는 에치백하여, 비트 라인 콘택 패드(265a) 및 배선 콘택 패드(265b)를 형성한다.
비트 라인 콘택 패드(265a) 및 배선 콘택 패드(265b)가 형성된 제 2 층간 절연막(250) 상부에 비트 라인용 도전층(272) 및 하드 마스크막(273)을 증착한다. 다 음, 상기 하드 마스크막(273) 및 비트 라인용 도전층(272)을 상기 비트 라인 콘택 패드(265a) 및 배선 콘택 패드(265b)와 콘택되면서 상기 셀 영역의 게이트 전극 구조체(220)와 교차하도록 패터닝한다. 패턴 형태의 하드 마스크막(273) 및 비트 라인용 도전층(272) 측벽에 공지의 방식으로 비트 라인 스페이서(274)를 형성하여, 비트 라인 구조체(270)를 형성한다.
비트 라인 구조체(270)가 형성된 반도체 기판(200) 결과물 상부에 제 3 층간 절연막(275)을 증착한다. 그후, 자기 정렬 콘택 패드(240b)가 노출되도록 제 3 층간 절연막(275) 및 제 2 층간 절연막(250)을 식각하여, 스토리지 노드 콘택홀(280, 혹은 BC 콘택홀)을 형성한다. 이때, 스토리지 노드 콘택홀(280)은 비트 라인 구조체(270) 사이에 형성되어야 하므로, 상기 비트 라인 구조체(270)와의 절연을 위하여 일정 거리를 유지하여야 하고, 상기 자기 정렬 콘택 패드(240b)가 상기 스토리지 노드 콘택홀(280) 수준의 직경을 가지므로, 필연적으로 미스얼라인이 발생된다. 그러나, 상기 자기 정렬 콘택 패드(240a,240b) 사이에 에치 스톱퍼(245a)가 형성되어 있으므로, 미스얼라인이 발생되어도 제 1 층간 절연막(235)이 유실되지 않는다. 그후 도면에는 도시되지 않았으나, 상기 스토리지 노드 콘택홀(280)에 도전층을 형성하여 스토리지 노드 콘택 해드(도시되지 않음)을 형성한다.
이상에서 자세히 설명한 바와 같이, 본 발명에 따르면, 셀 영역에 자기 정렬 콘택 패드를 형성한 후, 양측에 에치 스톱퍼를 선택적으로 매립시킨다. 그후, 비트 라인 콘택홀 및 스토리지 콘택홀을 형성하므로써, 상기 콘택홀들 형성시 미스 얼라 인으로 인한 층간 절연막의 유실을 방지할 수 있다. 이에따라, 액티브 영역의 손상을 방지할 수 있다.
또한 본 발명은 별도의 포토리소그라피 공정 없이, 셀 영역에만 선택적으로 에치 스톱퍼를 형성하므로써, 코어/주변 영역의 콘택홀 형성시, 에치 스톱퍼로 인한 식각 공정의 번거러움을 피할 수 있다.
또한, 상기 선택 에치 스톱퍼 형성시, 코어/주변 영역의 게이트 전극 측벽에 탑 스페이서를 동시에 형성할 수 있어, 배선 콘택홀 형성시 게이트 전극 물질의 노출을 방지할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (23)

  1. 셀 영역 및 코어/주변 영역으로 구분되며, 소자 분리막이 형성되어 액티브 영역이 한정된 반도체 기판;
    상기 셀 영역 및 상기 코어/주변 영역에 형성된 게이트 전극 구조체;
    상기 게이트 구조체 양측의 액티브 영역에 형성되는 소오스, 드레인 영역;
    상기 셀 영역의 소오스, 드레인 영역과 각각 콘택되는 자기 정렬 콘택 패드;
    상기 자기 정렬 콘택 패드간을 절연시키도록 반도체 기판 상부에 형성되는 층간 절연막; 및
    상기 자기 정렬 콘택 패드 사이의 층간 절연막 상에 형성되는 에치 스톱퍼를 포함하며,
    상기 에치 스톱퍼는 상기 셀 영역에만 존재하는 것을 특징으로 하는 반도체 메모리 소자.
  2. 제 1 항에 있어서, 상기 에치 스톱퍼의 상부 표면은 상기 자기 정렬 콘택 패드의 상부 표면과 일치하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제 1 항에 있어서, 상기 코어/주변 영역의 게이트 전극 구조체 측벽 상단에 탑 스페이서가 더 형성되어 있는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제 3 항에 있어서, 상기 게이트 전극 구조체는,
    상기 반도체 기판 상부에 형성되는 게이트 절연막;
    상기 게이트 절연막 상부에 형성되는 게이트 전극용 도전층;
    상기 게이트 전극용 도전층 상부에 형성되는 하드 마스크막; 및
    상기 하드 마스크막 및 상기 게이트 전극용 도전층 측벽에 형성되는 게이트 스페이서를 포함하는 반도체 메모리 소자.
  5. 제 3 항에 있어서, 상기 탑 스페이서는 상기 에치 스톱퍼와 동일한 물질인 것을 특징으로 하는 반도체 메모리 소자.
  6. 제 5 항에 있어서, 상기 에치 스톱퍼 및 탑 스페이서는 실리콘 질화막인 것을 특징으로 하는 반도체 메모리 소자.
  7. 제 3 항에 있어서, 상기 에치 스톱퍼의 저면 및 상기 탑 스페이서의 저면은 동일 면상에 위치하는 것을 특징으로 하는 반도체 메모리 소자.
  8. 셀 영역 및 코어/주변 영역으로 구분되며, 소자 분리막이 형성되어 액티브 영역이 한정된 반도체 기판;
    상기 셀 영역 및 상기 코어/주변 영역에 형성된 게이트 전극 구조체;
    상기 게이트 구조체 양측의 액티브 영역에 형성되는 소오스, 드레인 영역;
    상기 셀 영역의 소오스, 드레인 영역과 각각 콘택되도록 형성되는 자기 정렬 콘택 패드;
    상기 자기 정렬 콘택 패드간을 절연시키도록 반도체 기판 상부에 형성되며, 상기 자기 정렬 콘택 패드 및 상기 게이트 전극 구조체 보다 낮은 높이를 갖는 층간 절연막;
    상기 자기 정렬 콘택 패드 사이의 층간 절연막 상에 형성되며, 상기 자기 정렬 콘택 패드의 상부 표면과 일치되는 표면을 갖는 에치 스톱퍼; 및
    상기 코어/주변 영역의 게이트 전극 구조체의 측벽 상단에 형성되는 탑 스페이서를 포함하는 반도체 메모리 소자.
  9. 제 8 항에 있어서, 상기 에치 스톱퍼의 저면은 상기 탑 스페이서의 저면과 동일 평면상에 위치하는 것을 특징으로 하는 반도체 메모리 소자.
  10. 제 8 항에 있어서, 상기 게이트 전극 구조체는,
    상기 반도체 기판 상부에 형성되는 게이트 절연막;
    상기 게이트 절연막 상부에 형성되는 게이트 전극용 도전층;
    상기 게이트 전극용 도전층 상부에 형성되는 하드 마스크막; 및
    상기 하드 마스크막 및 상기 게이트 전극용 도전층 측벽에 형성되는 게이트 스페이서를 포함하는 반도체 메모리 소자.
  11. 제 8 항에 있어서, 상기 탑 스페이서는 상기 에치 스톱퍼와 동일한 물질인 것을 특징으로 하는 반도체 메모리 소자.
  12. 제 11 항에 있어서, 상기 에치 스톱퍼 및 탑 스페이서는 실리콘 질화막으로 구성되는 것을 특징으로 하는 반도체 메모리 소자.
  13. 도전 영역을 갖는 반도체 기판 상부에 층간 절연막을 형성하는 단계;
    상기 층간 절연막내에 상기 도전 영역과 콘택되도록 콘택 패드를 형성하는 단계;
    상기 콘택 패드의 측벽 부분이 일부 노출되도록 상기 층간 절연막을 소정 두께만큼 제거하는 단계; 및
    상기 층간 절연막이 제거된 부분에 에치 스톱퍼를 매립하는 단계를 포함하는 반도체 메모리 소자의 제조방법.
  14. 제 13 항에 있어서, 상기 층간 절연막은 습식 에치백 방식으로 제거하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  15. 제 13 항에 있어서, 상기 층간 절연막은 전체 두께의 1/10 내지 1/2 만큼 제거하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  16. 제 13 항에 있어서, 상기 에치 스톱퍼를 형성하는 단계는,
    상기 층간 절연막이 제거된 공간이 충분히 매립되도록 에치 스톱퍼용 절연막을 증착하는 단계; 및
    상기 층간 절연막 표면이 노출되도록 에치 스톱퍼용 절연막을 에치백하는 단계를 포함하는 반도체 메모리 소자의 제조방법.
  17. 제 13 항에 있어서, 상기 에치 스톱퍼는 실리콘 질화막인 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  18. 셀 영역 및 코어/주변 영역으로 구분되며, 소자 분리막이 형성되어 액티브 영역이 한정되어 있는 반도체 기판을 제공하는 단계;
    상기 반도체 기판의 소정 영역에 게이트 전극 구조체를 형성하는 단계;
    상기 게이트 전극 구조체 양측의 액티브 영역에 소오스, 드레인 영역을 형성하는 단계;
    상기 반도체 기판 결과물 상부에 층간 절연막을 형성하는 단계;
    상기 셀 영역의 소오스, 드레인 영역이 노출되도록 상기 층간 절연막의 소정 부분을 식각하는 단계;
    상기 노출된 소오스, 드레인 영역과 콘택되도록 자기 정렬 콘택 패드를 형성하는 단계;
    상기 층간 절연막을 소정 두께만큼 제거하는 단계; 및
    상기 셀 영역의 층간 절연막이 제거된 공간에 에치 스톱퍼를 형성하고, 상기 코어/주변 영역의 게이트 전극 구조체 측벽에 탑 스페이서를 형성하는 단계를 포함하는 반도체 메모리 소자의 제조방법.
  19. 제 18 항에 있어서, 상기 게이트 전극 구조체를 형성하는 단계는,
    상기 반도체 기판 상부에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상부에 게이트 전극용 도전층을 증착하는 단계;
    상기 게이트 전극용 도전층 상부에 하드 마스크막을 형성하는 단계;
    상기 하드 마스크막 및 게이트 전극용 도전층을 소정 부분 패터닝하는 단계 ;및
    상기 패턴 형태의 하드 마스크막 및 게이트 전극용 도전층 측벽에 게이트 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  20. 제 18 항에 있어서, 상기 층간 절연막은 습식 에치백 방식으로 소정 두께만큼 제거하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  21. 제 20 항에 있어서, 상기 층간 절연막은 전체 증착 두께의 1/10 내지 1/2의 두께만큼 제거하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  22. 제 18 항에 있어서, 상기 에치 스톱퍼 및 탑 스페이서를 형성하는 단계는,
    상기 반도체 기판 결과물 상부에 상기 층간 절연막이 제거된 공간이 충진되도록 에치 스톱퍼용 절연층을 형성하는 단계; 및
    상기 에치 스톱퍼용 절연층을 비등방성 에치백하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  23. 제 22 항에 있어서, 상기 에치 스톱퍼용 절연층은 실리콘 질화막인 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100549014B1 (ko) * 2004-07-21 2006-02-02 삼성전자주식회사 스페이서 패턴을 갖는 반도체 장치들 및 그 형성방법들
JP2009253249A (ja) * 2008-04-11 2009-10-29 Elpida Memory Inc 半導体装置、その製造方法、及び、データ処理システム
KR101481401B1 (ko) 2008-05-19 2015-01-14 삼성전자주식회사 비휘발성 기억 장치
KR101486797B1 (ko) * 2008-06-04 2015-01-28 삼성전자주식회사 수직형 반도체 소자, 이를 제조하는 방법 및 이의 동작방법.
JP5693809B2 (ja) * 2008-07-04 2015-04-01 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法
KR101186043B1 (ko) * 2009-06-22 2012-09-25 에스케이하이닉스 주식회사 반도체 소자 및 그 제조방법
KR101758312B1 (ko) * 2010-10-18 2017-07-17 삼성전자주식회사 매립형 채널 어레이 트랜지스터를 포함하는 반도체 소자
KR20130053017A (ko) * 2011-11-14 2013-05-23 에스케이하이닉스 주식회사 반도체 소자
KR101233947B1 (ko) * 2011-11-28 2013-02-15 주식회사 동부하이텍 반도체 소자 및 이의 제조방법
US9276001B2 (en) * 2012-05-23 2016-03-01 Nanya Technology Corporation Semiconductor device and method for manufacturing the same
US9799560B2 (en) 2015-03-31 2017-10-24 Qualcomm Incorporated Self-aligned structure
US10672893B2 (en) 2017-11-30 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method of making semiconductor device comprising flash memory and resulting device
KR20220059695A (ko) * 2020-11-03 2022-05-10 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6518671B1 (en) 2000-10-30 2003-02-11 Samsung Electronics Co. Ltd. Bit line landing pad and borderless contact on bit line stud with localized etch stop layer and manufacturing method thereof

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5292677A (en) * 1992-09-18 1994-03-08 Micron Technology, Inc. Reduced mask CMOS process for fabricating stacked capacitor multi-megabit dynamic random access memories utilizing single etch stop layer for contacts
US5608249A (en) * 1995-11-16 1997-03-04 Micron Technology, Inc. Reduced area storage node junction
US5990507A (en) * 1996-07-09 1999-11-23 Kabushiki Kaisha Toshiba Semiconductor device having ferroelectric capacitor structures
US6214715B1 (en) * 1999-07-08 2001-04-10 Taiwan Semiconductor Manufacturing Company Method for fabricating a self aligned contact which eliminates the key hole problem using a two step spacer deposition
KR20010076938A (ko) 2000-01-28 2001-08-17 윤종용 반도체 장치의 자기 정렬형 콘택 패드 형성 방법
JP2001291844A (ja) * 2000-04-06 2001-10-19 Fujitsu Ltd 半導体装置及びその製造方法
KR100618805B1 (ko) 2000-08-30 2006-09-06 삼성전자주식회사 선택적 에피택셜 성장법을 이용한 반도체 소자의 자기정렬된 컨택 패드 형성방법
KR100338781B1 (ko) * 2000-09-20 2002-06-01 윤종용 반도체 메모리 소자 및 그의 제조방법
JP3686325B2 (ja) * 2000-10-26 2005-08-24 松下電器産業株式会社 半導体装置及びその製造方法
US6787906B1 (en) 2000-10-30 2004-09-07 Samsung Electronics Co., Ltd. Bit line pad and borderless contact on bit line stud with localized etch stop layer formed in an undermined region
US6680514B1 (en) * 2000-12-20 2004-01-20 International Business Machines Corporation Contact capping local interconnect
US6563162B2 (en) * 2001-03-21 2003-05-13 Samsung Electronics Co., Ltd. Semiconductor memory device for reducing parasitic bit line capacitance and method of fabricating the same
KR100408411B1 (ko) * 2001-06-01 2003-12-06 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
KR100471411B1 (ko) 2002-06-29 2005-03-10 주식회사 하이닉스반도체 플러그 심을 억제할 수 있는 반도체소자 제조방법
DE10361635B4 (de) * 2003-12-30 2010-05-06 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Abstandselements für ein Leitungselement durch anwenden einer Ätzstoppschicht, die durch eine stark richtungsgebundene Abscheidetechnik aufgebracht wird und Transistor mit Abstandselement

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6518671B1 (en) 2000-10-30 2003-02-11 Samsung Electronics Co. Ltd. Bit line landing pad and borderless contact on bit line stud with localized etch stop layer and manufacturing method thereof

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