KR20020002339A - 오목한 형상의 스택 캐패시터 ｄｒａｍ을 위한 캐패시터및 캐패시터 접촉부 병합 처리 - Google Patents
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Abstract
스택 캐패시터 (stacked capacitor) 형성을 전기 접촉부와 병합시킴으로서 주요 사진석판술 (photolithography) 제작 단계를 제거한 제작 방법 및 DRAM 셀 (cell)이 제공된다. 스택 캐패시터가 비트선 (bit line)과 동일 평면에 있고 비트선 사이에 제공된 절연 물질 내에 배치되기 때문에, 전기 접촉부를 형성하는데에 단일 석판술 단계가 사용될 수 있다. 종래에 비트선 위에 캐패시터가 있는 (capacitor-over-bit line, COB) DRAM 셀과 다르게, 이와 같이 비트선 곁에 캐패시터가 있는 (capacitor-beside-bit line) DRAM 셀은 캐패시터에 전용 접촉부가 필요하지 않으므로, 더 낮게 형성된 전체적인 기하 형태에 의해 더 높은 캐패시턴스를 획득하는 것이 가능하게 된다.
Description
본 발명은 일반적으로 DRAM 셀 (cell)에서 오목한 형상의 스택 캐패시터 (stacked capacitor)에 관한 것으로, 보다 특별하게는 DRAM 셀에서 비트선과 동일 평면상에 있고 전기 접촉부와 직접 병합되는 스택 캐패시터에 관한 것이다.
최첨단 반도체 산업에서의 진보는 반도체 디바이스의 메모리 밀도와 성능을 증가시킬 것을 요구한다. 이러한 목적은 때로 동적 랜덤 억세스 메모리 (dynamic random access memory, DRAM) 디바이스가 더 작은 크기를 갖고 더 작은 동작 전압으로 작동하도록 조절함으로서 이루어진다. 반도체 기판에 내장된 소형화 디바이스는 매우 가깝게 공간을 두고 배치되어 그 패킹 (packing) 밀도가 상당히 증가된다.
일반적으로 하나의 MOSFET (metal-oxide-semiconductor field effecttransistor) 및 하나의 캐패시터로 구성된 각 DRAM 저장 셀은 데이터를 저장하기 위해 전자 산업에서 널리 사용된다. 하나의 DRAM 셀은 전기 충전으로 캐패시터에 한 비트의 데이터를 저장한다. 반도체 기판과 접촉되는 금속화는 접촉 금속화라 칭하여진다. MOS 디바이스에서, 폴리실리콘막은 MOS 디바이스의 상호연결 및 게이트로 사용되는 금속화의 형태이다. 접촉 금속화를 더 소형화하지 못하는 것은 DRAM의 소형화에서 주요 장애가 된다.
DRAM 밀도가 증가됨에 따라 (1 MEGA 의 범위를 넘어서), 스택 캐패시터 (stacked capacitor), 트렌치 캐패시터 (trenched capacitor), 또는 그 조합과 같은 박막 캐패시터가 최소 공간 요구조건을 만족시키기 위해 전개되었다. 이러한 설계 중 다수는 정교하여, 일관되게 또한 효율적으로 제작하기가 어렵다.
제작 비용을 최소화하고 디바이스 산출량을 최대화하여 주는 상호 접속부 및 캐패시터를 제작하는 방법을 개발하는 노력이 경주되고 있다. 특히, 포토레지스트 마스킹 (photoresist masking) 동작의 수를 최소화하며, 제작 산출량을 최대화하기 위해 최대의 처리 오버레이 (overlay) 허용 오차를 제공하는 방법을 개발하는 노력이 기울여지고 있다. 전형적으로, DRAM 제작시에 비트선 및 노드 접촉부에 도체 접속을 형성하기 위해 2개의 마스크/에칭 단계가 실행된다. 더욱이, 두꺼운 절연층을 통한 접촉 홀 (contact hole)은 접촉 에칭 처리를 어렵게 하는 높은 종횡비 (3 이상)를 생성하므로, 결과적인 에칭 결함으로 인해 디바이스 산출량이 감소된다.
그러므로, 주요 사진석판술(photolithography) 단계의 수를 줄이고 비트선및 캐패시터 전도성 접촉부의 종횡비를 감소시키는 DRAM 셀 및 제작 방법이 필요하다.
이러한 필요성 및 다른 필요성을 만족시키기 위해 그 목적을 고려하여, 본 발명은 적어도 하나의 트랜지스터를 포함하는 반도체 기판을 구비한 반도체 메모리 디바이스를 제공한다. 트랜지스터는 소스 (source), 드레인 (drain), 및 게이트 (gate)를 구비한다. 그 디바이스는 또한 트랜지스터의 어레이 (array) 위에 상단 표면을 갖는 제1 절연층을 구비한다. 적어도 하나의 전기 접촉부는 소스 및 드레인 중 하나로부터 제1 절연층의 상단 표면으로 확장된다. 비트선층은 제1 절연층 위에 대략 평행하고 그 사이에 면적을 정의하도록 공간을 둔 제1 및 제2 비트선과, 제1 및 제2 비트선 사이의 면적에 적어도 하나의 스택 캐패시터 (stacked capacitor)를 구비한다. 스택 캐패시터는 비트선층을 통해 전기 접촉부로 확장된다.
본 발명에 따라, 반도체 기판상에 반도체 메모리 디바이스를 제작하는 방법이 또한 제공되고, 이는:
a) 적어도 하나의 트랜지스터를 포함하는 반도체 기판을 제공하는 단계 - 상기 트랜지스터는 소스, 드레인, 및 게이트를 포함함 -;
b) 상기 트랜지스터 위에 상단 표면을 갖는 제1 절연층을 피착하는 단계;
c) 상기 소스 및 상기 드레인 중 하나로부터 상기 제1 절연층을 통해 제1 절연층의 상단 표면으로 확장하는 적어도 하나의 전기 접촉부를 형성하는 단계;
d) 상기 제1 절연층 위에 대략 평행하고 그 사이에 면적을 정의하도록 공간을 둔 제1 및 제2 비트선을 구비한 비트선층을 형성하는 단계; 및
e) 상기 제1 및 제2 비트선 사이의 상기 면적에 적어도 하나의 스택 캐패시터를 형성하는 단계 - 상기 스택 캐패시터는 비트선층을 통해 상기 전기 접촉부로 확장됨 -
를 포함한다.
도 1은 DRAM 셀 (cell)과 동일한 전기적 등가회로도.
도 2는 트랜지스터가 형성된 활성 면적의 상대적인 위치, 캐패시터의 위치, 및 메모리 디바이스를 구비하는 비트선 및 워드선을 설명하는 본 발명에 따른 디바이스의 상면도.
도 3은 트랜지스터가 형성된 활성 면적의 상대적인 위치, 캐패시터의 위치, 및 메모리 디바이스를 구비하는 비트선 및 워드선을 설명하는 본 발명의 또 다른 실시예를 따른 디바이스의 상면도.
도 4는 완전한 디바이스를 제작하는 처리 과정 동안 저장 디바이스를 형성하는 트랜지스터를 구비한 기판을 도시하는 본 발명에 따른 메모리 저장 디바이스의 구조적인 입면도.
도 5는 구조가 완성된 이후에 도 4의 구조를 도시하는 도면.
도 6은 본 발명에 따른 DRAM 구조의 또 다른 실시예를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
BL, 36: 비트선
WL, 16: 워드선
SW: 스위칭 트랜지스터
22: 제1 절연층
10: 기판
28: 전기 접촉부
42: 저장 캐패시터
43: 활성 면적
이제는 비트선과 동일 평면에 형성되고 전기 접촉부와 병합되는 스택 캐패시터 (stacked capacitor)를 갖는 고밀도 DRAM 셀 구조를 생성하는데 사용되는 제작 처리가 상세히 주어진다. 본 발명에서 설명되는 DRAM 디바이스는 N 채널 전달 게이트 트랜지스터로 구성된다. 원하는 경우, 본 발명은 P 채널 전달 게이트 트랜지스터로 구성된 DRAM 셀을 생성하는데 사용될 수 있다. 이는 P형 반도체 기판에 N 웰 (well) 영역을 생성하고, 반도체 기판에서 폴리사이드 (polycide) 게이트 구조 사이에 P형 소스 및 드레인 영역을 생성함으로서 이루어질 수 있다.
도 1은 DRAM 셀의 기본 소자를 나타내는 전기 회로이다. 이는 스위칭 트랜지스터로, 전형적으로 드레인(drain, D), 소스 (source, S), 및 게이트 (gate, G)를 갖는 MOS FET이다. 저장 캐패시터(C), 워드선 (word line, WL), 및 비트선 (bit line, BL)이 트랜지스터와 연관된다. 비트선 및 워드선의 어레이 (array)를 통해 기판 외부에서 억세스가능하게 상호연결된 기판상의 패턴을 따라 다수의 이러한 구조가 배열된다.
도 2는 본 발명에 따라 구성된 DRAM 셀의 어레이를 구비하는 기판(10)의 상면도로, 이는 본 발명을 설명하는데 사용된다. 다수의 평행한 비트선(36) BL1, BL2, BL3은 서로 규칙적인 간격으로 공간을 두고 배열되어 도시된다. 비트선(36) 어레이에 수직으로 확장된 워드선(16) WL1 내지 WL4의 제2 어레이는 비트선층 아래에 도시된다. 워드선층은 서로 교차하는 워드선과 비트선 사이에 전기적 접촉이 없도록 비트선층으로부터 공간을 두고 절연된다. 비트선과 워드선 사이의 공간에는 다수의 저장 캐패시터(42)가 도시된다.
가장 간단한 형태로, 각 DRAM 셀에 대한 스위칭 트랜지스터는 기판(10)상에서 검은 점선으로 대략 경계가 지워진 활성 영역(45)에 형성된다. 활성 영역내에는 트랜지스터의 드레인, 게이트, 및 소스가 있다. 커넥터 (connector)(32)는 비트선(36)에서 트랜지스터의 소스로 확장된다. 캐패시터(42)는 이후 설명될 바와 같이 트랜지스터의 드레인에 연결된다.
도 3은 본 발명의 또 다른 실시예로, 고밀도 DRAM 셀 구조에서 보다 공통적인 바와 같이, 2개의 캐패시터가 똑같은 비트선에 연결될 수 있다. 이러한 경우, 굵은 선으로 도시된 활성 영역은 제2 캐패시터로 확장된다. 공통된 소스 구조를 갖는 제2 트랜지스터는 이후 보다 상세히 도시될 바와 같이, 이 제2 캐패시터를 비트선에 연결시키는데 사용된다.
다음에는 도 4를 참고로, 저장 캐패시터의 형성 이전에 본 발명에 따라 구성된 기판상의 단일 DRAM 셀에 대한 구조적인 입면도가 도시된다. 전형적으로 반도체 기판인 기판(10)상에는 공지된 기술에 따라 소스 영역(20), 드레인 영역(12),및 게이트 기판(15)을 갖는 스위칭 트랜지스터가 형성된다. 게이트 구조는 워드선(16)에 연결된 게이트 전극(14)을 포함한다. 질화실리콘인 측면벽 스페이스 (spacer)(17)는 또한 전형적으로 게이트 구조 일부로 포함된다. 열적 산화층(11) 및 도핑된 폴리실리케이트층 (polysilicate layer)(13)은 또한 기판의 일부로 포함될 수 있다.
트랜지스터는 3,000Å 내지 10,000Å의 두께로 그 위에 피착된 제1 절연층(22)으로 커버되어, 게이트 구조 사이의 영역을 채워준다. 제1 절연층(22)은 BPSG (boron phospho-silicate glass)와 같은 절연 물질을 구비할 수 있다. 제1 절연층(22)은 화학기계적 폴리싱 (chemical mechanical polishing, CMP)에 의해 평평해져 제1 상단 표면(27)을 형성한다.
계속하여 도 4를 참고로, 전기 접촉부(28)는 다음에 시작석판술 이방성 RIE 과정을 통해 형성된다. 전기적인 접촉 비어 (via)를 형성하기 위해 BPSG층(22) 및 산화층(11)을 선택적으로 제거하는데는 C2F8-CF4-CHF3와 같은 RIE 에천트 (etchant)가 사용된다. 비어는 대략 0.1 μm 대 0.1 μm의 면적이고, 약 0.2 μm 만큼 떨어져 공간을 둔다. 이어서, N형 도핑 폴리실리콘이 피착되어, 전기 접촉부(28)를 형성하도록 접촉 비어를 채운다. 도핑된 폴리실리콘은 CMP에 의해 제1 상단 표면(27)까지 평평해진다. 이들 전기 접촉부(28)는 결국 저장 캐패시터 전극에 직접 연결된다. 이러한 구조에서는 저장 캐패시터가 스택 캐패시터 (stacked capacitor) 구조이고, 접촉부는 바닥 전극에 연결된다. 다른 방법으로,접촉부(28)는 비트선 접촉부(32)에 연결될 수 있다. 그래서, 본 발명의 DRAM 셀은 전기 접촉부(28)의 형성시 단일 사진석판술 RIE 에칭 단계에서 캐패시터로부터 기판으로 전기적 연결을 제공한다.
일단 전기적 접촉이 형성되면, 제1 상단 표면(27)은 200Å 내지 3000Å의 두께인 제2 절연층(30)으로 씌워진다. 제2 절연층은 제2 상단 표면(31)을 제공한다. 제2 절연층은 TEOS (tetraethoxysilane) 및 BPSG와 같은 절연 물질을 구비할 수 있다. 이어서, 이온 주입이 실행되어 소스(20) 및 드레인(12)을 영역을 많이 도핑시킨다.
비트선 접촉부(32)는 제2 절연층(30)에 형성된다. 비트선 접촉 비어는 사진석판술 이방성 반응 이온 에칭을 통해 형성된다. 비어 에칭은 제2 상단 표면(31)으로부터 제2 절연층(30)을 통해 제1 상단 표면(27)으로 확장된다. 비어는 기판에서 소스 영역(20)으로 확장되는 전기 접촉부(28) 중 하나에 연결된다. 비트선 접촉 비어는 대략 0.1 μm 대 0.1 μm의 면적이고, 활성 워드선(16) 사이에서 전기 접촉부에 연결된다.
이어지는 사진석판술 이방성 에칭 단계에서, 지지 비어(34)는 어레이 영역 외부에 형성된다. 지지 비어(34)는 결과적으로 비트선을 DRAM 셀의 감지 증폭 영역에 연결시킨다. 제2 상단 표면(31)으로부터 제2 절연층(30)을 통해 확장되는 지지 비어(34)는 제1 절연층(22)을 통해 아래로 계속된다. 비트선 접촉부(32)와 지지 비어(34)가 모두 제2 상단 표면(31)으로부터 에칭되는 동안, 지지 비어(34)는 비트선 접촉 비어(32) 보다 상당히 더 깊게 에칭되어야 하므로 분리된 에칭 단계로에칭된다.
계속하여 도 4를 참고로, 에칭된 비트선 접촉 비어(32)와 지지 비어(34)에는 전도성 물질이 피착된다. 전도성 물질은 비어를 채워서 전도성층(36)을 형성한다. 전도성층(36)은 1,000Å 내지 3,000Å의 두께가 될 수 있고, CVD, LPCVD, 또는 공지된 다른 피착 처리를 통해 피착될 수 있다. 전도성 물질은 텅스텐(W), 백금(Pt), 팔라듐(Pd), 납(Pb), 이리듐(Ir), 금(Au), 로듐(Rh), 루테늄(Ru), 몰리브덴(Mo), 은(Ag), 구리(Cu), 알루미늄(Al), 또는 이들의 합금이나 혼합이 될 수 있다. 전도성 물질은 바람직하게 텅스텐이다.
계속하여 도 4를 참고로, 질화물층(38)은 CVD, LPCVD, 또는 공지된 임의의 피착 처리를 통해 100Å 내지 1,000Å의 두께로 전도성층(36) 위에 피착된다. 질화물층(38) 및 전도성층은 사진석판술 이방성 RIE를 통해 에칭되어 비트선을 형성한다. 에칭된 비트선은 대략 평행하고 0.1 μm의 폭이다. 비트선의 배열은 각 비트선 사이에 공간을 정의한다. 각 비트선 사이의 공간은 대략 0.1 μm이다. 질화물 측면벽 스페이서 (spacer)(도 2에 도시된 41)는 종래의 방법을 통해 비트선의 측면에 형성된다.
비트선(36) 및 비트선 측면벽이 형성된 이후에, 비트선 사이와 그 위에는 등각층으로 제3 절연층(40)이 피착된다. 제3 절연층은 BPSG, TEOS, SOG (spin on glass), 또는 유기체 폴리머 (organic polymer)가 될 수 있다. 제3 절연층(40)은 화학기계적 폴리싱(CMP)을 사용하여 평탄화되고, 캐패시터 공동 (cavity)은 종래의 사진석판술 이방성 RIE 처리를 통해 비트선 사이의 절연물질에 형성된다.
도 5는 본 발명에 따라 적절한 자리에 저장 캐패시터를 갖는 DRAM 구조를 구조적인 입면도로 도시한다. 캐패시터 공동은 그 오프닝 (opening)이 비트선(36)의 상단 표면과 같은 평면상에 있도록 형성될 수 있다. 다른 방법으로, 캐패시터 공동은 도 5에 도시된 바와 같이, 그 오프닝이 비트선층(40) 위에 피착된 층과 같은 평면상에 있도록 형성될 수 있다. 캐패시터 오프닝은 비트선 사이의 영역에 위치한다. 비트선 사이의 공간은 캐패시터 공동을 형성하는데 이용가능한 절연 물질의 면적을 결정한다. 캐패시터 공동(42)은 디바이스의 상단 표면으로부터 비트선층 및 제2 절연층(30)을 통해 제1 상단 표면(27)에 있는 전기 접촉부(28)까지 확장되도록 형성된다. 캐패시터 공동(42)은 실질적으로 전기 접촉부(28)와 정렬된다. 캐패시터 공동의 차원은 비트선 사이의 공간에 의해 부분적으로 결정된다. 캐패시터 공동은 절연 물질이 에칭되어 비트선과 질화물 측면벽을 본래대로 남겨두도록 형성된다. 캐패시터 공동 차원은 0.02 μm2내지 0.05 μm2의 면적이고 0.1 μm 내지 1.0 μm의 깊이가 될 수 있다. 바람직하게, 캐패시터 공동 차원은 대략 0.3 μm2의 면적과 0.2 μm의 깊이가 된다.
확산 장벽층 (diffusion barrier layer)(44)은 제3 절연층(40) 위에 캐패시터 공동으로 피착된다. 장벽층은 바람직하게 200Å의 두께이고, TiN, TaN, TaSiN, WN, AlN, TiAlN, GaN, AlGaN, RuO2, IrO2, 및 Re2O3와 같은 도체를 구비한다. 전도성 전극 물질(46)의 층은 확산 장벽층 위에 등각으로(conformally) 피착된다. 전도성 전극 물질은 Pt, Pd, Ir, Au, Rh, Ru, Mo, 그들의 합금 및 조합을 포함하여귀금속을 구비한다. 전도성 물질은 또한 Ag, Cu, Al, 그들의 합금 및 조합과 같은 금속을 구비할 수 있다. 전도성층은 완전히 확산 장벽층으로 구성될 수 있다. 전도성 전극 물질의 층은 약 100Å 내지 500Å의 두께가 될 수 있고, 바람직하게 300Å이다. 전도성 전극 물질(46)은 포토레지스트 (photo-resist)로 코팅되고, 사진석판술을 통해 패턴화된다. 전도성 전극 물질(46) 및 확산 장벽층(44)은 캐패시터 공동 외부에 있는 제2 절연층(40)까지 다시 에칭된다. 포토레지스트는 캐패시터 공동 영역으로부터 제거되고, 나머지 전도성 전극 물질(46) 및 장벽층 물질은 제3 절연층(40)의 표면과 일치하도록 다시 에칭된다. 스택 캐패시터의 바닥 전극(46) 및 장벽층(44)은 전도성 전극 물질 및 확산 장벽 물질을 다시 에칭한 것으로 인하여 스택 캐패시터의 "U"자형 내부에서 우묵하게 파인다.
캐패시터 유전체층(48)은 제3 절연층(40)과 캐패시터 공동에 등각으로 피착되어 바닥 전극(46)을 덮는다. 캐패시터 유전체층의 동일한 산화물 두께는 20Å 내지 200Å의 두께이고, 바람직하게 (Ba,Sr(TiO3)), BaTiO3, SrTiO3, PbZrTiO3, PbZrO3, PbLaTiO3, SrBiTaO3와 같이 높은 유전 상수를 갖는 물질을 구비한다.
다음에는 또 다른 전도성 전극 물질의 층(50)이 캐패시터 유전체층(48) 위에 피착되어 캐패시터 공동에서 나머지 공간을 채운다. 상단 전극(50)은 스택 캐패시터 구조를 정의하도록 평탄화된다.
DRAM 셀은 셀의 감지 증폭 영역에 연결을 형성할 때 필요한 부가적인 종래의 제작 단계로 완성된다. 이들 단계는 도면에 도시되지 않는다.
앞서 기술된 바와 같이, 때로는 2개의 트랜지스터를 통해 한 비트선에 둘중 하나로 연결되는 2개의 저장 캐패시터를 제공하는 것이 바람직하다. 도 6은 이러한 특성을 제공하는 DRAM 셀 구조를 구조적인 입면도로 도시한다.
도 6에 도시된 바와 같이, 각각이 소스(20) 및 드레인(12)을 갖는 스위칭 트랜지스터가 다수 있다. 그러나, 이 구조에서는 2개의 인접한 트랜지스터 SW1, SW2가 공통된 소스(20')를 공유하고, 전기 접촉부(28)를 통해 비트선(36)에 연결되는 것은 바로 이 공통된 소스(20')이다. 이 배열은 SW1 또는 SW2의 활성화를 통해 두 저장 캐패시터 C1, C2 중 어느 하나로의 억세스를 허용한다.
도 3에 도시된 디바이스 상면도는 비트선(36), 워드선(16), 캐패시터(42), 및 비트선 접촉부(32)의 조직을 설명하는데 사용될 수 있다. 비트선 접촉부(32)는 비트선을 소스 영역에 연결시키도록 동작한다. 각 소스 영역(20)은 적어도 하나의 활성화 워드선과 연관된다. 비트선 접촉부는 비트선으로부터의 신호가 각 저장 캐패시터를 활성화하여 판독하도록 허용한다. 기판에서 절연 영역 위에 형성되지 않은 디바이스 부분은 디바이스의 활성 면적 (active area)이라 칭하여진다. 대표적인 활성 면적(43)은 2개의 캐패시터(C1, C2), 2개의 활성 워드선(WL2, WL3), 비트선(BL2), 및 비트선 접촉부(32)를 구비한다. 활성 면적(43)에서, C1에 저장된 전하는 WL2를 통해 BL2에 개폐되고, 비트선 접촉부(32)에 의해 연결된다. 똑같은 비트선 접촉부는 BL2를 WL3 게이트에 연결시켜 C2에 저장된 전하를 판독한다.
비트선과 동일 평면에 형성되고 전기 접촉부와 병합되는 스택 캐패시터(stacked capacitor)를 갖는 고밀도 DRAM 셀 구조를 생성하는데 사용되는 제작 처리가 상세히 개시되었다. 그러므로, 주요한 사진석판술 (photolithography) 단계의 수를 줄이고 비트선 및 캐패시터 전도성 접촉의 종횡비를 감소시키는 것이 가능하다.
비록 본 발명은 특정한 실시예를 참고로 상기에 도시되고 설명되었지만, 그럼에도 불구하고 도시된 상세한 내용에 제한되는 것으로 의도되지 않는다. 또한, 본 발명의 의도에서 벗어나지 않고 청구항과 동일한 범위내에서 상세한 내용에 다양한 수정이 이루어질 수 있다.
Claims (12)
- i) 소스 (source), 드레인 (drain), 및 게이트 (gate)를 포함하는 적어도 하나의 트랜지스터를 포함하는 기판;ii) 상단 표면을 구비하고 상기 트랜지스터 상에 배치된 제1 절연층;iii) 상기 소스 및 상기 드레인 중 하나로부터 상기 제1 절연층의 상단 표면으로 확장되는 적어도 하나의 전기 접촉부;iv) 상기 제1 절연층 위에서, 서로 거의 평행하고 그 사이에 면적을 정의하도록 공간을 두고 배치된 제1 및 제2 비트선을 포함하는 비트선 층(bit line layer); 및v) 상기 제1 및 제2 비트선 사이의 상기 면적에 소재한 적어도 하나의 스택 캐패시터 (stacked capacitor) - 상기 스택 캐패시터는 상기 비트선층을 통해 상기 전기 접촉부로 확장됨 -를 포함하는 반도체 메모리 디바이스.
- 제1항에 있어서,상기 비트선층과 상기 제1 절연층 사이에 있는 제2 절연층, 및상기 제2 절연층을 통해 상기 전기 접촉부 중 하나로 확장되는 비트선 플러그 (plug)를 더 포함하는 반도체 메모리 디바이스.
- 제2항에 있어서,상기 제2 절연층은 BPSG (boron-phosphorus silicate glass), TEOS (tetraethosiloxane), 또는 그 임의의 혼합물을 포함하는 반도체 메모리 디바이스.
- 제1항에 있어서,상기 비트선의 각각은 측면벽과 상기 측면벽 상의 질화실리콘 스페이서 (spacer)를 포함하는 반도체 메모리 디바이스.
- 제1항에 있어서,상기 비트선층 위에 있는 제3 절연층을 더 포함하고, 상기 스택 캐패시터는 상기 제3 절연층 및 상기 비트선 층을 통해 확장되는 반도체 메모리 디바이스.
- 제5항에 있어서,상기 제3 절연층은 BPSG (boron-phosphorus silicate glass)를 포함하는 반도체 메모리 디바이스.
- 제1항에 있어서,상기 소스 및 드레인은 상기 기판에 형성되는 반도체 메모리 디바이스.
- 제1항에 있어서,상기 제1 절연층은 BPSG (boron-phosphorus silicate glass)를 포함하는 반도체 메모리 디바이스.
- 제1항에 있어서,상기 접촉부는 도핑된 폴리실리콘 (polysilicon)을 포함하는 반도체 메모리 디바이스.
- 제1항에 있어서,상기 제1 및 제2 비트선은 텅스텐을 포함하는 반도체 메모리 디바이스.
- 반도체 기판 상에서 반도체 메모리 디바이스를 제작하는 방법에 있어서:a) 소스, 드레인, 및 게이트를 포함하는 적어도 하나의 트랜지스터를 포함하는 반도체 기판을 제공하는 단계;b) 상단 표면을 구비하고 상기 트랜지스터 상에 배치된 제1 절연층을 피착하는 단계;c) 상기 소스 및 상기 드레인 중 하나로부터 상기 제1 절연층을 통해 상기 제1 절연층의 상단 표면으로 확장되는 적어도 하나의 전기 접촉부를 형성하는 단계;d) 상기 제1 절연층 위에서, 서로 거의 평행하고 그 사이에 면적을 정의하도록 공간을 두고 배치된 제1 및 제2 비트선을 포함한 비트선 층을 형성하는 단계; 및e) 상기 제1 및 제2 비트선 사이의 상기 면적에 소재한 적어도 하나의 스택 캐패시터를 형성하는 단계 - 상기 스택 캐패시터는 상기 비트선 층을 통해 상기 전기 접촉부로 확장됨 -를 포함하는 방법.
- 제11항에 있어서,a) 상기 반도체 기판 상에 적어도 하나의 트랜지스터를 제공하는 단계 - 상기 트랜지스터는 소스, 드레인, 및 게이트를 포함함 -;b) 상기 트랜지스터를 둘러싸도록 측면벽 스페이서와 캡(cap)을 형성하는 단계;c) 상기 트랜지스터 위에 제1 절연층을 피착하는 단계;d) 상기 소스 및 상기 드레인 중 하나로부터 상기 제1 절연층의 상단 표면으로 확장되는 적어도 하나의 접촉부를 형성하는 단계;e) 상기 제1 절연층과 캡을 평탄화하여, 제1 상단 표면을 형성하는 단계;f) 사진석판술 (photolithography)을 사용해 상기 제1 절연층에 적어도 하나의 전기 접촉부를 제공하고 에칭하여 상기 기판으로부터 상기 제1 상단 표면으로 확장된 접촉 비어 (contact via)를 형성하고, 도핑된 폴리실리콘층을 피착하여 도핑된 폴리실리콘으로 상기 접촉 비어를 채우고, 도핑된 폴리실리콘층을 상기 제1상단 표면까지 평탄화하는 단계;g) 상기 제1 상단 표면 위에 제2 절연층을 피착하여, 제2 상단 표면을 형성하는 단계;h) 사진석판술을 사용해 적어도 하나의 비트선 접촉부 및 지지 접촉부를 형성하고 에칭하여 상기 접촉부로부터 상기 제2 상단 표면으로 확장된 비트선 접촉 비어 및 상기 기판으로부터 상기 제2 상단 표면으로 확장된 지지 비어 (support via)를 형성하고, 제1 금속층을 피착하여 상기 비트선 접촉부 및 지지 비어를 금속 물질로 채우는 단계;i) 사진석판술을 사용해 상기 제1 금속층에 제1 질화물층을 피착함으로서 적어도 하나의 비트선을 형성하고, 상기 비트선을 정의하도록 상기 질화물 층 및 상기 제1 금속층을 에칭하고, 상기 비트선 중 적어도 하나의 측면에 질화물 측면벽 스페이서를 형성하는 단계;j) 제3 절연층을 피착하여, 제3 상단 표면을 형성하는 단계; 및k) 사진석판술을 사용해 오목한 스택 캐패시터의 세트를 형성하고 캐패시터 공동 (cavity)을 에칭하고 - 상기 공동은 상기 제2 및 제3 절연층을 통해 상기 제3 상단 표면으로부터 상기 제1 상단 표면으로 확장되고, 상기 공동은 상기 비트선 사이에 형성됨 -, 확산 장벽층 (diffusion barrier layer)을 피착하고, 제1 전극층을 피착하고, 상기 제3 상단 표면으로부터 상기 장벽층 및 상기 제1 전극층을 제거하도록 상기 장벽층 및 상기 제1 전극층을 에칭하여 노드 전극 (node electrode)을 정의하고, 캐패시터 유전체층을 피착하고, 제2 전극층을 피착하고 상기 제2 전극층을 에칭하여 접지 전극 (ground electrode)을 정의하는 단계를 더 포함하는 방법.
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