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KR20010073344A - 멀티 칩 패키지 - Google Patents

멀티 칩 패키지 Download PDF

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KR20010073344A
KR20010073344A KR1020000001663A KR20000001663A KR20010073344A KR 20010073344 A KR20010073344 A KR 20010073344A KR 1020000001663 A KR1020000001663 A KR 1020000001663A KR 20000001663 A KR20000001663 A KR 20000001663A KR 20010073344 A KR20010073344 A KR 20010073344A
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South Korea
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semiconductor chip
bonding
circuit board
printed circuit
chip
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Inventor
권대훈
Original Assignee
윤종용
삼성전자 주식회사
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Publication date
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Abstract

본 발명은 복수의 반도체 칩이 적층된 형태로 내재되어 구성되는 멀티 칩 패키지(Multi Chip Package; MCP)로서, 소정의 회로를 구성하는 금속배선이 형성되어 있고 상기 금속배선과 전기적으로 연결되는 접합패드와 볼 패드가 상면과 하면에 각각 형성되어 있는 인쇄회로기판(Printed Circuit Board; PCB), 복수의 본딩패드가 형성되어 있으며 상기 인쇄회로기판에 실장되어 있는 제 1반도체 칩, 복수의 본딩패드가 형성되어 있으며 상기 제 1반도체 칩 부착 영역의 외측 영역에 부착되는 접합 부재로 상기 제 1반도체 칩과 이격되어 부착되는 제 2반도체 칩, 상기 반도체 칩들의 본딩패드와 그에 대응되는 상기 인쇄회로기판의 접합패드를 전기적으로 연결시키는 도전성 금속선, 상기 반도체 칩들과 상기 도전성 금속선 및 그 접합 부위를 포함하여 인쇄회로기판의 상부를 봉지하는 봉지부, 및 상기 볼 패드에 부착되어 있는 외부 접속 단자를 포함하는 것을 특징으로 한다. 이에 따르면, 반도체 칩의 손상과 크랙의 발생을 미연에 방지함과 동시에 와이어 본딩 불량의 발생을 방지할 수 있다. 따라서, 신뢰성이 향상되고 크기가 감소된 멀티 칩 패키지를 얻을 수 있다.

Description

멀티 칩 패키지{Multi chip package}
본 발명은 반도체 칩 패키지에 관한 것으로서, 더욱 상세하게는 복수의 반도체 칩을 내재하여 단일 패키지로 구성되며 실장 수단으로서 인쇄회로기판(PrintedCircuit Board; PCB)을 이용하는 멀티 칩 패키지(Multi Chip Package; MCP)에 관한 것이다.
최근의 반도체 산업 발전 그리고 사용자의 요구에 따라 전자 기기는 더욱 더 소형화 및 경량화되고 있다. 이에 주로 적용되는 기술 중의 하나가 복수의 반도체 칩을 실장 수단에 탑재하여 하나의 단일 패키지로 구성하는 멀티 칩 패키징(multi chip packaging) 기술이다. 멀티 칩 패키징 기술이 적용된 예로는 메모리 기능을 수행하는 플래시 메모리(flash memory) 소자와 에스램(SRAM; Synchronous RAM) 소자를 하나의 TSOP(Thin Small Outline Package)로 구성한 멀티 칩 패키지가 있다.
멀티 칩 패키징 기술은 각각의 반도체 소자를 내재하는 단위 반도체 칩 패키지 두 개를 이용하는 것보다 크기와 무게를 감소시킬 수 있고 실장면적을 감소시킬 수 있어서 유리하다. 따라서, 소형화와 경량화가 요구되는 휴대용 전화기 등에서 실장면적의 축소와 경량화를 위해 많이 적용되고 있다.
멀티 칩 패키징 기술이 적용된 멀티 칩 패키지로서 잘 알려진 형태는 복수의 반도체 소자가 적층 형태로 내재되어 있는 것과 병렬로 배열된 형태로 내재되어 있는 것이다. 전자의 경우 반도체 소자를 적층시키는 구조이므로 제조 공정이 복잡하고 한정된 두께에서 안정된 공정을 확보하기 어려운 단점이 있고, 후자의 경우 평면상에 두 개의 반도체 칩을 배열시키는 구조이므로 크기 감소에 의한 소형화의 장점을 얻기가 어렵다. 보통 소형화와 경량화가 필요한 패키지에 적용되는 형태로서 반도체 소자를 적층시키는 형태가 많이 사용된다. 이와 같은 멀티 칩 패키지의 예를 소개하면 다음과 같다.
도 1은 종래 기술에 따른 멀티 칩 패키지의 예를 나타낸 단면도이다.
도 1을 참조하면, 이 멀티 칩 패키지(110)는 인쇄회로기판(115)에 제 1반도체 칩(111)이 접착제(121a)로 부착되어 있고, 그 제 1반도체 칩 위에 다시 제 2반도체 칩(113)이 접착제(121b)로 부착되어 있는 구조이다. 각각의 반도체 칩들(111, 113)은 모두 본딩패드(112,114)가 가장자리에 형성된 에지패드형(edge pad type)으로서, 제 1반도체 칩(111)의 크기가 제 2반도체 칩(113)의 크기보다 크다. 제 2반도체 칩(113)은 제 1반도체 칩(111)의 집적회로가 형성된 활성면의 본딩패드(112) 내측 영역에 부착되어 있다. 각각의 반도체 칩들(111,113)의 본딩패드(112,114)는 인쇄회로기판(115)에 형성되어 있는 접합패드(117)에 도전성 금속선(125a,125b)으로 와이어 본딩(wire bonding)되어 인쇄회로기판(115)의 밑면에 외부 접속 단자로서 부착되어 있는 솔더 볼(solder ball; 127)과 전기적으로 연결된다. 그리고, 반도체 칩들(111,113)과 도전성 금속선(125a,125b) 및 그 접합 부위를 포함하여 인쇄회로기판(115) 상부가 에폭시 성형 수지(epoxy molding compound)로 형성되는 봉지부(130)에 의해 외부환경으로부터 보호된다.
위에 소개된 바와 같이 인쇄회로기판을 이용하는 종래의 멀티 칩 패키지는 와이어 본딩을 위해서 상위에 위치한 반도체 칩이 하위에 위치한 반도체 칩의 크기보다는 작아야 하는 제약이 따른다. 상위의 반도체 칩의 크기가 하위의 반도체 칩의 크기보다 클 경우에 하위의 반도체 칩에 와이어 본딩이 어렵기 때문이다.
또한 종래의 멀티 칩 패키지는 하위의 반도체 칩 활성면에 반도체 칩이 직접 부착되기 때문에 공정의 진행 중에 하위 반도체 칩의 활성면 표면이 손상될 수 있고 부착 후에도 미세한 크랙(crack)이 발생될 수 있다.
본 발명의 목적은 패키지 크기를 감소시키고 반도체 칩 표면의 손상 및 미세한 크랙의 발생을 방지할 수 있는 멀티 칩 패키지를 제공하는 데 있다.
도 1은 종래 기술에 따른 멀티 칩 패키지의 예를 나타낸 단면도,
도 2는 본 발명에 따른 멀티 칩 패키지의 실시예를 나타낸 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
10,110; 멀티 칩 패키지 11,13,111,113; 반도체 칩
12,14,112,114; 본딩패드 15,115; 인쇄회로기판
16,116; 금속배선 17,117; 접합패드
18,118; 볼 패드 19,119; 비아 홀(via hole)
21,121a,121b; 접착제 22,23; 접착층
24; 탄성 중합체 필름(elastomer film)
25a,25b,125a,125b; 도전성 금속선
27,127; 솔더 볼 30,130; 봉지부
이와 같은 목적을 달성하기 위한 본 발명에 따른 멀티 칩 패키지는, 소정의 회로를 구성하는 금속배선이 형성되어 있고 상기 금속배선과 전기적으로 연결되는 접합패드와 볼 패드가 상면과 하면에 각각 형성되어 있는 인쇄회로기판, 복수의 본딩패드가 형성되어 있으며 상기 인쇄회로기판에 실장되어 있는 제 1반도체 칩, 복수의 본딩패드가 형성되어 있으며 상기 제 1반도체 칩 부착 영역의 외측 영역에 부착되는 접합 부재로 상기 제 1반도체 칩과 이격되어 부착되는 제 2반도체 칩, 상기 반도체 칩들의 본딩패드와 그에 대응되는 상기 인쇄회로기판의 접합패드를 전기적으로 연결시키는 도전성 금속선, 상기 반도체 칩들과 상기 도전성 금속선 및 그 접합 부위를 포함하여 인쇄회로기판의 상부를 봉지하는 봉지부, 및 상기 볼 패드에 부착되어 있는 외부 접속 단자를 포함하는 것을 특징으로 한다.
이하 첨부 도면을 참조하여 본 발명에 따른 멀티 칩 패키지를 보다 상세하게 설명하고자 한다.
도 2는 본 발명에 따른 멀티 칩 패키지의 실시예를 나타낸 단면도이다.
도 2를 참조하면, 이 멀티 칩 패키지(10)는 에지패드형의 반도체 칩들로서 제 1반도체 칩(11)과 그 제 1반도체 칩보다 큰 크기의 제 2반도체 칩(13)을 내재하고 있다.
이 멀티 칩 패키지(10)는 소정의 회로를 구성하는 금속배선(16)이 상면과 하면에 형성되어 있고, 상면에는 금속배선(16)과 연결되는 접합패드(17)가 형성되어 있으며, 하면에는 금속배선(16)과 연결되는 볼 패드(18)가 형성되어 있는 인쇄회로기판(15)을 실장수단으로 이용하고 있다.
인쇄회로기판(15) 상면의 접합패드(17) 내측 영역에 제 1반도체 칩(11)의 하면이 접착제(21)로 부착되어 있다. 그리고, 인쇄회로기판(15)의 접합패드(17)에 부착된 양면에 접착층(22,23)이 형성되어 있는 탄성 중합체 필름(elastomer film; 24)이 부착되고, 그 탄성 중합체 필름(24)이 제 2반도체 칩(13)의 하면 가장자리가 부착되어 있다. 이때, 제 2반도체 칩(13)은 탄성 중합체 필름(24)의 두께로 인하여 제 1반도체 칩(11)의 상부에서 제 1반도체 칩(11)과 이격되어 부착된다.
제 1반도체 칩(11)의 본딩패드(12)와 제 2반도체 칩(13)의 본딩패드(14)는 그에 대응되는 접합패드(17)에 도전성 금속선(25a,25b)으로 와이어 본딩되어 있다. 제 1반도체 칩(11)과 제 2반도체 칩(13)이 이격되어 있기 때문에 제 1반도체 칩(11)에 접합되어 있는 도전성 금속선(25a)의 루프가 제 2반도체 칩(13)의 하면에 접촉되지 않는다.
인쇄회로기판(15)에 형성되어 있는 접합패드(17)는 비아 홀(via hole; 19)을 통하여 하면에 형성되어 있는 금속배선(16)과 연결되고 그 금속배선(16)이 볼 패드(18)와 연결되어 있어서 반도체 칩들(11,13)은 인쇄회로기판(15)의 볼 패드(18)에 부착되어 있는 솔더 볼(27)과 전기적으로 연결된다.
그리고, 반도체 칩들(11,13)과 도전성 금속선(25a,25b) 및 그 접합 부위를 포함하여 인쇄회로기판(15) 상부가 에폭시 성형 수지로 형성되는 봉지부에 의해 물리적 또는 화학적인 외부환경으로 보호된다.
위의 실시예와 같이 본 발명에 따른 멀티 칩 패키지는 인쇄회로기판에 직접 부착되는 하위 반도체 칩과 접합 부재로 부착되는 상위 반도체 칩이 접합 부재의 두께로 인하여 이격되기 때문에 하위 반도체 칩과 접합되는 도전성 금속선의 와이어 루프 높이의 확보가 가능하다. 그리고, 하위 반도체 칩의 크기를 상위 반도체 칩의 크기보다 작도록 하고 하위 반도체 칩과의 와이어 본딩을 상위 반도체 칩의 내측으로 배치할 수 있어 패키지 크기의 축소가 가능하다.
접합 부재는 상위의 반도체 칩을 인쇄회로기판에 부착시킬 때 기울어짐(tilt)을 방지하기 위하여 접착층이 형성된 탄성 중합체 필름이나 폴리이미드 테이프를 사용한다. 또한, 접합 부재는 반도체 칩의 가장자리 하면에 부착되기 때문에 상위 반도체 칩에 대한 와이어 본딩을 진행할 때 가해지는 힘을 지지할 수 있게 된다.
한편, 본 발명에 따른 멀티 칩 패키지는 위에 소개한 실시예에 한정되지 않고 본 발명의 기술적 중심사상을 벗어나지 않는 범위 내에서 다양한 형태로 변형이 가능하다.
이상과 같은 본 발명에 의한 멀티 칩 패키지에 따르면 반도체 칩의 손상과 크랙의 발생을 미연에 방지함과 동시에 와이어 본딩 불량의 발생을 방지할 수 있다. 따라서, 신뢰성이 향상되고 크기가 감소된 멀티 칩 패키지를 얻을 수 있다.

Claims (3)

  1. 소정의 회로를 구성하는 금속배선이 형성되어 있고 상기 금속배선과 전기적으로 연결되는 접합패드와 볼 패드가 상면과 하면에 각각 형성되어 있는 인쇄회로기판, 복수의 본딩패드가 형성되어 있으며 상기 인쇄회로기판에 실장되어 있는 제 1반도체 칩, 복수의 본딩패드가 형성되어 있으며 상기 제 1반도체 칩 부착 영역의 외측 영역에 부착되는 접합 부재로 상기 제 1반도체 칩과 이격되어 부착되는 제 2반도체 칩, 상기 반도체 칩들의 본딩패드와 그에 대응되는 상기 인쇄회로기판의 접합패드를 전기적으로 연결시키는 도전성 금속선, 상기 반도체 칩들과 상기 도전성 금속선 및 그 접합 부위를 포함하여 인쇄회로기판의 상부를 봉지하는 봉지부, 및 상기 볼 패드에 부착되어 있는 외부 접속 단자를 포함하는 것을 특징으로 하는 멀티 칩 패키지.
  2. 제 1항에 있어서, 상기 접합 부재는 양면에 접착층이 형성된 탄성 중합체 필름인 것을 특징으로 하는 멀티 칩 패키지.
  3. 제 1항에 있어서, 상기 접합 부재는 양면에 접착층이 형성된 폴리이미드 테이프인 것을 특징으로 하는 멀티 칩 패키지.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030018207A (ko) * 2001-08-27 2003-03-06 삼성전자주식회사 반도체 칩 실장 밀도를 향상시킨 멀티 칩 패키지 및씨오비 패키지
KR20030018204A (ko) * 2001-08-27 2003-03-06 삼성전자주식회사 스페이서를 갖는 멀티 칩 패키지
KR20030075860A (ko) * 2002-03-21 2003-09-26 삼성전자주식회사 반도체 칩 적층 구조 및 적층 방법
WO2015168206A1 (en) 2014-04-29 2015-11-05 Micron Technology, Inc. Stacked semiconductor die assemblies with support members and associated systems and methods
CN118280952A (zh) * 2024-05-31 2024-07-02 甬矽电子(宁波)股份有限公司 芯片封装结构及其制作方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63128736A (ja) * 1986-11-19 1988-06-01 Olympus Optical Co Ltd 半導体素子
KR0128251Y1 (ko) * 1992-08-21 1998-10-15 문정환 리드 노출형 반도체 조립장치
JPH06120418A (ja) * 1992-10-07 1994-04-28 Nec Corp 混成集積回路の製造方法
JPH07221262A (ja) * 1994-02-07 1995-08-18 Hitachi Ltd 半導体モジュール

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030018207A (ko) * 2001-08-27 2003-03-06 삼성전자주식회사 반도체 칩 실장 밀도를 향상시킨 멀티 칩 패키지 및씨오비 패키지
KR20030018204A (ko) * 2001-08-27 2003-03-06 삼성전자주식회사 스페이서를 갖는 멀티 칩 패키지
KR20030075860A (ko) * 2002-03-21 2003-09-26 삼성전자주식회사 반도체 칩 적층 구조 및 적층 방법
WO2015168206A1 (en) 2014-04-29 2015-11-05 Micron Technology, Inc. Stacked semiconductor die assemblies with support members and associated systems and methods
US9418974B2 (en) 2014-04-29 2016-08-16 Micron Technology, Inc. Stacked semiconductor die assemblies with support members and associated systems and methods
CN106256018A (zh) * 2014-04-29 2016-12-21 美光科技公司 具有支撑构件的堆叠式半导体裸片组合件及相关的系统及方法
EP3138124A4 (en) * 2014-04-29 2018-03-07 Micron Technology, Inc. Stacked semiconductor die assemblies with support members and associated systems and methods
US10504881B2 (en) 2014-04-29 2019-12-10 Micron Technology, Inc. Stacked semiconductor die assemblies with support members and associated systems and methods
US11101262B2 (en) 2014-04-29 2021-08-24 Micron Technology, Inc. Stacked semiconductor die assemblies with support members and associated systems and methods
EP3869556A1 (en) * 2014-04-29 2021-08-25 Micron Technology, Inc. Stacked semiconductor die assemblies with support members and associated systems and methods
US11855065B2 (en) 2014-04-29 2023-12-26 Micron Technology, Inc. Stacked semiconductor die assemblies with support members and associated systems and methods
CN118280952A (zh) * 2024-05-31 2024-07-02 甬矽电子(宁波)股份有限公司 芯片封装结构及其制作方法

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