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KR100709695B1 - 반도체 패키지 - Google Patents

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KR100709695B1
KR100709695B1 KR1020050039741A KR20050039741A KR100709695B1 KR 100709695 B1 KR100709695 B1 KR 100709695B1 KR 1020050039741 A KR1020050039741 A KR 1020050039741A KR 20050039741 A KR20050039741 A KR 20050039741A KR 100709695 B1 KR100709695 B1 KR 100709695B1
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치아 밍 양
헝 유안 루
웨이 친 트사이
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오리엔트 세미컨덕터 일렉트로닉스 리미티드
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Abstract

반도체 패키지는 기판, 제1 칩, 비도전성 접착제, 제2 칩 및 복수의 지지 볼들을 포함한다. 제1 칩은 상부 표면과 상부 표면에 대향하는 하부 표면을 가지며, 하부 표면은 기판 상에 안착된다. 비도전성 접착제는 제1 칩의 상부 표면상에 배치된다. 제2 칩은 상부 표면과 상부 표면에 대향하는 하부 표면을 가지고, 하부 표면은 비도전성 접착제에 의해 제1 칩의 상부 표면상에 안착되며, 비도전성 접착제와 제2 칩 사이의 접착 면적은 제2 칩의 하부 표면 면적의 90% 이상이 된다. 지지 볼들은 비도전성 접착제 내에 배치되어 제2 칩을 지지한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
도 1 내지 도 3은 종래의 반도체 패키지의 제조 방법의 일예를 설명하기 위한 개략적인 단면도들이다.
도 4 및 도 5는 종래의 반도체 패키지의 제조 방법의 다른 예를 설명하기 위한 개략적인 단면도들이다.
도 6 내지 도 11은 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
100：반도체 패키지 110：기판
112：기판의 패드 120：제1 칩
122, 172：접착제 124：제1 칩의 패드
126：제1 본딩 와이어 128：제1 칩의 상부 표면
129：제1 칩의 하부 표면 130：비도전성 접착제
132：지지 볼 132a：제1 지지 볼
132b：제2 지지 볼 140：제2 칩
144：제2 칩의 패드 146：제2 본딩 와이어
148：제2 칩의 상부 표면 149：제2 칩의 하부 표면
150：제3 칩 160：제4 칩
170：제5 칩 180：수동 소자
182：솔더 페이스트 190：밀봉제
본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는 2개의 적층형 칩들, 상기 적층형 칩들 사이에 배치된 비도전성 접착제 및 본딩 와이어들에 요구되는 공간을 정의하는 지지 볼들을 구비하며, 상기 비도전성 접착제와 상부 칩 사이의 접착 면적이 상기 상부 칩의 하부 표면의 약 90% 이상이 됨에 따라 밀봉 공정 후의 스트레스의 집중을 감소시킬 수 있고, 칩의 균열을 방지할 수 있으며, 반도체 패키지의 수율을 향상시킬 수 있는 반도체 패키지에 관한 것이다.
본 출원은 2004년 5월 18일자로 출원한 중화인민공화국 출원번호 제200410042414.7호의 우선권 주장 출원이다.
소형화 및 높은 동작 속도에 대한 요구가 증대됨에 따라 다양한 전자 기기들에 있어서 다중 칩 모듈의 이용이 증가하고 있다. 상기 다중 칩 모듈은 단일 반도체 패키지 상에 하나 이상의 칩을 지지할 수 있는 모듈 또는 패키지이다. 예를 들면, 다중 칩 메모리 패키지는 공통적으로 공유하는 기판 상에 위치하는 몇 개의 메모리 칩들을 구비하며, 사이즈 측면에서 유리하고, 패키지의 저장 용량이 증가한다. 또한, 다중 칩 패키지는 높은 구동 속도를 가지며, IC 칩들과의 연결 길 이를 감소시킬 수 있으므로 신호 지연 및 액세스 시간을 줄일 수 있다. 더욱이, 다중 칩 패키지는 단일 반도체 패키지에 메모리 칩, 로직 칩, 마이크로프로세서 등과 같이 상이한 기능을 가진 칩들을 결합함으로써 통합적인 구동 기능을 가진다.
근래 들어, 후술하는 종래의 반도체 패키지와 같이 2개의 칩들이 단일 반도체 패키지에 적층되고 있다. 도 1 내지 도 3은 종래의 반도체 패키지의 제조 방법의 일예를 설명하기 위한 개략적인 단면도들이다.
종래의 일예에 따른 반도체 패키지(2)에 있어서, 종래의 반도체 패키지(2)는 기판(10), 하부 칩(20), 더미 칩(30) 및 상부 칩(40)을 포함한다. 도 1을 참조하면, 하부 칩(20)은 접착제(22)에 의해 기판(10) 상에 안착되며, 하부 칩(20)의 상부 표면(28)의 2개의 측면 에지부들 상에는 복수의 알루미늄 패드들(24)이 제공되어 복수의 제1 본딩 와이어들(26)을 통해 기판(10)의 복수의 패드들(12)에 전기적으로 연결된다. 도 2를 참조하면, 더미 칩(30)은 접착제(32)에 의해 하부 칩(20) 상에 안착되며, 5밀스(mils) 이상의 높이(H)와 같이 제1 본딩 와이어들(26)에 요구되는 공간을 정의한다. 도 3을 참조하면, 상부 칩(40)은 접착제(42)에 의해 더미 칩(30) 상에 안착되며, 상부 칩(40)의 상부 표면(48) 상에는 복수의 알루미늄 패드들(44)이 제공되어 복수의 제2 본딩 와이어들(46)을 통해 기판(10)의 패드들(12)에 전기적으로 연결된다. 따라서, 기판(10) 상에 2개의 칩들(20, 40)이 적층된다. 그러나, 종래의 반도체 패키지(2)에는 많은 제조비용과 긴 패키징 시간이 요구된다. 또한, 더미 칩과 접착제의 열팽창 계수의 차이가 존재하며, 이에 따라 밀봉 공정 후에 더미 칩과 접착제 사이의 계면의 스트레스가 증가함으로써, 칩 의 균열을 야기하고 반도체 패키지의 수율을 저하시킨다. 종래의 반도체 패키지(2)의 수율은 약 30% 내지 40% 정도가 된다.
도 4 및 도 5는 종래의 반도체 패키지의 제조 방법의 다른 예를 설명하기 위한 개략적인 단면도들이다.
종래의 반도체 패키지(50)의 다른 예는 전술한 종래의 일예에 따른 반도체 패키지(2)와 실질적으로 유사하다. 종래의 다른 예에 따른 반도체 패키지(50)는 기판(60), 하부 칩(70) 및 상부 칩(90)을 포함한다. 도 4를 참조하면, 복수의 알루미늄 패드들(74)이 하부 칩(70)의 상부 표면(78)의 동일한 측면 에지부 상에 배치된다. 도 5를 참조하면, 하부 칩(70)은 접착제(72)에 의해 기판(60) 상에 안착되며, 하부 칩(70)의 알루미늄 패드들(74)은 복수의 제1 본딩 와이어들(76)을 통해 기판(60)의 복수의 패드들(62)에 전기적으로 연결된다. 그 후, 상부 칩(90)이 접착제(92)에 의해 하부 칩(70) 상에 안착되며, 계단 적층 방식으로 하부 칩(70) 상에 적층된다. 최종적으로, 상부 칩(90)의 상부 표면(98) 상에는 복수의 알루미늄 패드들(94)이 제공되어 복수의 제2 본딩 와이어들(96)을 통해 기판(60)의 패드들(62)에 전기적으로 연결됨으로써, 2개의 칩들(70, 90)이 기판(60) 상에 적층된다. 그러나, 상술한 칩들은 통상적인 칩들과는 달리 특별하게 설계되어야 한다. 이에 따라, 상기 칩들을 수득하기 어려우며 칩의 비용이 증가하게 된다. 또한, 패키지가 전술한 계단 적층 방식으로 2개 이상의 적층된 칩들을 포함할 경우에는 각 칩들의 사이즈가 감소되어야 하며 칩들의 비용이 증가하게 된다.
또한, 대만 공개 특허 제442,876호(발명의 명칭: 다중 칩 패키지)에는 반도 체 패키지의 적층형 구조가 개시되어 있다. 상기 반도체 패키지는 칩 캐리어, 복수의 도전성 범프들, 복수의 본딩 와이어들, 복수의 칩들(예를 들면, 하부 칩 및 상부 칩) 및 접착층을 포함한다. 상기 하부 칩은 상기 캐리어 상에 배치된다. 상기 도전성 범프들은 상기 하부 칩 상에 배치된다, 상기 상부 칩은 상기 접착층을 통해 상기 하부 칩 상에 배치되며, 각 도전성 범프는 상기 상부 칩을 지지하도록 실린더형 돌기를 가진다. 그러나, 상기 접착층은 도전성 접착층이 아니고 상기 실린더형 돌기가 도전성 물질로 구성됨으로써, 상기 적층형 구조는 상기 접착층이 상기 하부 칩으로부터 상기 상부 칩을 완정하게 절연시키지 못하는 결과를 초래한다. 또한, 상기 실린더형 돌기는 상기 상부 칩의 표면에 선상을 야기할 수 있다.
또한, 대만 공개특허 제510,573호(발명의 명칭: 반도체 패키지의 적층형 다중 칩)에는 반도체 패키지의 적층형 구조가 개시되어 있다. 상기 반도체 패키지는 밀봉제, 복수의 칩들, 칩 캐리어, 복수의 금속 트레이스들 및 유리 섬유 에폭시 수지층을 포함한다. 상기 칩들은 상기 밀봉제 내에 밀봉되며, 각 칩은 상부 표면, 하부 표면 및 상기 상부 표면상에 형성된 복수의 본딩 패드들을 구비한다. 기판 또는 리드 프레임과 같은 상기 칩 캐리어는 상기 칩들을 실장하기 위하여 사용된다. 상기 금속 트레이스는 상기 칩의 본딩 패드들을 상기 칩 캐리어에 전기적으로 연결하도록 상기 밀봉제 내에 밀봉된다. 상기 유리 섬유 에폭시 수지층은 2개의 적층형 칩들을 실장하기 위하여 2개의 칩들 사이에 위치한다. 그러나, 상기 유리 섬유 에폭시 수지층은 연성 물질로 구성되며, 이에 따라 상기 유리 섬유 에폭시 수지층이 5밀스 이상이 높이와 같이 상기 본딩 와이어들(즉, 금속 트레이스들)에 요구되는 공간을 완전히 정의하지 못하게 된다.
따라서, 상술한 문제점을 해결할 수 있는 반도체 패키지가 요구된다.
본 발명의 일 목적은 비도전성 접착제와 칩 사이에 적절한 접착 면적을 가짐으로써 패키지 공정 후에 스트레스의 집중을 완화시킬 수 있고, 칩의 균열을 방지할 수 있으며 패키지 수율을 향상시킬 수 있는 반도체 패키지를 제공하는 것이다.
본 발명의 다른 목적은 비도전성 접착제 내에 배치되며 본딩 와이어들에 요구되는 공간을 정의하기 위하여 칩을 지지하는 복수의 지지 볼들을 구비하는 반도체 패키지를 제공하는 것이다.
상술한 본 발명의 목적들을 달성하기 위하여 본 발명에 따른 반도체 패키지는 기판, 제1 칩, 비도전성 접착제, 제2 칩 및 복수의 지지 볼들을 포함한다. 상기 제1 칩은 상부 표면과 상기 상부 표면에 대향하는 하부 표면을 구비하며, 상기 하부 표면은 상기 캐리어 상에 실장된다. 상기 비도전성 접착제는 상기 제1 칩의 상부 표면상에 배치된다. 상기 제2 칩은 상부 표면과 상기 상부 표면에 대향하는 하부 표면을 구비하며, 상기 하부 표면은 상기 제1 칩의 상부 표면상에 실장되고, 상기 비도전성 접착제와 상기 제2 칩 사이의 접착 면적이 상기 제2 칩의 하부 표면의 약 90% 이상이 된다. 상기 지지 볼들은 상기 제2 칩을 지지하도록 상기 비도전성 접착제 내에 배치된다.
종래의 반도체 패키지와 비교할 경우, 본 발명에 따른 반도체 패키지에 있어 서 상기 비도전성 접착제와 상기 제2 칩 사이의 적절한 접착 면적이 증가하여 상기 비도전성 접착제와 상기 제2 칩 사이의 계면의 열적 스트레스가 후속 공정 동안 전체 접착 면적에 걸쳐 분포되며, 이에 따라 열 경화 공정 후의 스트레스의 집중이 완화되고, 칩의 균열이 방지되며 패키지의 수율이 향상된다.
이하, 본 발명의 바람직한 실시예들에 따른 반도체 패키지를 첨부된 도면을 참조하여 상세하게 설명하지만 본 발명이 하기 실시예들에 의해 제한되거나 한정되는 것은 아니다. 하기 실시예들에 있어서, 실질적으로 동일한 부재들에 대해서는 동일하거나 유사한 참조 부호들을 사용한다.
도 6 내지 도 11은 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 6 내지 도 11을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100)가 도시된다. 반도체 패키지(100)는 기판(110), 제1 칩(120) 및 제2 칩(140)을 포함한다. 제1 칩(120) 및 제2 칩(140)은 DRAM(Dynamic Random Access Memory) 장치, SRAM(Static Random Access Memory) 장치, 플래시(flash) 메모리 장치, 램버스(Rambus) 메모리 장치 등의 메모리 칩들, 마이크로프로세서들, 로직(logic) 칩들 또는 라디오 칩들일 수 있다.
도 6을 참조하면, 기판(110) 상에는 복수의 패드들(112)이 제공된다. 제1 칩(120)은 상부 표면(128)과 상부 표면(128)에 대향하는 하부 표면(129)을 구비한다. 하부 표면(129)은 접착제(122)에 의해 기판(110) 상에 실장되며, 상부 표면(128)의 에지 부분들(상부 표면(128)의 양측 에지부들과 같은)에는 복수의 패드들(124)과 제1 칩(120)의 패드들(124)을 기판(110)의 패드들(112)에 전기적으로 연결하기 위한 복수의 제1 본딩 와이어들(126)이 제공된다. 제1 칩(120)의 패드들(124)은 알루미늄 패드들일 수 있다.
도 7a를 참조하면, 비도전성 접착제(130)는 제1 칩(120)의 상부 표면(128) 상에 배치된다. 복수의 지지 볼들(132)은 혼합 방식을 사용하여 비도전성 접착제(130) 내에 배치되며, 도 8에 도시한 바와 같이 제2 칩(140)을 지지한다. 지지 볼들(132)은 제1 본딩 와이어들(126)에 요구되는 공간을 정의하기 위하여 소정의 직경을 가진다. 예를 들면, 지지 볼들(132)은 약 5밀스(mils) 이상의 높이(H)를 가진다. 지지 볼들(132)은 고무와 같은 내열성 탄성 물질로 구성될 수 있다. 도 7b에 도시한 본 발명의 다른 실시예에 따르면, 지지 볼들(132)은 제1 지지 볼들(132a) 및 제2 지지 볼들(132b)로 구분되며, 제1 지지 볼들(132a)의 직경은 제2 지지 볼들(132b)의 직경 보다 크다. 제1 지지 볼들(132a)은 약 5밀스 이상의 높이(H)를 갖는 것과 같이 제1 본딩 와이어들(126)에 요구되는 공간을 정의하는 데 이용되며, 제2 지지 볼들(132b)은 제1 지지 볼들(132a)을 이격시키는 데 사용됨으로써, 제1 지지 볼들(132a)이 보다 규칙적이고 밀접하게 배열된다. 제2 지지 볼들(132b)의 수는 전체 지지 볼들(132)의 수의 약 20% 미만인 것이 바람직하다.
도 8을 다시 참조하면, 제2 칩(140)은 상부 표면(148)과 상부 표면(148)에 대향하는 하부 표면(149)을 구비한다. 하부 표면(149)은 비도전성 접착제(130)에 의해 제1 칩(120)의 상부 표면(128) 상에 실장되며, 하부 표면(149) 상에는 복수의 패드들(144)과 제2 칩(140)의 패드들(144)을 기판(110)의 패드들(112)에 전기적으로 연결시키기 위한 복수의 제2 본딩 와이어들(146)이 제공된다. 비도전성 접착제(130)와 제2 칩(140) 사이의 접착 면적은 제2 칩(140)의 하부 표면(149)의 면적의 약 90% 이상인 것이 바람직하다.
해당 분야에서 통상의 지식을 가진 자라면 본 발명에 따른 반도체 패키지(100)가 제2 칩(140)과 유사한 구조를 가지며 복수의 비도전성 접착제들 및 지지 볼들을 통해 제2 칩(140) 상에 적층되는 복수의 추가적인 칩들(도시되지 않음)을 더 포함할 수 있음을 이해할 수 있을 것이며, 이에 따라 적층되는 칩들의 사이즈를 감소시키지 않고 반도체 패키지(100)의 칩들의 수를 증가시킬 수 있을 것이다.
도 9를 참조하면, 반도체 패키지(100)는 각기 제1 칩(120) 및 제2 칩(140)과 유사한 구조를 갖는 제3 칩(150) 및 제4 칩(160)을 더 포함한다. 제3 칩(150) 및 제4 칩(160)은 비도전성 접착제(130)와 지지 볼들(132)에 의해 기판(110) 상에 적층되며, 이에 따라 반도체 패키지(100)의 칩들의 수가 증가한다. 비도전성 접착제(130)와 제4 칩(160) 사이의 접착 면적은 제4 칩(160)의 하부 표면(169)의 면적의 약 90% 이상이 된다.
도 10을 참조하면, 반도체 패키지(100)는 컨트롤 칩과 같은 제5 칩(170)과 복수의 수동 소자들(180)을 더 포함한다. 제5 칩(170)은 접착제(172)에 의해 기판(110) 상에 실장되며, 와이어 본딩 방식으로 기판(110)에 전기적으로 연결된다. 수동 소자들(180)은 솔더 페이스트(182)의 의해 기판(110)에 솔더되며, 기판(110)에 전기적으로 연결된다.
도 11을 참조하면, 제1, 제2, 제3, 제4 및 제5 칩(120, 140, 150, 160, 170), 수동 소자들(180) 및 모든 본딩 와이어들을 밀봉하기 위하여 에폭시 수지와 같은 밀봉제(190)가 기판(110) 상에 형성된다. 최종적으로, 밀봉제(190)가 절단되고, 커버(도시되지 않음)가 열접착 방식 또는 초음파 방식으로 밀봉제(190) 상에 결합되며, 이에 따라 패키지가 완성된다. 반도체 패키지(100)는 플래시 메모리 카드의 반도체 패키지가 될 수 있다.
종래의 반도체 패키지와 비교할 경우, 본 발명에 따른 반도체 패키지에 있어서 비도전성 접착제(130)와 제2 칩(140) 사이의 접착 면적이 증가하여 비도전성 접착제(130)와 제2 칩(140) 사이의 계면의 열적 스트레스가 후속 공정 동안 전체 접착 면적에 걸쳐 분포되며, 이에 따라 열 경화 공정 후의 스트레스의 집중이 완화되고, 칩의 균열이 방지되며 패키지의 수율이 향상된다. 대체로, 본 발명에 따른 반도체 패키지의 수율은 대략 92% 이상이 된다.
상기에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (14)

  1. 캐리어;
    상부 표면과 상기 상부 표면에 대향하며 상기 캐리어 상에 실장되는 하부 표면을 구비하는 제1 칩;
    상기 제1 칩의 상부 표면상에 배치되는 비도전성 접착제;
    상부 표면과 상기 상부 표면에 대향하며 상기 비도전성 접착제에 의해 상기 제1 칩의 상부 표면상에 실장되는 하부 표면을 구비하는 제2 칩; 및
    상기 비도전성 접착제 내에 배치되어 상기 제2 칩을 지지하는 복수의 지지 볼들을 포함하며,
    상기 비도전성 접착제와 상기 제2 칩 사이의 접착 면적이 상기 제2 칩의 하부 표면의 90% 이상이고,
    상기 캐리어 상에는 복수의 제1 패드들이 제공되고, 상기 제1 칩의 상부 표면상에는 복수의 제2 패드들과 상기 제1 칩의 제2 패드들을 상기 캐리어의 제1 패드들에 전기적으로 연결시키는 복수의 제1 본딩 와이어들이 제공되며,
    상기 지지 볼들은 제1 지지 볼들 및 제2 지지 볼들로 구분되어, 상기 제1 지지 볼들은 상기 제1 본딩 와이어들에 요구되는 공간을 정의하고, 상기 제2 지지 볼들은 상기 제1 지지 볼들을 이격시키는 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 제2 칩의 상부 표면상에는 복수의 제3 패드들과 상기 제2 칩의 제3 패드들을 상기 캐리어의 제1 패드들에 전기적으로 연결시키는 복수의 제2 본딩 와이어들이 제공되는 것을 특징으로 하는 반도체 패키지.
  3. 제 2 항에 있어서, 상기 제1 지지 볼들은 상기 제1 본딩 와이어들에 요구되는 공간을 정의하는 소정의 직경을 갖는 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서, 상기 제1 지지 볼의 직경이 상기 제2 지지 볼의 직경 보다 큰 것을 특징으로 하는 반도체 패키지.
  5. 삭제
  6. 제 4 항에 있어서, 상기 제2 지지 볼들의 수는 상기 지지 볼들의 수의 20% 이하인 것을 특징으로 하는 반도체 패키지.
  7. 제 1 항에 있어서, 상기 지지 볼들은 내열성 탄성 물질로 이루어지는 것을 특징으로 하는 반도체 패키지.
  8. 제 7 항에 있어서, 상기 지지 볼들은 고무로 이루어지는 것을 특징으로 하는 반도체 패키지.
  9. 제 1 항에 있어서,
    상부 표면과 상기 상부 표면에 대향하며 상기 캐리어 상에 실장되는 하부 표면을 구비하는 제3 칩; 및
    상부 표면과 상기 상부 표면에 대향하며 상기 비도전성 접착제에 의해 상기 제3 칩의 상부 표면상에 실장되는 하부 표면을 구비하는 제4 칩을 더 포함하며,
    상기 비도전성 접착제와 상기 제4 칩 사이의 접착 면적이 상기 제4 칩의 하부 표면의 90% 이상인 것을 특징으로 하는 반도체 패키지.
  10. 제 9 항에 있어서, 상기 캐리어 상에 실장되는 제5 칩을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제 10 항에 있어서, 상기 캐리어 상에 실장되는 복수의 수동 소자들을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  12. 제 11 항에 있어서, 상기 제2 칩의 상부 표면상에는 복수의 제3 패드들과 상기 제2 칩의 제3 패드들을 상기 캐리어의 제1 패드들에 전기적으로 연결시키는 복수의 제2 본딩 와이어들이 제공되고, 상기 제1, 제2, 제3, 제4 및 제5 칩들, 상기 수동 소자들 및 상기 본딩 와이어들을 밀봉하는 밀봉제를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  13. 제 12 항에 있어서, 상기 반도체 패키지는 메모리 카드의 반도체 패키지인 것을 특징으로 하는 반도체 패키지.
  14. 제 2 항에 있어서, 상기 제1 및 제2 칩들과 상기 제1 및 제2 본딩 와이어들을 밀봉하는 밀봉제를 더 포함하는 것을 특징으로 하는 반도체 패키지.
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Comment text: Amendment to Specification, etc.

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Comment text: Amendment to Specification, etc.

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