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KR20010071855A - 고전압 레벨 허용 트랜지스터 회로 - Google Patents

고전압 레벨 허용 트랜지스터 회로 Download PDF

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Publication number
KR20010071855A
KR20010071855A KR1020017000462A KR20017000462A KR20010071855A KR 20010071855 A KR20010071855 A KR 20010071855A KR 1020017000462 A KR1020017000462 A KR 1020017000462A KR 20017000462 A KR20017000462 A KR 20017000462A KR 20010071855 A KR20010071855 A KR 20010071855A
Authority
KR
South Korea
Prior art keywords
transistor
voltage level
circuit
biasing
voltage
Prior art date
Application number
KR1020017000462A
Other languages
English (en)
Inventor
아네마앤제이
길렌고드프리더스제이지엠
Original Assignee
롤페스 요하네스 게라투스 알베르투스
코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 롤페스 요하네스 게라투스 알베르투스, 코닌클리즈케 필립스 일렉트로닉스 엔.브이. filed Critical 롤페스 요하네스 게라투스 알베르투스
Publication of KR20010071855A publication Critical patent/KR20010071855A/ko

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    • H03—ELECTRONIC CIRCUITRY
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    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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    • H—ELECTRICITY
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    • H03K—PULSE TECHNIQUE
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Abstract

본 발명은 고 전압 레벨 허용 트랜지스터 회로에 관한 것으로서, 이는 고전압 레벨 노드에 작동가능하게 접속되는 제 1 트랜지스터와, 저전압 레벨 노드에 작동가능하게 접속되는 제 2 트랜지스터를 포함하는 다수의 캐스코드 트랜지스터를 포함하되, 제 1 트랜지스터는 가변 바이어싱 레벨을 제공하는 바이어싱 회로에 접속되고, 바이어싱 회로는 상기 고전압 레벨 노드에서의 전압 레벨과 관련되는 바이어싱 레벨을 제공한다.

Description

고전압 레벨 허용 트랜지스터 회로{A HIGH-VOLTAGE LEVEL TOLERANT TRANSISTOR CIRCUIT}
전계 효과 트랜지스터에서, 예컨대, 게이트 산화물에 걸리는 높은 전계(high electrical fields)는 산화물을 열화시키고 궁극적으로는 파괴한다. 과전압(over-voltages)으로 인한 채널 열 전자 주입(hot channel electron injection)도 게이트 산화물을 열화시킨다. 현재의 전계 효과 트랜지스터에서는 5.5 ㎹/㎝까지의 산화물 전계(electrical oxide fields)를 수용할 수 있다. 일반적으로, 정션파괴(junction breakdown)는 트랜지스터의 공칭 공급 전압(nominal supply voltage)의 두 배가 되는 전압에 대해서는 심각한 문제를 초래하지는 않는다. 그러나, 트랜지스터 열화의 주된 원인은 열 전자 주입(hot-electron injection)이며, 이는 공칭 공급 전압을 초과하는 전압에서 열화를 축적시킨다.
예를 들어, 고 전압 레벨 허용 트랜지스터 회로는 I/O 셀과 같이 서로 다른 공급 전압에서 동작하는 전자 회로 사이에서 입력/출력(I/O) 버퍼 회로로서 사용된다. 통상적인 I/O 셀에서, 출력 전압 스윙(output voltage swing)은 회로가 구현되는 반도체 공정에 대해 허용되는 공칭 공급 전압 이하이다. 트랜지스터 단자에 너무 높은 전계가 걸려서 생기는 트랜지스터의 수명 문제가 거듭되지 않도록 하면서 I/O 패드에서 허용가능한 전압 스윙을 증가시키기 위해서는, 셀의 트랜지스터 단자의 작동 전압을 제한하여야 한다. 전형적으로, 이는 미국 특허 제 5,825,206 호에 개시된 바와 같이 적절히 바이어스된 캐스코드 트랜지스터를 이용하여 수행된다.
이러한 종래 기술의 해법에 따르면, 수명 문제를 방지하기 위해, 복합 데이터 신호 제어 바이어싱 회로(complex data signal controlled biasing circuitry)를 사용하여 캐스코드 트랜지스터를 바이어싱한다.
본 발명은 고전압 레벨 노드(a high-voltage level node)에 작동가능하게 접속되는 제 1 트랜지스터와, 저전압 레벨 노드(a low-voltage level node)에 작동가능하게 접속되는 제 2 트랜지스터를 포함하는 다수의 캐스코드 트랜지스터(a plurality of cascoded transistors)를 포함하되, 상기 제 1 트랜지스터는 가변 바이어싱 레벨(a variable biasing level)을 제공하는 바이어싱 회로(a biasing circuit)에 접속되는 고전압 레벨 허용 트랜지스터 회로(a high-voltage level tolerant transistor circuit)에 관한 것이다.
이제 첨부하는 도면을 참조하여 본 발명을 보다 상세하게 설명하도록 한다.
도 1은 I/O 출력 셀의 개략도.
도 2는 도 1의 회로의 전형적인 실시예의 개략도.
도 3은 도 1의 회로의 다른 실시예.
도 4는 본 발명의 기본 원리를 나타내는 간략화된 회로도.
도 5는 본 발명에 따른 고 전압 레벨 허용 트랜지스터 회로의 제 1 실시예.
도 6은 본 발명에 따른 고 전압 레벨 허용 트랜지스터 회로의 제 2 실시예.
도 7은 도 6의 실시예에 기초한 적층 고 전압 레벨 허용 트랜지스터 회로도.
도 8a 내지 도 8d는 도 6의 고 전압 레벨 허용 트랜지스터 회로의 일부의 또 다른 회로도.
도 9는 본 발명에 따른 고 전압 레벨 허용 트랜지스터 회로의 제 3 실시예.
도 10은 도 9의 실시예에 기초한 고 전압 레벨 허용 트랜지스터 회로의 적층 실시예.
도 11 및 도 12는 각각 도 9의 고 전압 레벨 허용 트랜지스터 회로의 제 1 및 제 2 변형.
도 13은 도 10의 고 저압 레벨 허용 트랜지스터 회로의 변형.
도 14는 본 발명에 따른 고 전압 레벨 허용 트랜지스터 회로의 제 4 실시예의 회로도.
도 15는 도 10의 실시예에 기초한 I/O 입력 셀의 실시예의 회로도.
도 16은 파워-다운 스타트-업 회로를 구비하는 도 14의 고 전압 레벨 허용 트랜지스터 회로의 회로도.
도 17 내지 도 19는 도 16의 파워-다운 스타트-업 회로와 함께 사용되는 파워-다운 스타트-업 회로의 회로도.
도 20은 도 16의 파워-다운 스타트-업 회로의 완전한 회로도.
도 21은 도 7의 실시예에 기초한 고 전압 허용 출력 회로의 회로도.
본 발명의 목적은 회로의 공칭 내부 공급 전압의 적어도 두 배에 대해 강인한, 간단한 고 전압 허용 트랜지스터 회로를 제공하는 것이다.
이를 위해, 본 발명에 따르면, 바이어싱 회로는 고 전압 레벨 노드에서의 전압 레벨과 관련되는 바이어싱 레벨을 제공하도록 구성된다.
본 발명은, 고 전압 레벨 노드에서의 전압에 대응하여 트랜지스터의 바이어싱 레벨을 제어함으로써, 이를테면, 고 전압 레벨 노드에 접속되는 캐스코드 트랜지스터의 수명 문제를 줄일 수 있다는 인식에 기초한다.
본 발명에 따르면, 고 전압 레벨 노드에서의 전압 레벨이 제 1 기준값 미만이면 바이어싱 전압 레벨이 감소하고, 고 전압 레벨 노드에서의 전압 레벨이 제 2 기준값을 초과하면 바이어싱 전압 레벨이 증가한다. 고 전압 레벨 노드에서의 전압 레벨과 바이어싱 전압 레벨 사이의 차분(differences)이 트랜지스터 회로의 공칭 공급 전압의 근사값을 초과하지 않도록 제 1 및 제 2 기준값과 실제 바이어싱 전압 레벨을 선택하여야 한다.
본 발명에 따른 바이어싱 회로의 실시예에서, 고 전압 레벨 노드에서의 전압 레벨에 응답하여 동작하는 전압 레벨 쉬프터는 제 1 캐스코드 트랜지스터의 원하는 바이어싱 레벨을 얻는 데 사용된다.
본 발명에 따른 고 전압 레벨 허용 트랜지스터 회로의 비교적 간단한 실시예에서, 제 3 트랜지스터는 제 1 및 제 2 트랜지스터 사이에 캐스코드되며, 제 1 및 제 2 트랜지스터는 트랜지스터 회로의 내부 공급 전압에 의해 바이어싱되도록 접속되는 자신의 제어 전극을 구비하고, 전압 레벨 쉬프터는 제 1 트랜지스터를 바이패싱하기 위해 다이오드로서 작동가능하게 접속되는 적어도 하나의 제 4 트랜지스터를 포함한다.
다이오드 접속된 트랜지스터의 수는 전계 효과 트랜지스터의 경우에서의 드레인-게이트 전압과 같은 제 1 트랜지스터의 최대 정션 전압과 고 전압 레벨 노드에서의 최대 허용가능 전압에 의해 결정된다.
제 1 트랜지스터의 드레인-게이트 전압에 의한 고 전압 레벨 노드에서의 전압 레벨의 제한을 방지하기 위해, 본 발명의 다른 실시예는, 바이어싱 회로가 바이어싱 전압을 인가하는 바이어싱 단자를 구비하는 쌍안정 트리거 회로(bistable trigger circuit)를 포함하되, 트리거 회로는 고 전압 레벨 노드에서의 전압 레벨에 대응하여 제 1 트랜지스터를 바이어싱하는 가변 바이어싱 레벨을 제공하도록 구성된다는 점에서, 제 1 트랜지스터의 제어 전극에서의 바이어싱 전압에 대한 활성 제어를 제공한다.
전계 효과 트랜지스터의 경우, 본 발명에 따른 쌍안정 트리거 회로는 전술한 제 1 및 제 2 기준값에 따라 제 1 트랜지스터의 드레인-게이트 전압의 활성 제어를 제공한다.
본 발명에 따른 바이어싱 회로의 실시예에서, 트리거 회로는 제 1 트랜지스터와 비교할 때 반대의 도전형을 갖는 제 5 및 제 6 트랜지스터를 포함하는데, 제 5 및 제 6 트랜지스터는 제 1 트랜지스터의 제어 전극에 작동가능하게 접속되는 제 1 채널 전극을 구비하고, 제 5 트랜지스터는 바이어싱 단자를 포함하는 제 2 채널 전극을 구비하며, 제 6 트랜지스터는 상기 고 전압 레벨 노드의 제 1 트랜지스터 다운스트림의 제 1 채널 전극에 접속되는 제 2 채널 전극을 구비하고, 제 5 및 제 6 트랜지스터는 제 6 및 제 5 트랜지스터의 제 2 채널 전극에 작동가능하게 접속되는 자신의 제어 전극을 각각 구비한다.
전계 효과 트랜지스터의 경우, 쌍안정 트리거 회로는 제 1 캐스코드 트랜지스터의 게이트-소스 전압이 고 전압 레벨 노드에서의 고 전압에 대해 낮고 고 전압 레벨 노드에서의 전압이 낮은 경우에는 제 1 트랜지스터의 게이트-소스 전압이 높도록 동작한다.
본 발명에 따른 트랜지스터 회로의 바람직할 실시예에서, 트리거 회로는 제 1 트랜지스터와 비교할 때 반대의 도전형을 갖는 제 5 및 6 트랜지스터를 포함하고, 제 5 및 6 트랜지스터는 제 1 트랜지스터의 제어 전극에 작동가능하게 접속되는 제 1 채널 전극을 구비하며, 제 5 트랜지스터는 바이어싱 단자를 포함하는 제 2 채널 전극을 구비하고, 제 6 트랜지스터는 고전압 레벨 노드를 향한 상기 제 1 트랜지스터 업스트림(upstream)의 제 1 채널 전극에 접속되는 제 2 채널 전극을 구비하며, 제 5 및 6 트랜지스터는 제 6 및 5 트랜지스터의 상기 제 2 채널 전극에 작동가능하게 접속되는 자신의 제어 전극을 각각 구비한다
이러한 바람직한 실시예를 이용하면, 전계 효과 트랜지스터의 경우, 제 1 캐스코드 트랜지스터의 드레인-게이트 전압은 적은 누설 전류를 제공하도록 제어된다.
유리하게도, 산화물 전계를 증가시키지 않고 채널 열 전자 주입을 감소시키기 때문에, 전술한 쌍안정 트리거 바이어싱 회로는 다수의 캐스코드 제 1 트랜지스터에 대해 적층가능한데, 적층의 바이어싱 단자는 고 전압 레벨 노드의 인접하는 적층 다운스트림의 제 1 트랜지스터의 제어 전극에 작동가능하게 접속된다. 실제로, 전계 효과 트랜지스터의 경우, 추가된 각각의 캐스코드 트랜지스터 및 관련된 바이어싱 회로를 이용하면, 고 전압 레벨 노드에서의 허용가능한 전압은 대략 1 V만큼 상승한다.
단일의 제 1 트랜지스터와 쌍안정 바이어싱 회로에 의해 제공되는 허용가능한 전압이 (1 미만으로) 매우 낮은 경우, 제 6 트랜지스터의 제 2 전극에 작동가능하게 직렬 접속되는 다이오드 접속 트랜지스터와 같이 비교적 작은 레벨 쉬프터를 추가함으로써 여분의 캐스코드 단(an extra cascode stage)을 방지할 수 있다.
적층된 제 1 트랜지스터 및 관련된 바이어싱 회로의 경우, 허용가능한 전압 레벨이 너무 낮으면, 바이어싱 공급 전압과 작동가능하게 직렬 접속되는 다른 전압 레벨 쉬프터를 이용하면 추가 적층을 방지할 수 있다.
본 발명에 따른 트랜지스터 회로의 일 실시예에서, 다른 레벨 쉬프터는 제 3 트랜지스터와 비교할 때 반대의 도전형을 갖는 제 7 트랜지스터를 포함하며, 제 7 트랜지스터는 고 전압 레벨 노드를 향한 제 3 트랜지스터 업스트림의 채널 전극에 작동가능하게 접속되는 제어 전극과 제 3 트랜지스터의 제어 전극에 작동가능하게 접속되는 제 2 레벨 전극과 고 전압 레벨 노드를 향한 바이어싱 회로 업스트림을 바이어싱하기 위해 작동가능하게 접속되는 제 1 채널 전극을 포함한다.
본 발명에 따른 트랜지스터 회로의 또 다른 실시예에서, 레벨 쉬프터는 고전압 레벨 노드와 제 1 트랜지스터 사이에 다이오드로서 작동가능하게 직렬 접속되는 제 4 트랜지스터와, 고전압 레벨 노드에 작동가능하게 접속되는 제 8 캐스코드 트랜지스터 및 제 9 트랜지스터와, 전압 레벨 쉬프터와 미분 회로(differentialcircuit)의 제 1 반전 입력(a first inverting input) 사이에 작동가능하게 직렬 접속되는 제 10 트랜지스터를 포함하는데, 미분 회로의 제 2 비반전 입력은 저전압 레벨 노드에 작동가능하게 접속되고, 미분 회로의 출력은 제 9 트랜지스터의 제어 전극에 접속되며, 제 1, 10, 8 트랜지스터는 트랜지스터 회로의 공급 전압에 의해 바이어싱되도록 접속되는 자신의 제어 전극을 구비한다.
이 실시예에서, 트랜지스터 회로는 각각이 특정한 영역에서 작동하는 2 개의 캐스코드 트랜지스터 적층으로 이루어진다. 제 1 트랜지스터와 레벨 쉬프터를 포함하는 적층은 전술한 방식으로 고 전압 레벨 노드에서의 고 전압 레벨에서 작동하며, 제 8 및 제 9 트랜지스터를 포함하는 적층은 고 전압 레벨 노드에서의 저 전압에 대해 인에이블된다. 이를 위해, 반전기 회로와 접속되는 제 10 트랜지스터는 고 전압 레벨 노드에서의 전압 레벨을 감지하는 감지 수단으로서 작동한다.
내부 공급 전압이 다운된 동안 - 칩이 파워-다운 모드(a power-down mode)를 갖는 대형 버스 상에서 통신하는 시스템에서 발생할 수 있음 - 애플리케이션에서 트랜지스터 회로의 올바른 동작을 보장하기 위해, 예컨대, 본 발명에 따른 트랜지스터 회로는 바이어싱 전압을 인가하는 캐스코드 전압 발생기를 더 포함하는데, 캐스코드 전압 발생 회로는 바이어싱 전압을 제공하기 위해 고전압 레벨 노드에 작동가능하게 접속되는 제 1 전압 레벨 쉬프터와, 트랜지스터 회로의 내부 공급 전압 과 파워-다운-스타트-업 회로(a power-down-start up circuit)에 의해 공급되는 바이어싱 전압 사이를 스위칭하도록 구성되는 파워-업-스위치 회로(a power-up-switch circuit)를 포함한다.
본 발명에 따른 비교적 간단한 트랜지스터 회로의 실시예에서, 파워-다운 스타트-업 회로는 제 1 및 2 직렬 접속 다이오드 적층을 포함하며, 파워-업-스위치 회로는 다이오드 적층 사이에 직렬 접속되는 제 1 및 2 트랜지스터 스위치를 포함한다.
파워-다운 스타트-업 회로는 필요할 때마다 파워 다운 모드에서 캐스코드 트랜지스터를 충전한다. 파워-업 모드에서는, 캐스코드를 내부 공급 전압에 바이어스하는 것이 편리한데, 이는 파워-업 스위치 회로에 의해 달성된다.
허용가능한 전압 레벨을 개선하기 위해 추가의 캐스코드 트랜지스터를 적층하는 대신, 본 발명의 또 다른 실시예에서는 서로 다른 도전형의 캐스코드 트랜지스터 및 관련된 바이어싱 회로가 고 전압 레벨 노드와 시스템 접지와 같은 제 1 공급 전압 노드 사이에, 그리고 고 전압 레벨 노드와, 사용 중에 고 전압 레벨 노드에서의 전압 레벨의 액세스 시의 소정 전압 레벨을 갖는 제 2 공급 전압 레벨 노드 사이에 접속되도록 구성된다. 이 회로를 이용하여, 트랜지스터 회로의 내부 공급 전압의 3 배까지 허용가능한 전압을 처리할 수 있다.
도면에서 동일한 기능이나 목적을 갖는 구성요소는 동일한 참조 번호를 사용하였다.
예를 들어, 금속 산화물 반도체 트랜지스터(Metal Oxide Semiconductor Transistor : MOST) 분야에서는, 계속 감소하는 게이트 산화물 두께로 인해 매 세대마다 공급 전압이 감소하고 있다.
그러나, 수 세대에 걸친 반도체 회로를 상호접속하기 위해서는 고 전압 허용 입력/출력(I/O) 버퍼 회로, 즉, I/O 출력 셀 및 I/O 입력 셀 모두가 사용되고 있다.
도 1은 저 전압 레벨 노드 또는 패드(2)와 고 전압 레벨 노드 또는 패드(3)를 구비하는 I/O 출력 셀(1)을 도시하고 있다. 예컨대, 디지털 I/O 패드 셀의 경우, 저 전압 레벨 노드(2)에서의 전압 VL은 0 내지 2.5 V 범위일 것이고, 고 전압 레벨 노드(3)에서의 전압 VH는 0 내지 5.5 V 범위일 것인데, 이는 각각 이진수 "0"과 "1"에 대응한다.
이를테면, MOST에서, 고 전압 허용을 달성하는 통상적인 방법은 도 2에 도시한 것과 같은 바이어스 캐스코드 트랜지스터 회로(a biased cascoded transistor circuit)를 사용하는 것이다. 설명을 위해, 단 하나의 전계 효과 트랜지스터만을사용하였다. 그러나, 본 발명은 디지털 I/O 셀과 MOST에만 한정되지 않고, 아날로그 회로, 바이폴라 트랜지스터 등에도 적용될 수 있다.
단순화하기 위해, 도 2의 회로는 제 1 및 제 2 NMOS 캐스코드 트랜지스터 T1 및 T2를 구비하는 개방 드레인 셀(an open drain cell)을 도시하고 있다. 즉, 트랜지스터 T1의 드레인은 고 전압 레벨 노드(3)에 직접 접속된다. 도 2의 회로에서, 트랜지스터 T2는 반전기(5)를 통해 구동되고, 제 1 트랜지스터 T1은 바이어싱 전압 소스(4)에 의해 바이어스된다. 시스템 접지는 짧고 굵은 선(6)으로 표시된다. 반전기(5)는 NAND 게이트, 버퍼 회로 등과 같은 다른 적절한 구동 회로로 대체할 수 있지만, 이에 한정되지는 않는다.
예를 들어, 최대 내부 공급 전압 Vdd의 2 배까지의 고 전압 허용을 달성하기 위해서는, 드레인-소스, 게이트-소스, 게이트-드레인 전압이 트랜지스터가 설계된 반도체 공정의 공칭 공급 전압 Vdd를 초과하는 것을 방지하여, 채널 열 전자 주입으로 인한 수명 문제 또는 직접 산화물 열화(direct oxide degradation)를 막아야 한다.
즉, 도 2의 회로의 경우, 예컨대, 2.5 V의 공급 전압에서 작동하는 회로에서 2Vdd 허용을 달성하기 위해서는, T1 및 T2의 온-상태 드레인-소스 전압(on-state drain source voltage)이 2.5 V를 초과해서는 안 된다. 내부 공급 전압 Vdd가 2.5 V라는 사실은 바이어싱 전압 소스(4)의 바이어싱 전압 V1이 다음을 만족시켜야 함을 의미한다.
여기서, Vdd는 내부 공급 전압이고, Vgs는 스위치 온 직후의 트랜지스터 T1의 게이트-소스 전압이다.
이러한 통상적인 회로는 많은 단점이 있다. 바이어싱 전압 V1은 매우 정밀하게 설정해야 하는데, 내부 공급 전압 Vdd보다 높아서 구현하기가 어렵다. 이들 조건 중 하나가 만족되지 않으면, 회로의 수명은 보장할 수 없다. 이상적인 경우에만, 2Vdd 허용을 얻을 수 있다. 그러나, 이 경우 안전 마진(safety margin)은 0으로, 실제 사용이 불가능하다.
제 3 캐스코드 NMOS 트랜지스터 T3을 추가하면, 도 3에 도시한 회로가 된다. 이 캐스코드 트랜지스터 T3은 바이어싱 전압 V3을 제공하는 전압 소스(7)에 의해 바이어스된다.
내부 전압 레벨 Vdd가 2.5 V라 가정하면, 2Vdd의 전압 허용을 달성하기 위해서, 제 3 트랜지스터 T3은 2.5 V의 내부 전압 레벨 Vdd와 동일한 전압 V3으로 바이어스될 것이다. 제 1 트랜지스터 T1은 내부 공급 전압의 2 배 가까운 전압, 즉, V1 ≒ 5 V로 바이어스되어야 한다. 저 전압 레벨 노드(2)에서의 전압이 2.5 V이면, 트랜지스터 T2는 오프 상태 누설(off-state leakage)만을 나타내어, 트랜지스터 T3의 소스 전극이 2.5 V의 내부 공급 전압 Vdd와 가까운 전압을 나타내게 된다. 바이어싱 전압 V3이 2.5 V인 경우, 트랜지스터 T3은 오프 상태 누설을 나타내어, 트랜지스터 T1은 캐스코드된다. 트랜지스터 T1의 게이트 전극은 트랜지스터 T1의 바이어싱 전압 V1과 동일한 전압, 즉, 본 실시예에서는 약 5 V를 나타낸다. 따라서, 고 전압 레벨 노드(3)에서의 전압 레벨은 약 5.5 V가 된다. 이러한 소위 정상"하이(high)" 상태에서, 캐스코드 트랜지스터의 단자, 특히, 드레인-게이트에 걸리는 전압은 내부 공급 전압 Vdd를 초과하지 않는다. 회로는 캐스코드 트랜지스터의 바이어싱 전압을 적절히 선택함으로써 알맞은 안전 마진을 얻을 수 있다.
저 전압 레벨 노드(2)에서의 저 레벨 전압이 0 V인 경우, 트랜지스터 T2가 완전히 스위치 온, 즉, 완전히 도전(fully conductive) 되어, 트랜지스터 T3의 소스는 시스템 접지 근처의 전압, 즉, 0 V를 나타내게 된다. 바이어싱 전압 V3이 Vdd 정도이면, 트랜지스터 T3이 완전히 도전되어 트랜지스터 T1의 소스 전극은 접지 레벨 전압을 나타내게 될 것이다. 따라서, 고 전압 레벨 노드(3)는 0 V의 전압 레벨을 나타낼 것이다.
그러나, 바이어싱 전압 V1이 약 5 V로 고정되면, 이 정상 "로우(low)" 상태에서, 트랜지스터 T1의 드레인-게이트 단자에 걸리는 전압은 반도체 공정 중의 최대 전압 Vdd의 약 2 배로서, 높은 산화물 전계(high oxide fields)로 인한 전술한 수명 문제를 야기하게 된다. 트랜지스터 T1의 게이트-소스 단자에 걸리는 전압 강하 역시 비교적 높은 산화물 전계를 일으키는 내부 공급 전압 Vdd의 두 배를 나타내게 된다. 대부분의 실제적인 경우, 반도체 회로의 벌크(bulk)와 드레인 사이의 과전압(an over voltage)으로 인한 정션 파괴(junction breakdown)는 최대 공급 전압 Vd의 두 배가 되는 전압에 대해서는 특별한 문제점을 나타내지 않는다.
본 발명에 따른 도 3의 회로에서 트랜지스터 T1에 대한 수명 문제를 방지하기 위해서, 트랜지스터 T1은 도 4에서 개략적으로 도시한 바와 같이 가변 바이어싱 전압 V1을 갖는 가변 바이어싱 소스(8)에 의해 바이어스된다. 바이어싱 전압 V1은다음과 같이 변한다.
여기서, V1H는 고 바이어싱 전압 레벨, V1L은 저 바이어싱 전압 레벨, Vth1은 제 1 기준 전압, Vth2는 제 2 기준 전압이다.
고 바이어싱 전압 레벨 V1H는 고 전압 레벨 노드(3)에서의 전압이 높은 경우, 전형적으로 V1H > Vdd인 경우, T1의 수명을 보장하기에 충분히 높아야 한다. 저 바이어싱 전압 레벨 V1L은 VH가 낮은 경우 수명을 보장하기에 충분히 낮아야 하며, 캐스코드 트랜지스터 T1, T2가 스위치 오프되지 않도록 충분히 높아야 한다. 즉, 캐스코드 트랜지스터 회로는 약한 도전 상태로 남아있어야 한다. 전형적으로, V1l은, 예컨대, Vdd와 동일할 수 있다. 기준 전압 Vth1과 Vth2는 트랜지스터 회로가 형성되는 반도체 공정에 따라 결정되는 다른 값 중에서 적절히 선택할 수 있다.
본 발명에 따르면, 바이어싱 전압 소스(8)는 고 전압 레벨 노드(3)에서의 전압 레벨과 관련된 바이어싱 전압 V1을 제공하여, 바이어싱 전압 V1이 고 저압 레벨 노드(3)에서의 전압을 "추종(follow)"하도록 구성된다.
본 발명의 제 1 실시예 중, 도 5에 도시한 회로도에서, 다이오드 접속 NMOS 트랜지스터(a diode-connected NMOS transistor) T4 형태인 바이어싱 회로는 트랜지스터 T1의 주 채널(main channel)을 바이패싱(bypassing)하도록 작동한다.
수학식 (1)을 참조하면, 트랜지스터 T1의 드레인 전극에 자신의 게이트 및드레인 전극이 접속되고, 트랜지스터 T1의 소스 전극에 자신의 소스 전극이 접속된, 다이오드 접속 트랜지스터 T4는 다음과 같은 전압 레벨 쉬프터(a voltage level shifter)로서 작동한다.
여기서, ΔV는 트랜지스터 T4가 제공하는 전압 레벨 쉬프트이다.
트랜지스터 회로는 다음과 같이 작동한다.
트랜지스터 T1과 T3은 바이어싱 전압, 예를 들어, 회로의 내부 공급 전압 Vdd와 동일한 V3을 제공하는 고정된 전압 소스(7)에 의해 바이어스된다. 저 전압 레벨 노드(2)에서의 VL이 "하이"이면, 트랜지스터 T2는 오프 상태가 되어 오프 상태 누설을 나타낼 것이다. 따라서, 트랜지스터 T3의 소스에는 바이어싱 전압 V3 정도의 전압이 인가된다. 고 전압 레벨 노드(3)의 전압이 약 2Vdd이면, (고 전압 레벨 노드(3)의 정방향 다운스트림인) 다이오드 접속 트랜지스터 T4는 도전 상태가 되어, 트랜지스터 T3의 드레인에서의 전압이 VH-ΔV가 되는데, ΔV는 순방향 다이오드 접속된 트랜지스터 T4에 걸리는 전압 강하이다. 도 5로부터, 트랜지스터 T1의 게이트-소스 바이어싱 전압 Vgs1을 다음과 같이 유도할 수 있다.
2Vdd 허용 트랜지스터 회로인 경우, 즉, VH = 2Vdd이고 V3 = Vdd인 경우, 수학식 (3)으로부터 다음이 성립한다.
따라서, 고 전압 레벨 노드(3)에서의 고 전압과 V3이 Vdd와 같으면, 트랜지스터 T1의 드레인-게이트 전압과 게이트-소스 전압은 모두 회로의 최대 내부 공급 전압 Vdd를 초과하지 않게 된다.
"로우" 전압 VL이 저 전압 레벨 노드에 인가되면, 트랜지스터 T1, T2, T3이 도전 상태가 되어, 고 전압 레벨 노드(3)에서의 전압은 로우 레벨, 대략 시스템 접지가 된다. 이는 도 3을 참조하여 전술한 바와 같다. 따라서, 트랜지스터 T4는 비도전된다. 도 3의 회로와는 달리, V3 = Vdd이면, 트랜지스터 T1의 드레인-게이트 정션에 걸리는 전압은 Vdd를 초과하지 않으며, 트랜지스터 T1의 게이트-소스 전압도 마찬가지이다.
따라서, 본 발명에 따라 도 5에 도시한 실시예에서의 트랜지스터 회로의 경우에는 수명 문제를 효과적으로 방지할 수 있다.
트랜지스터 회로가 2Vdd를 초과하는 고 전압 레벨 노드(3)에서의 전압을 허용하려면, 보다 높은 전압 레벨 쉬프트가 제공되어야 하는데, 이는 단일 다이오드 접속 트랜지스터 T4를 대체하는 다이오드 또는 다이오드 접속 트랜지스터의 적층으로 용이하게 구현할 수 있다. 그러나, 이런 경우, 고 전압 레벨 노드(3)에서의 전압 레벨은 트랜지스터 T1의 산화물 전계에 의해 명백히 제한되는데, 즉, T1의 드레인-게이트 전압은 최대 허용가능 출력 전압 VH를 결정한다.
도 6은 본 발명에 따른 트랜지스터 회로의 제 2 실시예를 도시하는데, 도 5의 회로의 장점을 유지하면서 드레인-게이트 전압 제한을 해결한다. 본 발명에 따른 트랜지스터 회로의 제 2 실시예에서는, 고 전압 레벨 노드(3)에 접속되는 캐스코드 트랜지스터의 게이트-소스 전압에 대한 활성 제어가 이루어진다. 이것이 제 1 NMOS 트랜지스터로서 도 6의 회로에서는 Tb1로 나타낸다. Ta1로 나타낸 트랜지스터는 도 5의 트랜지스터 T1에 대응한다는 사실에 유의해야 한다. 마찬가지로, Ta4와 Tb4로 표시한 NMOS 트랜지스터는 도 5의 트랜지스터 T4에 기능적으로 대응한다.
도 6의 실시예에서, 트리거 회로는 PMOS 트랜지스터 T5 및 T6에 의해 형성된다. T5와 T6의 소스는 Tb1의 게이트에 접속되고, T6의 게이트는 T5의 드레인에 접속되며 바이어싱 단자(9)를 형성한다. T5의 게이트는 T6의 드레인과 Tb1의 소스에 접속되고, 바이어싱 단자(9)는 Ta1의 게이트와 바이어싱 전압 소스(7)에 접속된다.
작동 시에, 고 전압 레벨 노드(3)에서의 VH가 하이 레벨이면, 트랜지스터 T6이 도전되므로 트랜지스터 Tb1의 게이트-소스 전압이 작게 되어, 트랜지스터 Tb1의 소스 전압은 VH- ΔV 정도가 되는데, 여기서 ΔV는 다이오드 접속 트랜지스터 Tb4에 걸리는 전압 강하로서 이에 의해 고온 채널 전자 주입 및 높은 산화물 전계를방지할 수 있다. 고 전압 레벨 노드(3)에서의 VH가 로우 레벨이면, 트랜지스터 T5가 도전 상태가 되므로 트랜지스터 Tb1의 게이트-소스 전압은 바이어싱 전압 소스(7)의 전압 레벨 정도인 하이 레벨이 된다.
따라서, 트랜지스터 T5와 T6이 제공하는 활성 제어 트리거 회로를 이용하면, 산화물 전계를 증가시키지 않고도 고온 채널 전자 주입을 효과적으로 감소시킬 수 있는데, 이는 도 7의 회로도에 도시한 바와 같이 이 회로를 용이하게 적층할 수 있음을 암시한다.
도 7에서는, 다른 캐스코드 트랜지스터 Tc1 및 관련된 레벨 쉬프터 Tc4와 트리거 회로 Tc5 및 Tc6이 적층되어, 트랜지스터 Tb1의 게이트가 바이어싱 회로를 포함하는 트랜지스터 Tc6의 드레인에 접속된다.
물론, 도 8에 도시하고 도 6 및 도 7을 참조하여 논의한 NMOS 트랜지스터 T4와 PMOS 트랜지스터 T5, T6을 포함하는 바이어싱 회로 및 캐스코드 NMOS 트랜지스터 T1도 도 8b 내지 도 8d에 도시한 바와 같이 서로 다른 도전형의 트랜지스터를 이용하여 구현할 수 있다. 반대의 도전형을 갖는 유사한 트랜지스터는 * 표를 갖는 동일한 참조 부호로 표시된다. 단자 9는 각각의 바이어싱 회로의 바이어싱 단자를 나타낸다. 당업자는 전술한 내용으로부터 다른 실시예의 동작을 명백히 알 수 있을 것이다.
본 발명에 따른 트랜지스터 회로의 바람직한 제 3 실시예는 도 9에 도시되어있다. 도 6의 실시예와는 달리, 트랜지스터 T6의 드레인은 트랜지스터 T1의 드레인 및 트랜지스터 T5의 게이트에 접속되어 있다. 또한, 전압 레벨 쉬프터는 생략된다.
도 9의 트랜지스터 회로에서, 트랜지스터 T5 및 T6은 수학식 (1)과 도 4에 따라, 바이어싱 전압 소스(7)의 전압과 트랜지스터 T1의 드레인 전압 사이에서 트랜지스터 T1의 게이트 전압을 스위치한다.
도 9의 회로에 따르면 누설 전류가 감소하고, 적층이 가능하여, 도 10에 도시한 바와 같이 허용 전압이 보다 높아진다.
도 10에서, 보다 낮은 회로, 즉, 트랜지스터 Ta1, Ta5, Ta6에 대해, 캐스코드 트랜지스터 Ta1의 바이어싱 전압은 다음과 같다.
여기서, ΔV는 VH의 "하이" 상태에서 Tb1에 걸리는 전압 강하이다. 실제로, 예를 들어, 정션 누설 및 몸체 효과의 존재로 인해, 전압 강하 ΔV는 전형적으로 약 1 V이다.
도 9의 회로를 다시 참조하면, 예를 들어, 캐스코드 트랜지스터 T1 전압 강하를 증가시킴으로써, 회로가 보다 높은 전압을 허용하도록 할 수 있다. 캐스코드에 걸리는 이러한 보다 높은 전압 강하는 매우 높은 속도(이를테면, 슬류 레이트 제어(slew-rate control) 없는 I/O)에서 작동하는 회로에 대해 문제를 야기할 수 있지만, 보다 느린 회로에서는 문제를 일으키지 않는다. 이러한 보다 높은 전압 강하는 도 11 및 도 12에 개략적으로 도시한 바와 같이 트랜지스터 T1의 드레인과 트랜지스터 T6의 드레인 사이에 레벨 쉬프트 회로를 추가함으로써 달성할 수 있다.
도 11은 트랜지스터 T6의 드레인에 직렬 접속된 ΔV 전압 레벨 쉬프터(11)를 이용한 실시예이고, 도 12는 트랜지스터 T6의 드레인 및 트랜지스터 T5의 게이트의 정션 포인트와 직렬 접속된 ΔV 전압 레벨 쉬프터(12)를 이용한 실시예이다. 이러한 레벨 쉬프터의 실시예로는 (작은) MOST 다이오드가 있다.
허용가능한 전압이 너무 낮은 경우, 비교적 작은 레벨 쉬프터를 추가하는 대신 여분의 캐스코드 단을 필요로 하지 않는다는 점에서 이 방법은 매우 효과적이다. 전체 칩 면적의 점유에 있어서 적층 캐패시터의 수(따라서, 캐스코드의 수)가 중요하다는 점에 주목하면(동일한 전류 드라이브를 갖고 동일한 전체 W/L을 갖는 적층 트랜지스터가 3 개에서 4 개로 늘어나면 사실 상 16/9 ≒ 2 만큼의 파워의 증가를 초래함), 허용가능한 전압을 증가시키는 본 해결 방법은 칩 면적 면에서 매우 효과적이다.
충분한 트랜지스터 회로의 수명을 위해서는 회로의 모든 트랜지스터가 충분한 수명을 가져야 한다. 바이어싱 트리거 회로의 트랜지스터 T5 및 T6은 비교적 높은 스트레스를 받는데, 제 1 트랜지스터 T1의 드레인과 트랜지스터 T5의 드레인사이의 전압 강하는 상당히 크다. 이는 트랜지스터 T5 및 T6에 대해 고 산화물 스트레스 및 고온 캐리어 주입을 야기할 수 있다.
이 문제를 해결하기 위해, 도 10에 도시한 것과 같은 캐스코드 바이어싱 회로나 다른 레벨 쉬프터를 추가하여 트랜지스터 T5 및 T6에서의 전압을 제한할 수 있다. 이해하겠지만, 후자의 방법은 면적 면에 있어서는 효율적이지 않다.
도 13의 회로도에서 도시한 PMOS 트랜지스터 T7을 포함하는 또 다른 전압 레벨 쉬프터를 추가하는 실시예에서, T7의 주 채널은 바이어싱 전압 소스(7)에 직렬 접속되어 있고, 게이트는 캐스코드 트랜지스터 T3의 드레인에 접속되어 있다.
본 발명에 따른 트랜지스터 회로의 제 3 실시예는 도 14의 회로도에 도시되어 있다.
이 회로는 2 개의 캐스코드 NMOS 트랜지스터의 적층을 포함하는데, 제 1 적층은 트랜지스터 T1, T2, T4에 의해 포함되고, 제 2 적층은 트랜지스터 T8, T9에 의해 포함된다. 다이오드 접속 트랜지스터 T4는 바이어싱 전압 소스의 전압을 Vdd와 같은 내부 공급 전압과 동일한 레벨로 낮추기 위한 전압 레벨 쉬프터로서 작동한다. 나아가, 전압 레벨 소스(7)에 대한 정밀도 요구가 상당히 줄어든다. 각각의 캐스코드 적층은 특정 영역에서 작동한다. 트랜지스터 T8의 수명을 보장하기 위해, 이 캐스코드 적층은 반전기(5)를 통해 저 전압 레벨 노드(2)에 작동가능하게 접속되는 비반전 입력(+)과 트랜지스터 T10의 소스에 접속되는 반전 입력(-)을 구비하는 미분 회로(13)와 트랜지스터 T10에 의해 스위치된다. 로직 게이트, 아날로그 회로 등과 같은 다른 적절한 소자로 회로(13)를 대체할 수 있으나, 이에 한정되지는 않는다는 사실에 유의하여야 한다.
트랜지스터 T8과 T9의 캐스코드 트랜지스터 단은 고 전압 레벨 노드(3)에서의 전압이 로우가 되면 작동가능하게 되어, 이 스택의 수명을 보장한다. 트랜지스터 T10은 고 전압 레벨 노드(3)에서의 전압을 감지하는 역할을 한다.
도 8a 내지 도 8d를 참조하여 설명한 바와 같이, 도 9 내지 도 14를 참조하여 도시하고 논의한 실시예도 서로 다른 도전형의 MOS 트랜지스터, 바이폴라 트랜지스터 등을 이용하여 구현할 수 있다.
위에서 본 발명에 따른 트랜지스터 회로를 I/O 출력 셀과 관련하여 설명하였지만, 도 15는 도 10의 트랜지스터 회로를 이용하여 구현되는 고 전압 허용 I/O 입력 셀의 회로도를 도시하고 있다.
고 전압 허용 트랜지스터 회로는 전술한 것과 동일한 방식으로 작동한다. 당업자는 입력 회로(14)를 구동하기 위해 도 10의 회로 대신 본 발명에 따라 다른 고 전압 허용 회로를 사용할 수 있다는 것을 이해할 것이다.
위에서 내부 공급 전압 Vdd를 고 전압 노드에서의 전압이 하이(예컨대, 2Vdd)가 될 때의 그 공칭값(nominal value)으로 나타낸다고 가정한다. 그러나, I/O 회로가 다중 칩 애플리케이션에서 작동하는 경우, 이를테면, 파워-다운 모드로 칩이 거대 버스 상에서 통신하는 경우, 이 조건이 항상 만족되는 것은 아니다.
내부 공급 전압이 다운 된 동안 고 전압 레벨 노드는 2Vdd일 것이다. 예방 조치가 없으면, 이는 트랜지스터 회로의 심각한 수명 문제를 일으킬 수도 있다. 이 문제를 해결하고 수명을 보장하기 위해, 내부 공급 전압이 다운되더라도 캐스코드 트랜지스터 회로에 대한 적절한 바이어싱 전압을 발생시키는 캐스코드 전압 발생기(a Cascode Voltage Generator : CVG) 회로(15)가 개발되었다.
도 16의 회로도는 도 14를 참조하여 전술한 본 발명에 따른 트랜지스터 회로의 실시예에 기초하는데, CVG 회로(15)는 본 발명에 따른 고 전압 허용 트랜지스터 회로의 안전 파워-다운 작동에 필요한 바이어싱 전압 VO를 자신의 출력 단자 O에서 다음과 같이 발생시킨다.
또는
여기서, Vi는 CVG(15)의 입력 단자 L에서의 내부 공급 전압이다.
위 수학식 (7)과 수학식 (8)의 조건은 (내부) 파워-다운 모드에서 심각한 MOST 열화가 발생하지 않도록 보장하는 것으로, 이 조건은 수명을 위해서 만족되어야 한다.
실질적인 실시예에서, CVG 회로(15)는 2 부분으로 이루어진다. 제 1 부분은 CVG 회로의 출력 단자 O에서의 바이어싱 전압을 발생시키는 역할을 하는데, 바이어싱 전압은 회로 내의 모든 MOS 트랜지스터의 수명을 보장하기에 충분히 높다. 이 부분은 파워-다운 모드에서 작동될 수 있어야 하며, 고 전압 레벨 노드(3)에서 파워-업 과도 현상(power-up transients)을 추종하도록 빨라야 한다. 본 실시예에서, 이 부분은 파워-다운 스타트 업(Power-Down Start up : PDS) 회로로 표시한다. CVG 회로(15)는 내부 전압 Vi가 파워 업된 경우 파워-다운 모드에서 파워-업 모드로 스위치할 수 있는 제 2 부분을 더 포함한다. 이 회로 부분은 파워-업 스타트 업(Power-Up Start up : PUS) 회로라 표시한다.
도 17 내지 도 19는 고 전압 레벨 노드(3)에 대한 접속을 위해 CVG 회로(15)의 단자 H와 시스템 접지(6) 사이에 접속된 다수의 다이오드(NMOST 다이오드 접속 트랜지스터)를 포함하는 PDS 회로의 구현을 도시하고 있다. 도 17의 회로에서, 전압 클램프(16)는 출력 단자 O에서 필요한 바이어싱 전압을 제공한다. 도 18은 간단한 다이오드 클램프를 이용하여 전압 클램프를 구현하는 것을 도시하고 있다. 다이오드에 걸리는 전압 강하 때문에, 이 회로는, 예를 들어 2Vdd의 고 전압 레벨이 고 전압 레벨 노드(3)에 걸리는 경우 다이오드에 걸리는 전압 강하가 대략 Vdd가 되도록 구성될 수 있다.
출력 단자 O에서의 전압은 심각하게 동요(fluctuate)할 수 있는데, 이는 수명을 단축시킨다. 빠른 파워-다운 스타트 업을 유지하면서 이러한 동요를 최소화하는 방식이 도 19에 도시되어 있다. 단자 H에서의 전압이 충분히 높으면, 리플 억제 캐패시턴스(a ripple suppression capacitance) C가 직렬 접속 트랜지스터 T13을 통해 스위치된다. 따라서, PDS 회로는 필요할 때마다 파워-다운 모드에서 고 전압 레벨 허용 트랜지스터 회로에 대한 바이어싱 전압을 제공한다. 그러나, 파워-업 모드에서는 회로의 내부 공급 전압, 즉, Vdd에 의해 공급되는 바이어싱 전압을 갖는 것이 바람직하다. 이를 달성하기 위해, PDS는 디스에이블되어야 하고, 내부 공급 전압은 CVG 회로의 출력 단자 O에 게이트되어야 한다. 파워-업 스위치 PUS는 이 역할을 담당한다.
일 실시예에서, PUS는 도 20에 도시한 바와 같이 기본적으로 활성 제어 트랜지스터 스위치 T18로 이루어진다.
NMOS 트랜지스터 T12와 PMOS 트랜지스터 T14는 NMOS 트랜지스터 T15 및 T16과 직렬 접속된 리플 억제 캐패시턴스 C를 갖는 PDS 회로를 포함한다. 도 20에 도시한 CVG 회로에서, PDS는 입력 단자 L에서의 내부 공급 전압 Vi가 "하이"이면 자동으로 스위치 오프됨과 동시에 자신의 내부 공급 전압을 CVG 출력 단자 O로 게이트한다.
EN 입력을 갖는 NAND로 반전기(17)를 대체함으로써, CVG 회로를 사용자 구성가능 회로(a user configurable circuit)로 바꿀 수 있다. PMOST T14의 N 웰은 PMOST의 빌트-인 소스-웰 정션(built-in source-well junction)을 이용하거나 다이오드로서 접속된 NMOS 트랜지스터에 의해 이 정션을 바이패스함으로써 적절하게 바이어스되어야 한다.
도 7을 참조하여 도시하고 논의한 본 발명의 트랜지스터 회로의 실시예에 기초하면, 예를 들어, 2 개의 3Vdd 허용 회로로부터 3Vdd 푸쉬-풀형 고 전압 허용 회로(push-pull type high-voltage tolerant circuit)를 형성할 수 있다.
도 21의 회로도에서는, 서로 반대의 도전형을 갖는 2 개의 2Vdd 허용 트랜지스터 회로가 캐스코드되어 있다. * 표시는 동일한 기능을 수행하면서 반대의 도전형을 갖는 트랜지스터임을 나타낸다. 전압 소스(10)는 전압 소스(7)와 유사한 방식으로 캐스코드를 바이어스한다. 참조 부호 (20)는 레벨 쉬프터와 PMOST 드라이버를 나타내는데, 이는 저 전압 레벨 노드(2)와 다른 고 전압 레벨 노드(19)를 접속하며, 3Vdd를 허용한다. 고 전압 레벨 노드(3)에는 2Vdd의 전압이 인가된다.
당업자는 첨부하는 청구범위에서 규정한 신규하고 독창적인 내용을 벗어나지 않으면서 그 강인성을 개선하기 위해 본 발명에 따른 트랜지스터 회로의 여러 위치에 레벨 쉬프터를 도입할 수 있음을 이해할 것이다.

Claims (16)

  1. 고전압 레벨 노드(a high-voltage level node)에 작동가능하게 접속되는 제 1 트랜지스터와,
    저전압 레벨 노드(a low-voltage level node)에 작동가능하게 접속되는 제 2 트랜지스터
    를 포함하는 다수의 캐스코드 트랜지스터(a plurality of cascoded transistors)를 포함하되,
    상기 제 1 트랜지스터는 가변 바이어싱 레벨(a variable biasing level)을 제공하는 바이어싱 회로(a biasing circuit)에 접속되고,
    상기 바이어싱 회로는 상기 고전압 레벨 노드에서의 전압 레벨과 관련된(relative to) 바이어싱 레벨을 제공하는
    고전압 레벨 허용 트랜지스터 회로(a high-voltage level tolerant transistor circuit).
  2. 제 1 항에 있어서,
    상기 바이어싱 회로는 상기 고전압 레벨 노드에서의 상기 전압 레벨에 응답하여 동작하는 전압 레벨 쉬프터(a voltage level shifter)를 포함하는 고전압 레벨 허용 트랜지스터 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 및 제 2 트랜지스터 사이에 제 3 캐스코드 트랜지스터를 더 포함하되,
    상기 제 1 및 제 3 트랜지스터는 상기 트랜지스터 회로의 내부 공급 전압(an internal supply voltage)에 의해 바이어스되도록 접속되며,
    상기 레벨 쉬프터는 상기 제 1 트랜지스터를 바이패싱(bypassing)하도록 다이오드로서 작동가능하게 접속되는 적어도 하나의 제 4 트랜지스터를 포함하는
    고전압 레벨 허용 트랜지스터 회로.
  4. 제 3 항에 있어서,
    상기 제 1, 2, 3 트랜지스터는 하나의 도전형(one conductivity type)을 갖고, 상기 제 4 트랜지스터는 반대의 도전형을 갖는 고전압 레벨 허용 트랜지스터 회로.
  5. 제 1 내지 4 항 중 어느 한 항에 있어서,
    상기 바이어싱 회로는 바이어싱 전압을 인가하는 바이어싱 단자(a biasing terminal)를 구비하는 쌍안정 트리거 회로(a bistable trigger circuit)를 포함하고,
    상기 트리거 회로는 상기 고전압 레벨 노드에서의 상기 전압 레벨에 응답하여 상기 제 1 트랜지스터를 바이어싱하는 가변 바이어싱 레벨(a variable biasing level)을 제공하도록 구성되는
    고전압 레벨 허용 트랜지스터 회로.
  6. 제 5 항에 있어서,
    상기 트리거 회로는 상기 제 1 트랜지스터와 비교할 때 반대의 도전형을 갖는 제 5 및 6 트랜지스터를 포함하고,
    상기 제 5 및 6 트랜지스터는 상기 제 1 트랜지스터의 제어 전극(a control electrode)에 작동가능하게 접속되는 제 1 채널 전극을 구비하며,
    상기 제 5 트랜지스터는 상기 바이어싱 단자를 포함하는 제 2 채널 전극을 구비하고,
    상기 제 6 트랜지스터는 상기 고전압 레벨 노드의 상기 제 1 트랜지스터 다운스트림(downstream)의 제 1 채널 전극에 접속되는 제 2 채널 전극을 구비하며,
    상기 제 5 및 6 트랜지스터는 상기 제 6 및 5 트랜지스터의 상기 제 2 채널 전극에 작동가능하게 접속되는 자신의 제어 전극을 각각 구비하는
    고전압 레벨 허용 트랜지스터 회로.
  7. 제 5 항에 있어서,
    상기 트리거 회로는 상기 제 1 트랜지스터와 비교할 때 반대의 도전형을 갖는 제 5 및 6 트랜지스터를 포함하고,
    상기 제 5 및 6 트랜지스터는 상기 제 1 트랜지스터의 제어 전극에 작동가능하게 접속되는 제 1 채널 전극을 구비하며,
    상기 제 5 트랜지스터는 상기 바이어싱 단자를 포함하는 제 2 채널 전극을 구비하고,
    상기 제 6 트랜지스터는 상기 고전압 레벨 노드를 향한 상기 제 1 트랜지스터 업스트림(upstream)의 제 1 채널 전극에 접속되는 제 2 채널 전극을 구비하며,
    상기 제 5 및 6 트랜지스터는 상기 제 6 및 5 트랜지스터의 상기 제 2 채널 전극에 작동가능하게 접속되는 자신의 제어 전극을 각각 구비하는
    고전압 레벨 허용 트랜지스터 회로.
  8. 제 7 항에 있어서.
    상기 제 6 트랜지스터의 상기 제 2 채널 전극과 작동가능하게 직렬 접속되는 다른 레벨 쉬프터를 포함하는 고전압 레벨 허용 트랜지스터 회로.
  9. 제 6, 7, 8 항 중 어느 한 항에 있어서,
    다수의 캐스코드 제 1 트랜지스터 및 관련 적층 바이어싱 회로(associated stacked biasing circuits)를 포함하되,
    상기 적층의 바이어싱 단자는 상기 고전압 레벨 노드의 인접하는 적층 다운스트림의 제 1 트랜지스터의 제어 전극에 작동가능하게 접속되는
    고전압 레벨 허용 트랜지스터 회로.
  10. 제 6, 7, 8, 9 항 중 어느 한 항에 있어서,
    상기 바이어싱 공급 전압과 작동가능하게 직렬 접속되는 또 다른 전압 레벨 쉬프터를 포함하는 고전압 레벨 허용 트랜지스터 회로.
  11. 제 10 항에 있어서,
    상기 또 다른 레벨 쉬프터는 상기 제 3 트랜지스터와 비교할 때 반대의 도전형을 갖는 제 7 트랜지스터를 포함하고,
    상기 제 7 트랜지스터는
    상기 고전압 레벨 노드를 향한 상기 제 3 트랜지스터 업스트림의 채널 전극에 작동가능하게 접속되는 제어 전극과,
    상기 제 3 트랜지스터의 제어 전극에 작동가능하게 접속되는 제 2 레벨 전극과, 상기 고전압 레벨 노드를 향한 바이어싱 회로 업스트림을 바이어싱하기 위해 작동가능하게 접속되는 제 1 채널 전극
    을 포함하는 고전압 레벨 허용 트랜지스터 회로.
  12. 제 1 항 또는 제 2 항에 있어서,
    상기 레벨 쉬프터는
    상기 고전압 레벨 노드와 상기 제 1 트랜지스터 사이에 직렬 접속되는 다이오드로서 작동가능하게 접속되는 제 4 트랜지스터와 상기 고전압 레벨 노드에 작동가능하게 접속되는 제 8 캐스코드 트랜지스터 및 제 9 트랜지스터와
    상기 전압 레벨 쉬프터와 미분 회로(differential circuit)의 제 1 반전 입력(a first inverting input) 사이에 작동가능하게 직렬 접속되는 제 10 트랜지스터
    를 포함하되,
    상기 미분 회로의 제 2 비반전 입력은 상기 저전압 레벨 노드에 작동가능하게 접속되고,
    상기 미분 회로의 출력은 상기 제 9 트랜지스터의 제어 전극에 접속되며,
    상기 제 1, 10, 8 트랜지스터는 상기 트랜지스터 회로의 공급 전압에 의해 바이어싱되도록 접속되는 자신의 제어 전극을 구비하는
    고전압 레벨 허용 트랜지스터 회로.
  13. 제 1 내지 12 항 중 어느 한 항에 있어서,
    바이어싱 전압을 인가하는 캐스코드 전압 발생기를 더 포함하되,
    상기 캐스코드 전압 발생 회로는
    바이어싱 전압을 제공하기 위해 상기 고전압 레벨 노드에 작동가능하게 접속되는 제 1 전압 레벨 쉬프터와,
    상기 트랜지스터 회로의 내부 공급 전압과 파워-다운-스타트-업 회로(a power-down-start up circuit)에 의해 공급되는 상기 바이어싱 전압 사이를 스위칭하도록 구성되는 파워-업-스위치 회로(a power-up-switch circuit)
    를 포함하는
    고전압 레벨 허용 트랜지스터 회로.
  14. 제 13 항에 있어서,
    상기 파워-다운-스타트 업 회로는 제 1 및 2 직렬 접속 다이오드 적층을 포함하며,
    상기 파워-업-스위치 회로는 상기 다이오드 적층 사이에 직렬 접속되는 제 1 및 2 트랜지스터 스위치를 포함하는
    고전압 레벨 허용 트랜지스터 회로.
  15. 제 13 항 또는 제 14 항에 있어서,
    상기 제 1 및 제 2 트랜지스터 스위치를 구동하는 제 1 및 2 반전기 회로를 포함하는 고전압 레벨 허용 트랜지스터 회로.
  16. 제 1 내지 15 항 중 어느 한 항에 있어서,
    다수의 제 1 캐스코드 트랜지스터 및 관련 바이어싱 회로와 다수의 제 2 캐스코드 트랜지스터 및 관련 바이어싱 회로를 포함하되,
    상기 다수의 제 1 캐스코드 트랜지스터는 상기 고전압 레벨 노드와 제 1 공급 전압 노드 사이를 접속하도록 구성되고, 상기 다수의 제 2 캐스코드 트랜지스터는 상기 고전압 레벨 노드와, 사용 중에 상기 고전압 레벨 노드에서의 상기 전압 레벨의 액세스 시의 소정 전압 레벨을 갖는 제 2 공급 전압 레벨 노드 사이를 접속하도록 구성되는 고전압 레벨 허용 트랜지스터 회로.
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