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KR20010064101A - DDR synchronous memory device accomplishing high speed write operation - Google Patents

DDR synchronous memory device accomplishing high speed write operation Download PDF

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KR20010064101A
KR20010064101A KR1019990062233A KR19990062233A KR20010064101A KR 20010064101 A KR20010064101 A KR 20010064101A KR 1019990062233 A KR1019990062233 A KR 1019990062233A KR 19990062233 A KR19990062233 A KR 19990062233A KR 20010064101 A KR20010064101 A KR 20010064101A
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South Korea
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signal
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data strobe
input
terminal
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Inventor
가순택
Original Assignee
박종섭
주식회사 하이닉스반도체
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Abstract

PURPOSE: A DDR synchronous memory device performing high speed write operation is provided to accelerate write operation and to improve write access time as well as write recovery time. CONSTITUTION: The DDR synchronous memory device includes the first pulse input device(310), the second pulse input device(320) and a write column controller(300). The first pulse input device inputs the pulse signal generated at every falling edge of an upper data strobe signal. The second pulse input device inputs the pulse signal generated at every falling edge of a lower data strobe signal. The write column controller detects which one of the two pulse signals is input later than the other and outputs a write column signal. The write column controller further include the first input node, the second input node, a latch, the first inverter, the second inverter and an output node. The latch latches the first output signal as well as the second output signal. The first inverter inverts the phase of the first output signal. The second inverter inverts the phase of the second output signal.

Description

고속의 라이트 동작을 수행하는 디디알 동기식 메모리 장치{DDR synchronous memory device accomplishing high speed write operation}DDR synchronous memory device accomplishing high speed write operation

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 라이트(Write) 동작시에 빠른 라이트 접근 시간(Write Access Time)을 구현하는 라이트 제어 장치를 갖는 디디알(DDR) 동기식 메모리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory devices, and more particularly, to a synchronous (DDR) synchronous memory device having a write control device that implements a fast write access time during a write operation.

일반적으로 DDR 동기식 메모리의 라이트 동작 특성을 보면, 라이트 명령 후에 데이타가 입력되는데 데이터 스트로브 신호는 라이트(Write) 데이터가 입력되는 입력 버퍼를 제어하여 데이터 스트로브신호의 상승과 하강 에지(Edge)에 동기되어 라이트(Write) 데이터가 입력되도록 한다. 상기 데이터 스트로브 신호는 데이터 스트로브 버퍼를 통하여 입력되어 내부 제어 신호로 출력되는데, 상기 데이터 스트로브 신호의 상승 에지에 동기되어 펄스로 생성되는 상승에지 데이터 스트로브 신호와 상기 데이터 스트로브 신호의 하강 에지에 동기되어 펄스로 생성되는 하강 에지데이터 스트로브 신호로 나뉜다. 또한, 입출력 데이터 패드(DQ)가 상위 데이터 패드(UDQ)와 하위 데이터 패드(LDQ)로 나뉘어져 있기 때문에 데이터 스트로브 신호도 상위 데이터 스트로브 신호(UDS)와 하위 데이터 스트로브 신호(LDS)로 나뉘어져 있다.Generally, the write operation characteristic of DDR synchronous memory shows that data is input after a write command, and the data strobe signal is synchronized with the rising and falling edges of the data strobe signal by controlling the input buffer to which write data is input. Write data is input. The data strobe signal is input through a data strobe buffer and output as an internal control signal. The data strobe signal is synchronized with a rising edge of the data strobe signal and a pulse generated in synchronization with the falling edge of the data strobe signal. It is divided into falling edge data strobe signal generated by. In addition, since the input / output data pad DQ is divided into the upper data pad UDQ and the lower data pad LDQ, the data strobe signal is also divided into the upper data strobe signal UDS and the lower data strobe signal LDS.

도1은 종래 기술의 셀 블록에 데이터를 라이트하는 경로를 도시한 블록도이다.1 is a block diagram showing a path for writing data to a cell block of the prior art.

상기 도1을 참조하면, 종래의 라이트 방식은 데이타 입력 경로와 컬럼 경로를 포함하여 이루어지는데, 입력 데이터(Din)를 입력받아서 데이터 스트로브 버퍼에서 출력된 펄스 신호들(uds_f, uds_r, lds_f, lds_r)의 상승과 하강 에지에 동기되어 데이터 신호를 버퍼링하는 데이터 입력 버퍼(100)와, 상기 데이터 입력 버퍼(100)에서 출력된 데이터 신호를 입력받아서 데이터 스트로브 버퍼에서 출력된 펄스 신호 중 데이터 스트로브 신호의 하강 에지에 의해서 생성된 펄스신호(uds_f, lds_f)에 동기되어 데이터 스트로브 신호의 하강 에지에 상기 데이터 입력 버퍼(100)에서 출력된 데이터 신호를 얼라인(Align)시키는 제1데이터 입력부(110)와, 상기 데이터 입력부(110)의 출력 신호를 입력받아서 지연고정루프에서 출력된 클록 신호(clkp4)에 제1데이터 입력부(100)에서 출력된 신호를 얼라인시키는 제2데이터 입력부(120)와, 제2데이터 입력부(120)의 출력 신호를 입력받아서 셀블록(170)으로 입력된 신호를 전달하는 데이터 입력경로 회로부(130)를 구비하며, 명령 디코더에서 출력된 라이트 명령(Write CMD)를 입력 받아서 내부라이트(Write) 제어 신호를 출력하는 제어 버퍼(140)와, 상기 제어 버퍼(140)에서 출력된 신호를 상기 클록 신호(clkp4)의 상승 및 하강 에지에 동기시켜 라이트 컬럼 신호(casp6_wt)를 생성하는 카스 신호 발생기(150)와, 상기 카스 신호 발생기의 출력인 라이트 컬럼 신호(casp6_wt)를 입력 받아서 셀블록(170)으로 컬럼선 선택 신호(yi)를 전달하는 컬럼 경로 회로부(160)와, 상기 데이터 입력 경로 회로부(130)로부터의 라이트 데이터 신호(din)와 상기 컬럼 경로 회로부(160)로부터의 컬럼선 선택 신호(yi)를 입력받아서 데이터를 저장하는 셀블록(170)을 구비한다.Referring to FIG. 1, the conventional write method includes a data input path and a column path. The pulse signals uds_f, uds_r, lds_f, and lds_r received from the data strobe buffer by receiving the input data Din are input. The data input buffer 100 buffers the data signal in synchronization with the rising and falling edges of the data drop, and the falling of the data strobe signal among the pulse signals output from the data strobe buffer by receiving the data signal output from the data input buffer 100. A first data input unit 110 for aligning the data signal output from the data input buffer 100 to the falling edge of the data strobe signal in synchronization with the pulse signals uds_f and lds_f generated by the edge; The output signal of the data input unit 110 is input and output from the first data input unit 100 to the clock signal clkp4 output from the delay locked loop. A second data input unit 120 for aligning a call and a data input path circuit unit 130 for receiving an output signal of the second data input unit 120 and transferring the input signal to the cell block 170, The control buffer 140 receives the write command outputted from the command decoder and outputs an internal write control signal, and the signal output from the control buffer 140 raises the clock signal clkp4. And a cas signal generator 150 that generates a write column signal casp6_wt in synchronization with the falling edge, and a light column signal casp6_wt that is an output of the cas signal generator, and receives a column line selection signal into the cell block 170. a column path circuit unit 160 for transmitting yi, a write data signal din from the data input path circuit unit 130, and a column line selection signal yi from the column path circuit unit 160 to receive data. To me It includes the cell blocks 170.

도2는 종래방식의 라이트(Write) 동작을 나타내는 신호 흐름도이다.2 is a signal flow diagram illustrating a conventional write operation.

상기 도2를 참조하면, 데이터 입출력 버퍼(100)는 데이터 스트로브 버퍼에서출력된 펄스 신호들(uds_f, uds_r, lds_f, lds_r)의 상승과 하강 에지에 동기되어 데이터(Din)를 입력하고, 제어 버퍼(140)는 라이트 명령(Write CMD)을 입력받고 카스 신호 발생기(150)는 상기 제어 버퍼(140)는 라이트 명령(Write CMD)을 입력받고 카스 신호 발생기(150)는 상기 제어 버퍼(140)의 출력을 상기 클록 신호(clkp4)에 동기시켜서 라이트 컬럼 신호(casp6_wt)를 출력하며, 상기 라이트 컬럼 신호(casp6_wt)가 컬럼선 선택 신호(yi)를 제어하는 것을 나타낸 것으로서, 이 때 상기 컬럼선 선택 신호(yi)는 상기 클록 신호(clkp4)에 응답하여 제어된다.Referring to FIG. 2, the data input / output buffer 100 inputs data Din in synchronization with rising and falling edges of pulse signals uds_f, uds_r, lds_f, and lds_r output from the data strobe buffer. 140 receives a write command (Write CMD) and the cas signal generator 150 receives the control buffer 140 receives a write command (Write CMD) and the cas signal generator 150 of the control buffer 140 A light column signal casp6_wt is output by synchronizing an output with the clock signal clkp4, and the light column signal casp6_wt controls the column line selection signal yi. yi is controlled in response to the clock signal clkp4.

버스트랭스(Burst Length)가 4이므로 네개의 데이터들(D0, D1, D2, D3)이 연속적으로 입력된다. 상위 데이터 입출력 신호(UDQ)가 클록(CLK)의 3/4의 클록 사이클(tCLK) 내지 5/4의 클록 사이클(tCLK)에 첫번째의 데이터를 입력받고 하위 데이터 입출력 신호(LDQ)가 상위 데이터 입출력 신호(UDQ)의 첫번째 데이터를 입력받은 시점에서 1/2의 클록 주기(tCLK) 후에 첫번째의 데이터를 입력받는다. 상위 데이터 스트로브 버퍼로부터의 출력되어 상위 데이터 스트로브 신호(UDS)의 상승 에지에서 활성화되는 펄스 신호(uds_r)의 두번째 펄스에 의해서 상기 상위 데이터 입출력 신호(UDQ)의 세번째 데이터(D2)가 데이터 입력 버퍼(100)를 통하여 입력되고, 하위데이터 스트로브 버퍼로부터의 출력되어 하위 데이터 스트로브 신호(LDS)의 하강에지에서 활성화되는 펄스 신호(lds_f)의 첫번째 펄스에 의해서 상기 하위 데이터 입출력 신호(LDQ)의 두번째 데이터(D1)가 데이터 입력 버퍼(도1의 100)를 통하여 입력된다. 라이트 레이턴시(Write Latency)가 2이므로 라이트 명령이 시작된 후로부터 2 클록(CLK) 사이클 이후에 데이터를 셀블록(170)으로 전송할 수 있고 2 비트 프리페치(prefetch) 방식을 사용하기 때문에 상위 데이터 입출력 신호(UDQ)로부터 입력된 데이터(D2)와 하위 데이터 입출력 신호(LDQ)로부터 입력된 데이터(D1)를 동시에 전송 가능한 시간은 상기 도2에서 도시된 것과 같이 T2이다.Since the burst length is 4, four data D0, D1, D2, and D3 are continuously input. The upper data input / output signal UDQ receives the first data from 3/4 clock cycles tCLK to 5/4 clock cycles tCLK of the clock CLK, and the lower data input / output signal LDQ receives the upper data input / output. When the first data of the signal UDQ is input, the first data is received after a clock cycle tCLK of 1/2. The third data D2 of the upper data input / output signal UDQ is generated by the second pulse of the pulse signal uds_r outputted from the upper data strobe buffer and activated at the rising edge of the upper data strobe signal UDS. The second data of the lower data input / output signal LDQ by the first pulse of the pulse signal lds_f which is input through 100 and is output from the lower data strobe buffer and is activated at the falling edge of the lower data strobe signal LDS. D1) is input through the data input buffer (100 in FIG. 1). Since the write latency is 2, data can be transmitted to the cell block 170 after two clock cycles (CLK) from the start of the write command, and the upper data input / output signal is used because the 2-bit prefetch method is used. The time at which the data D2 input from the UDQ and the data D1 input from the lower data input / output signal LDQ can be simultaneously transmitted is T2 as shown in FIG.

라이트 동작 시에 도2에서 도시된 라이트 명령이 입력되는 시점을 나타내는 T0에서 라이트 명령이 입력되면 도2에서 도시된 라이트 레이턴시(Write Latency)를 거쳐서 내부의 라이트가 시작되는 시점 T2에서 클록(CLK)의 상승 에지에서 발생한 상기 클록 신호(clkp4)에 의해 상기 내부 컬럼 신호(casp6_wt)가 인에이블되고 이에 의해 상기 컬럼선 선택 신호(Yi)가 인에이블된다. 도2에서 도시한 내부의 라이트가 시작되는 시점을 나타내는 T2에서 동기된 상기 클록 신호(clkp4)는 하위 데이터 스트로브 버퍼로부터 발생되어 하위 데이터 스트로브 신호(LDS)의 하강 에지에서 발생된 펄스 신호(lds_f)보다 1/4 클록 사이클(tCLK)이 늦는다.When the write command is input at T0 indicating the time at which the write command shown in FIG. 2 is input during the write operation, the clock CLK at the time T2 at which the internal light starts through the write latency shown in FIG. The internal column signal casp6_wt is enabled by the clock signal clkp4 generated at the rising edge of the column line selection signal Yi. The clock signal clkp4, which is synchronized at T2 indicating the start point of the internal write shown in FIG. 2, is generated from the lower data strobe buffer and generated at the falling edge of the lower data strobe signal LDS. A quarter clock cycle tCLK is later.

따라서 상술한 종래의 라이트(Write) 방식에서는 상위 데이터 스트로브신호(UDS)의 상승 에지에서 발생된 펄스 신호(uds_r)와 하위 데이터 스트로브신호(LDS)의 하강 에지에서 발생된 펄스 신호(lds_f)에 의해서 상기 데이터 입력버퍼(100)로부터 데이터(Din)를 받아들었으므로, 내부 컬럼 신호(casp6_wt)가 활성화되는 시점이 데이터(Din)가 입력된 시점보다 1/4 클록 사이클만큼 늦어지는 문제점이 발생하게 된다.Therefore, in the conventional write method described above, the pulse signal uds_r generated at the rising edge of the upper data strobe signal UDS and the falling pulse of the lower data strobe signal LDS are generated by the pulse signal lds_f. Since the data Din is received from the data input buffer 100, a problem occurs that the timing at which the internal column signal casp6_wt is activated is 1/4 clock cycles later than the timing at which the data Din is input. .

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로서, 라이트 동작에서 종래의 방식보다 1/4 클록 사이클(tCLK)만큼 빠른 라이트 접근 시간(Write Access Time)을 구현하기 위한 라이트 제어 장치를 갖는 디디알 동기식 메모리를 제공하는데 그 목적이 있다.The present invention has been made to solve the above-described problems of the prior art, the light control device for implementing a write access time (Quick Access Time) as fast as 1/4 clock cycle (tCLK) than the conventional method in the write operation It is an object of the present invention to provide a dial-synchronous memory having a.

도1은 종래 기술의 라이트 경로를 나타낸 블록도,1 is a block diagram showing a conventional light path;

도2는 종래 기술의 라이트 동작을 나타낸 신호 흐름도,2 is a signal flow diagram showing a conventional write operation;

도3은 본 발명의 라이트 제어 장치가 적용된 컬럼 경로와 데이타 경로를 나타낸 블록도,3 is a block diagram showing a column path and a data path to which the light control device of the present invention is applied;

도4은 본 발명의 라이트 제어 장치가 적용된 컬럼선 선택 신호(Yi)의 인에이블 경로를 나타낸 신호 흐름도,4 is a signal flowchart showing an enable path of the column line selection signal Yi to which the light control device of the present invention is applied;

도5은 본 발명의 라이트 제어 장치의 상세한 회로도,5 is a detailed circuit diagram of the light control device of the present invention;

도6는 본 발명의 라이트 제어 장치의 신호 흐름도,6 is a signal flow diagram of a light control device of the present invention;

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

510 : 제 1 입력단 520 : 제 2 입력단510: first input terminal 520: second input terminal

530 : 래치단 540 : 출력단530: latch stage 540: output stage

상기 목적을 달성하기 위한 본 발명의 디디알 동기식 메모리 장치는 반도체 메모리 장치에 있어서, 상위 데이터 스트로브 신호의 하강 에지에서 발생되는 펄스 신호를 입력하는 수단과 하위 데이터 스트로브 신호의 하강 에지에서 발생되는 펄스 신호를 입력하는 수단과, 상기 2 개의 펄스 신호 중에 나중에 입력되는 것을 감지하여 컬럼 신호를 출력하는 라이트 컬럼 제어부를 포함하여 이루어진다.In order to achieve the above object, the dial-synchronized memory device of the present invention is a semiconductor memory device, comprising: means for inputting a pulse signal generated at a falling edge of an upper data strobe signal and a pulse signal generated at a falling edge of a lower data strobe signal; Means for inputting and a light column control unit for detecting a later input of the two pulse signals and outputting a column signal.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도3은 본 발명이 적용된 데이타 입력 경로와 컬럼 경로를 나타내는 블록도이다.3 is a block diagram showing a data input path and a column path to which the present invention is applied.

상기 도3을 참조하면, 입력 데이터(Din)를 입력받아서 데이터 스트로브 버퍼에서 출력된 펄스 신호들(uds_f, uds_r, lds_f, lds_r)의 상승과 하강 에지에 동기되어 데이터 신호를 버퍼링하는 데이터 입력 버퍼(100)와, 상기 데이터 입력버퍼(100)에서 출력된 데이터 신호를 입력받아서 데이터 스트로브 버퍼에서 출력된 펄스 신호 중 데이터 스트로브 신호의 하강 에지에 의해서 생성된 펄스신호(uds_f, lds_f)에 동기되어 데이터 스트로브 신호의 하강 에지에 상기 데이터 입력 버퍼(100)에서 출력된 데이터 신호를 얼라인(Align)시키는 제1데이터 입력부(110)와, 상기 데이터 입력부(110)의 출력 신호를 입력받아서 지연고정루프에서 출력된 클록 신호(clkp4)에 제1데이터 입력부(100)에서 출력된 신호를 얼라인시키는 제2데이터 입력부(120)와, 제2데이터 입력부(120)의 출력 신호를 입력받아서 셀블록(170)으로 입력된 신호를 전달하는 데이터 입력경로 회로부(130)를 구비하며, 상위 데이터 스트로브 신호(UDS)의 하강 에지에서 발생되는 펄스 신호(uds_f)와 하위 데이터 스트로브 신호(LDS)의 하강 에지에서 발생되는 펄스 신호(lds_f) 중에 나중에 입력되는 것을 감지하여 라이트 컬럼 신호(casp6_wt)를 출력하는 라이트 컬럼 제어부(300)와, 상기 라이트 컬럼 제어부(300)의 출력인 라이트 컬럼 신호(casp6_wt)를 입력 받아서 셀블록(170)으로 컬럼선 선택 신호(yi)를 전달하는 컬럼 경로 회로부(160)와, 상기 데이터 입력 경로 회로부(130)로부터의 라이트 데이터 신호(din)와 상기 컬럼 경로 회로부(160)로부터의 컬럼선 선택신호(yi)를 입력받아서 데이터를 저장하는 셀블록(170)을 구비한다.Referring to FIG. 3, a data input buffer receiving input data Din and buffering a data signal in synchronization with rising and falling edges of pulse signals uds_f, uds_r, lds_f, and lds_r output from the data strobe buffer ( 100) and the data strobe in synchronization with the pulse signal (uds_f, lds_f) generated by the falling edge of the data strobe signal among the pulse signals output from the data strobe buffer by receiving the data signal output from the data input buffer 100 The first data input unit 110 for aligning the data signal output from the data input buffer 100 on the falling edge of the signal and the output signal of the data input unit 110 are received and output in the delay locked loop. The second data input unit 120 and the output signal of the second data input unit 120 to align the signal output from the first data input unit 100 to the clock signal (clkp4) The data input path circuit unit 130 receives the input and transmits the signal input to the cell block 170, and includes the pulse signal uds_f and the lower data strobe signal LDS generated at the falling edge of the upper data strobe signal UDS. The light column control unit 300 which detects an input later among the pulse signals lds_f generated at the falling edge of the output signal and outputs the light column signal casp6_wt, and the light column signal which is an output of the light column control unit 300. a column path circuit unit 160 receiving casp6_wt) and transmitting a column line selection signal yi to the cell block 170, a write data signal din from the data input path circuit unit 130, and the column path circuit unit. And a cell block 170 which receives the column line selection signal yi from 160 and stores data.

도4은 본 발명이 적용된 라이트 경로의 신호 흐름도이다.4 is a signal flow diagram of a light path to which the present invention is applied.

상기 도4을 참조하면, 하위 데이터 스트로브 신호(LDS)의 하위 데이터 스트로브 신호(LDS)의 하강 에지에서 발생되는 펄스 신호(lds_f)에 의해서 라이트 컬럼 신호(casp6_wt)가 인에이블(Enable)되고 라이트 컬럼 신호(casp6_wt)에 의해서 컬럼선 선택 신호(yi)가 인에이블된다. 상기 하위 데이터 스트로브 신호(LDS)의 하강 에지에서 발생되는 신호(lds_f)가 활성화되는 시점이 라이트 레이턴시(Write latency)를 거친 시점을 나타내는 T2보다 1/4 클록 사이클(tCLK) 앞에 있으므로 종래의 회로보다 컬럼 선택신호(Yi)를 빠르게 활성화시킬 수 있다.Referring to FIG. 4, the write column signal casp6_wt is enabled by the pulse signal lds_f generated at the falling edge of the lower data strobe signal LDS of the lower data strobe signal LDS, and the write column is enabled. The column line selection signal yi is enabled by the signal casp6_wt. Since the time point at which the signal lds_f generated at the falling edge of the lower data strobe signal LDS is activated is 1/4 clock cycle tCLK ahead of T2 which indicates the time point after the write latency, The column select signal Yi can be quickly activated.

도5는 본 발명의 라이트 컬럼 제어부(300)를 나타낸 상세한 회로도이다.5 is a detailed circuit diagram illustrating the light column controller 300 of the present invention.

상기 도5를 참조하면, 상기 라이트 컬럼 제어부(300)는 라이트 명령이 입력되면 논리 로우로 활성화되는 라이트 제어 신호(en_dinb)와 상위 데이터 스트로브신호(UDS)의 하강 에지에서 생성되는 상위 데이터 스트로브 하강 신호(uds_f)와, 후술되는 제2입력단(320)으로부터 출력되는 제2출력 신호(dis_udsb)에 응답하여 제1출력 신호(dis_ldsb)를 생성하는 제1 입력단(310)과, 라이트 명령이 입력되면 논리 로우로 활성화되는 라이트 제어 신호(en_dinb)와 상기 하위 데이터 스트로브신호(LDS)의 하강 에지에서 생성되는 하위 데이터 스트로브 하강 신호(lds_f)와 제1입력단(310)으로부터 출력되는 제1출력 신호(dis_1dsb)에 응답하여 제2출력 신호(dis_udsb)를 생성하는 제 2 입력단(320)과, 상기 제1출력 신호(dis_ldsb)와 제2출력 신호(dis_udsb)를 래치하는 래치단(330)과, 제1출력 신호(dis_ldsb)의 위상을 반전하기 위한 제1반전 수단(INV1)과, 제2출력 신호(dis_udsb)의 위상을 반전하기위한 제2반전 수단(INV3)과, 상기 제1반전 수단(INV1)으로부터 출력된 신호(udsf_selb)와 상기 제2반전 수단(INV3)으로부터 출력된 신호(ldsf_selb)와 상기 상위 데이터 스트로브 하강 신호(uds_f)와 상기 하위 데이터 스트로브 하강 신호(lds_f)에 응답하여 상기 상위 데이터 스트로브 하강 신호(uds_f)와 상기 하위 데이터 스트로브 하강 신호(lds_f) 중에 나중에 입력되는 신호를 선택하여 최종 출력 신호(last_dsf)를 출력하는 출력단(340)을 구비한다.Referring to FIG. 5, when the write command is input, the write column controller 300 receives the upper data strobe falling signal generated at the falling edge of the write control signal en_dinb and the upper data strobe signal UDS, which are activated as logic lows. (uds_f) and the first input terminal 310 for generating the first output signal dis_ldsb in response to the second output signal dis_udsb output from the second input terminal 320 to be described later; The low data strobe falling signal lds_f generated at the falling edge of the write control signal en_dinb and the lower data strobe signal LDS activated low and the first output signal dis_1dsb output from the first input terminal 310. A second input terminal 320 for generating a second output signal dis_udsb in response to the latch, a latch stage 330 for latching the first output signal dis_ldsb and a second output signal dis_udsb, and a first output Signal (dis_ldsb) The first inverting means INV1 for inverting the phase, the second inverting means INV3 for inverting the phase of the second output signal dis_udsb, and the signal udsf_selb outputted from the first inverting means INV1. ) And the upper data strobe falling signal uds_f in response to the signal ldsf_selb and the upper data strobe falling signal uds_f and the lower data strobe falling signal lds_f outputted from the second inverting means INV3. An output terminal 340 for outputting a final output signal last_dsf by selecting a signal input later from the lower data strobe falling signal lds_f.

상기 제1입력단(310)은 상기 라이트 제어 신호(en_dinb)를 반전시키는 인버터(INVO)와, 상기 인버터(INVO)의 출력을 게이트단으로 입력받고 드레인단이 전원전압에 소스단이 상기 제1입력단(310)의 출력 노드에 연결된 제1피모스 트랜지스터(PO)와, 상기 제1입력단(310)의 출력 노드와 접지단에 직렬 연결되고 각각의 게이트단이 상위 데이터 스트로브 하강 신호(uds_f)와 제2입력단(320)의 출력신호(dis_udsb)와 상기 인버터(INVO)의 출력 신호에 연결되어 있는 세개의 엔모스 트랜지스터(NO,N1,N2)와, 게이트단이 상기 제2입력단(320)의 출력 신호(dis)udsb)에 연결되어 있고 소스-드레인 경로가 전원 전압과 상기 제1입력단(310)의 출력 신호(dis_ldsb)인 제2피모스 트랜지스터(P1)를 구비한다.The first input terminal 310 receives an inverter INVO for inverting the write control signal en_dinb, an output of the inverter INVO as a gate terminal, and a drain terminal of which is a power source voltage and a source terminal of the first input terminal. A first PMOS transistor (PO) connected to an output node of 310, a series connected to an output node and a ground terminal of the first input terminal 310, and each gate terminal is connected to an upper data strobe falling signal (uds_f) Three NMOS transistors NO, N1 and N2 connected to the output signal dis_udsb of the second input terminal 320 and the output signal of the inverter INVO, and the gate terminal of the second input terminal 320 are output. The second PMOS transistor P1 is connected to the signal disudsb and has a source-drain path having a power supply voltage and an output signal dis_ldsb of the first input terminal 310.

상기 제2입력단(320)은 상기 라이트 제어 신호(en_dinb)를 반전시키는 인버터(INV2)와, 상기 인버터(INV2)의 출력을 게이트단으로 입력받고 드레인단이 전원전압에 소스단이 상기 제2입력단의 출력 신호(dis_udsb)에 연결된 제1피모스 트랜지스터(P2)와, 상기 제2입력단의 출력 신호(dis_udsb)와 접지에 직렬 연결되고 각각의 게이트단이 상기 하위 데이터 스트로브 하강 신호(lds_f)와 제1입력단(370)의 출력 신호(dis_ldsb)와 상기 인버터(INV2)의 출력 신호에 연결되어 있는 세개의 엔모스 트랜지스터(N3,N4,N5)와, 게이트단이 상기 제1입력단(310)의 출력 신호(dis_ldsb)에 연결되어 있고 소스-드레인 경로가 전원 전압과 상기 제2입력단의 출력 신호(dis_udsb)사에에 형성된 제2피모스 트랜지스터(P3)를 구비한다.The second input terminal 320 receives an inverter INV2 for inverting the write control signal en_dinb and an output of the inverter INV2 as a gate terminal, and a drain terminal is a power supply voltage and a source terminal is the second input terminal. A first PMOS transistor P2 connected to an output signal of dis_udsb, an output signal of dis_udsb of the second input terminal and a ground connected in series, and each gate terminal thereof is connected to the lower data strobe falling signal lds_f Three NMOS transistors N3, N4 and N5 connected to an output signal dis_ldsb of the first input terminal 370 and an output signal of the inverter INV2, and a gate terminal of the first input terminal 310. A second PMOS transistor P3 is connected to the signal dis_ldsb and has a source-drain path formed at a power supply voltage and an output signal dis_udsb of the second input terminal.

상기 래치단(330)은 드레인이 전원 전압에 연결되어 있고 각각의 게이트-소스단이 크로스-커플(cross-couple)되어 있는 제1 및 제2 피모스 트랜지스터(P4, P5)를 구비한다.The latch stage 330 includes first and second PMOS transistors P4 and P5 having drains connected to a power supply voltage and respective gate-source terminals cross-coupled.

상기 출력단(340)은 제1반전 수단(INV1)으로부터의 출력과 상기 상위 데이터스트로브 하강 신호(uds_f)를 부정논리합하는 제1노아 게이트(NORO)와, 제2반전 수단(INV3)으로부터의 출력과 상기 하위 데이터 스크로브 하강 신호(lds_f)를 부정논리합하는 제2노아 게이트(NOR1)와, 상기 제1노아 게이트(NORO)와 상기 제2노아 게이트(NOR1)을 부정논리합하여 최종 출력 신호(last_dsf)를 출력하는 제3노아 게이트(NOR2)를 구비한다.The output terminal 340 may include a first NOR gate NORO and an output from the second inverting means INV3 that negate and logically output the first inverting means INV1 and the upper data strobe falling signal uds_f. A second output signal last_dsf is formed by performing a negative logic operation on the second NOR gate NOR1, which negatively combines the lower data scrub falling signal lds_f, and the first Noah gate NORO, and the second Noah gate NOR1. And a third NOR gate NOR2 for outputting the same.

도6의 신호흐름도를 참조하여 상기와 같은 구성을 갖는 본 발명의 동작에 대해 살펴본다.With reference to the signal flow diagram of Figure 6 looks at with respect to the operation of the present invention having the above configuration.

상기 도5와 도6을 참조하면, 우선 상기 라이트 제어 신호(en_dinb)가 논리하여 상태로 있을 때는 상기 제1입력단의 제1피모스 트랜지스터(P0)를 턴-온시켜서 상기 제1입력단의 출력 신호(dis_ldsb)를 프리차지(Precharge)하고 상기 라이트 제어 신호(en_dinb)가 논리 하이에서 논리 로우로 활성화되고 난 후에 상기 상위 데이터 스트로브 하강 신호(uds_f)가 상기 하위 데이터 스트로브 하강 신호(lds_f) 보다 먼저 입력된다고 할 때, 상기 상위 데이터 스트로브하강 신호(uds_f)가 먼저 논리 하이로 활성화되고 제2입력단의 출력 신호(dis_udsb)가 이전 논리 하이 상태를 유지하므로 상기 제1입력단의 엔모스 트랜지스터들(N0,N1,N2)이 턴-온(Turn-On)되어 상기 제1입력단의 출력 신호(dis_ldsb)는 논리 로우 상태로 바뀐다. 상기제1입력단의 출력 신호(dis_ldsb)가 논리 로우 상태로 바뀌면, 상기 래치단(330)의 제1피모스 트랜지스터(P5)를 턴-온함과 동시에 상기 래치단(330)의 제2피모스 트랜지스터(N4)를 턴-오프(Turn-Off)하여 그 다음에 하위 데이터 스트로브 하강신호(lds_f)가 활성화되더라도 상기 제2입력단의 출력 신호(dis_udsb)는 논리 하이 상태를 유지하고, 제1입력단의 출력 신호(dis_ldsb)는 로직 로우 상태를 유지하게 한다. 상기 제1입력단(310)의 출력 신호(dis_lasb)가 논리 하이에서 논리 로우로 활성화되면 상기 제1반전 수단(INV1)에 의해 반전되어 로직 로우에서 로직 하이로 상승하는 신호(udsf_selb)가 생성되고 이 신호가 상기 출력단(340)의 제1노아 게이트(NORO)에 입력되어 제3노아 게이트(NOR2)의 입력 신호(net0)를 논리 로우 상태를 유지하게 한다. 제2입력단의 출력 신호(dis_udsb)가 논리 하이이므로 제2반전 수단(INV3)에 의해서 반전되어 상기 출력단(340)의 제2노아 게이트(NOR1)의 한 입력을 논리 로우로 만들고, 또한 상기 제2노아 게이트(NOR1)의 또 다른 입력 신호로 사용되는 하위 데이터 스트로브 하강 신호(lds_f)가 논리 하이로 펄스를 입력하면, 상기 제2노아 게이트(NOR1)의 출력 신호(net1)가 반전되어 신호를 발생시키고 이에 따라 상기 제3노아 게이트(NOR2)를 거쳐 최종 출력 신호(last_dsf)를 출력하게 된다.5 and 6, first, when the write control signal en_dinb is in a logic state, the first PMOS transistor P0 of the first input terminal is turned on to output the output signal of the first input terminal. After the precharge of dis_ldsb and the write control signal en_dinb is activated from logic high to logic low, the upper data strobe falling signal uds_f is input before the lower data strobe falling signal lds_f. When the upper data strobe falling signal uds_f is first activated to a logic high and the output signal dis_udsb of the second input terminal maintains a previous logic high state, the NMOS transistors N0 and N1 of the first input terminal. , N2 is turned on, so that the output signal dis_ldsb of the first input terminal is changed to a logic low state. When the output signal dis_ldsb of the first input terminal is changed to a logic low state, the first PMOS transistor P5 of the latch stage 330 is turned on and the second PMOS transistor of the latch stage 330 is turned on. Turn-off (N4) so that the lower data strobe falling signal lds_f is then activated, the output signal dis_udsb of the second input stage remains logic high and the output of the first input stage is turned off. The signal dis_ldsb keeps a logic low state. When the output signal dis_lasb of the first input terminal 310 is activated from logic high to logic low, a signal udsf_selb inverted by the first inverting means INV1 and rising from logic low to logic high is generated. A signal is input to the first NOR gate NORO of the output terminal 340 to maintain the logic low state of the input signal net0 of the third NOR gate NOR2. Since the output signal dis_udsb of the second input terminal is logic high, it is inverted by the second inverting means INV3 to make one input of the second NOR gate NOR1 of the output terminal 340 to be logic low, and also the second When the lower data strobe falling signal lds_f used as another input signal of the NOR gate NOR1 inputs a logic high pulse, the output signal net1 of the second NOR gate NOR1 is inverted to generate a signal. As a result, the final output signal last_dsf is output through the third NOR gate NOR2.

그리고 상기 라이트 제어신호(en_dinb)는 라이트(Write) 데이타 입력이 끝난후에는 논리 하이로 디제이블(Disble)되어 상기 라이트 컬럼 제어부(300)을 동작하지 않게 한다. 만약 오동작에의해 상기 라이트 제어 신호(en_dinb)가 디제이블(Disable)된 후에 상위 및 하위 데이터 스트로브 하강 신호(uds_f, lds_f)가 활성화된다고 해도 상기 출력단(340)의 제1노아 게이트(NORO)의 출력 신호(net0)와 제2노아 게이트(NOR1)의 출력 신호(net1)가 동시에 논리 로우인 구간이 없으므로 최종 출력 신호(last_dsf)는 잘못된 하이 펄스(Pulse)를 출력하지 않는다.The write control signal en_dinb is disabled to a logic high level after the write data input is completed, so that the write column control unit 300 does not operate. If the upper and lower data strobe falling signals uds_f and lds_f are activated after the write control signal en_dinb is disabled due to a malfunction, the output of the first NOR gate NORO of the output terminal 340 is activated. Since there is no section in which the signal net0 and the output signal net1 of the second NOR gate NOR1 are logic low at the same time, the final output signal last_dsf does not output an invalid high pulse.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 바렴으이 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, one of ordinary skill in the art will understand that various embodiments are possible within the scope of the technical idea.

상기와 같이 이루어지는 본 발명은, 라이트(Write) 동작 속도를 빠르게함으로써 라이트 접근 시간(Write Access Time)과 라이트 회복 시간(Write Recovery Time)을 개선할 수 있고 라이트 동작에서 사용되는 불필요한 회로를 제거함으로써 래이아웃(Layout) 면적 확보에 유리하다.According to the present invention as described above, the write access time and the write recovery time can be improved by speeding up the write operation speed and eliminating unnecessary circuits used in the write operation. It is advantageous to secure a layout area.

Claims (6)

반도체 메모리 장치에 있어서,In a semiconductor memory device, 상위 데이터 스트로브 신호의 하강 에지에서 발생되는 펄스 신호를 입력하는 수단과 하위 데이터 스트로브 신호의 하강 에지에서 발생되는 펄스 신호를 입력하는 수단과 상기 2개의 펄스 신호중에 나중에 입력되는 것을 감지하여 라이트 컬럼 신호를 출력하는 라이트 컬럼 제어부Means for inputting a pulse signal generated at the falling edge of the upper data strobe signal, means for inputting a pulse signal generated at the falling edge of the lower data strobe signal, and detecting a later input among the two pulse signals to generate a light column signal. Light column controller to output 를 포함하여 이루어진 디디알 동기식 메모리 장치.Dial synchronous memory device comprising a. 제 1 항에 있어서,The method of claim 1, 라이트 컬럼 제어부는,The light column control unit, 라이트 명령이 입력되면 논리 로우로 활성화되는 라이트 제어 신호와 상위 데이터 스트로브 신호의 하강 에지에서 생성되는 상위 데이터 스트로브 하강 신호와 하기의 제2입력단으로부터 출력되는 제2출력 신호에 응답하여 제1출력 신호를 생성하는 제 1 입력단;When the write command is input, the first output signal is output in response to the write control signal activated to logic low, the upper data strobe falling signal generated at the falling edge of the upper data strobe signal, and the second output signal output from the following second input terminal. A first input stage for generating; 라이트 명령이 입력되면 논리 로우로 활성화되는 라이트 제어 신호와 상기 하위 데이터 스트로브 신호의 하강 에지에서 생성되는 하위 데이터 스트로브 하강 신호와 제1입력단으로부터 출력되는 제1출력 신호에 응답하여 제2출력 신호를 생성하는 상기 제 2 입력단;When a write command is input, a second output signal is generated in response to a write control signal activated to a logic low, a lower data strobe falling signal generated at the falling edge of the lower data strobe signal, and a first output signal output from the first input terminal. The second input terminal; 상기 제1출력 신호와 제2출력 신호를 래치하기 위한 래치단;A latch stage for latching the first output signal and the second output signal; 제1출력 신호의 위상을 반전하기 위한 제1반전 수단;First inverting means for inverting the phase of the first output signal; 제2출력 신호의 위상을 반전하기 위한 제2반전 수단; 및Second inverting means for inverting the phase of the second output signal; And 상기 제1반전 수단으로부터 출력된 신호와 상기 제2반전 수단으로부터 출력된 신호와 상기 상위 데이터 스트로브 하강 신호와 상기 하위 데이터 스트로브 하강 신호 신호에 응답하여 상기 상위 데이터 스트로브 하강 신호와 상기 하위 데이터 스트로브 하강 신호 신호 중 늦게 입력되는 신호를 선택하여 최종 출력 신호를 출력하는 출력단The upper data strobe falling signal and the lower data strobe falling signal in response to the signal output from the first inverting means, the signal output from the second inverting means, the upper data strobe falling signal and the lower data strobe falling signal signal. Output terminal for outputting final output signal by selecting late input signal 을 포함하여 이루어지는 디디알 동기식 메모리 장치.Dial synchronous memory device comprising a. 제 2 항에 있어서,The method of claim 2, 상기 제1입력단은,The first input terminal, 상기 라이트 제어 신호를 반전시키는 제1인버터;A first inverter for inverting the write control signal; 상기 제1인버터의 출력을 게이트단으로 입력받고 소스-드레인경로가 전원전압단과 상기 제1입력단의 출력 노드 사이에 형성된 제1피모스 트랜지스터;A first PMOS transistor receiving an output of the first inverter through a gate terminal and having a source-drain path formed between a power supply voltage terminal and an output node of the first input terminal; 상기 제1입력단의 출력 노드와 접지단 사이에 직렬 연결되고, 각각의 게이트 단이 상기 상위 데이터 스트로브 하강 신호와 상기 제2입력단의 출력 신호와 상기 제1인버터의 출력 신호를 입력받는 세개의 엔모스 트랜지스터; 및Three NMOSs connected in series between the output node of the first input terminal and the ground terminal, and each gate terminal receives the upper data strobe falling signal, the output signal of the second input terminal, and the output signal of the first inverter. transistor; And 게이트단이 상기 제2입력단의 출력 신호에 연결되어 있고 소스-드레인 경로가 전원 전압단과 제1입력단의 출력단 사이에 형성된 제2피모스 트랜지스터A second PMOS transistor having a gate terminal connected to an output signal of the second input terminal and a source-drain path formed between a power supply voltage terminal and an output terminal of the first input terminal; 를 포함하여 이루어지는 디디알 동기식 메모리 장치Dial synchronous memory device comprising a 제 2 항에 있어서,The method of claim 2, 상기 제2입력단은,The second input terminal, 상기 라이트 제어 신호를 반전시키는 제1인버터;A first inverter for inverting the write control signal; 상기 제1인버터의 출력을 게이트단으로 입력받고 드레인단이 전원전압에 소스단이 상기 제2입력단의 출력 노드에 연결된 제1피모스 트랜지스터;A first PMOS transistor having an output of the first inverter as a gate terminal, a drain terminal connected to a power supply voltage, and a source terminal connected to an output node of the second input terminal; 상기 제1입력단의 출력 신호와 접지에 직렬 연결되고 각각의 게이트단이 상기 하위 데이터 스트로브 하강 신호와 제1입력단의 출력 신호와 상기 제1인버터의 출력 신호를 입력받는 세개의 엔모스 트랜지스터;Three NMOS transistors connected in series with the output signal of the first input terminal and the ground and each gate terminal receives the lower data strobe falling signal, the output signal of the first input terminal, and the output signal of the first inverter; 게이트단이 상기 제1입력단의 출력 신호를 입력받고 소스-드레인 경로가 전원 전압과 제2입력단의 출력 노드인 제2피모스 트랜지스터A second PMOS transistor whose gate terminal receives an output signal of the first input terminal and whose source-drain path is a power supply voltage and an output node of the second input terminal; 를 포함하여 이루어지는 디디알 동기식 메모리 장치.Dial synchronous memory device comprising a. 제 2 항에 있어서,The method of claim 2, 상기 래치단은,The latch stage, 드레인이 전원 전압에 연결되어 있고 각각의 게이트-소스단이크로스-커플(cross-couple)되어 있는 제1 및 제2 피모스 트랜지스터First and second PMOS transistors having drains connected to the supply voltages and respective gate-source stages are cross-coupled 를 포함하여 이루어지는 디디알 동기식 메모리 장치.Dial synchronous memory device comprising a. 제 2 항에 있어서,The method of claim 2, 상기 출력단은,The output stage, 제1반전 수단으로부터의 출력과 상기 상위 데이터 스트로브 하강 신호를 부정논리합하는 제1노아 게이트;A first NOR gate for negating and logically outputting the first data strobe falling signal from the first inverting means; 제2반전 수단으로부터의 출력과 상기 하위 데이터 스크로브 하강 신호를 부정논리합하는 제2노아 게이트;A second NOR gate negatively combining the output from the second inverting means with the lower data scrub down signal; 상기 제1노아 게이트와 상기 제2노아 게이트을 부정논리합하여 상기 상위 데이터 스트로브 하강 신호와 상기 하위 데이터 스크로브 하강 신호중 나중에 입력되는 것을 선택하여 최종 출력 신호를 출력하는 제3노아 게이트A third ninth gate configured to negatively combine the first and second noble gates to select a later input of the upper data strobe falling signal and the lower data scribing falling signal to output a final output signal 를 포함하여 이루어지는 디디알 동기식 메모리 장치.Dial synchronous memory device comprising a.
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