KR100433093B1 - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 고집적 반도체소자의 제조공정에서 게이트전극과 콘택플러그가 형성될 부분을 미리 형성하되, 그 사이에 절연막 스페이서를 형성하여 서로 분리시켜 놓은 다음, 다결정실리콘층을 형성하고 화학적 기계적 연마공정으로 상기 다결정실리콘층을 식각하여 게이트전극과 다결정실리콘층패턴을 형성하되, 상기 절연막 스페이서에 의해 서로 절연되도록 형성한 후 마스크공정으로 필요없는 부분에 형성된 다결정실리콘층패턴을 제거하여 콘택플러그를 형성함으로써 단순한 공정으로 접합영역에 손상을 주지않고 게이트전극 및 콘택플러그를 형성하여 소자의 전기적 특성 및 공정수율을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 고집적 반도체소자의 게이트전극과 콘택플러그를 동시에 형성하는 반도체소자의 제조방법에 관한 것이다.
최근의 반도체장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체장치의 제조공정 중에서 식각 또는 이온주입 공정 등의마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
상기 감광막 패턴의 분해능(R)은 축소노광장치의 광원의 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture : NA, 개구수)에 반비례한다.
[ R = k*λ/NA, R = 해상도, λ = 광원의 파장, NA = 개구수]
여기서, 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365nm인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.5, 0.3㎛ 정도가 한계이고, 0.3㎛이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선(deep ultra violet : DUV), 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광장치를 이용하거나, 공정상의 방법으로는 노광마스크(photo mask)를 위상 반전 마스크(phase shift mask)를 사용하는 방법과, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘.(contrast enhancement layer, 이하 CEL이라 함)방법이나 두 층의 감광막 사이에 SOG 등의 중간층을 개재시킨 삼층레지스트(tri layer resist, TLR) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한, 상하의 도전배선을 연결하는 콘택홀은 소자가 고집적화되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스펙트비(aspect ratio)가 증가하기 때문에 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정 여유도가 감소되는 문제점이 있다.
상기와 같이 소자의 고집적화에 따른 문제점을 해결하기 위하여 도전배선을 서로 연결시키고, 공정 여유도를 증가시키기 위하여 비트라인과 저장전극 콘택을 형성하는 경우 콘택플러그를 사용하게 된다. 상기 콘택플러그는 게이트전극을 형성한 다음 비트라인 콘택과 저장전극 콘택으로 예정되는 부분을 노출시키는 콘택홀이 구비된 층간절연막을 형성한 후, 전면에 다결정실리콘층을 형성한 다음, 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)공정으로 제거하여 비트라인 콘택과 저장전극 콘택으로 예정되는 부분과 접속되는 콘택플러그를 형성한다.
그러나, 상기와 같이 종래기술에 따른 반도체소자의 제조방법은, 소오스/드레인접합영역에 접속되는 비트라인 또는 저장전극의 콘택플러그를 형성하는 경우 게이트전극 측벽의 절연막 스페이서에 의해 콘택이 형성될 공간을 충분히 확보하는 것이 어렵고, 자기정렬콘택(self aligned contact, SAC)공정에 의한 콘택식각으로 접합영역이 손상되어 소자의 전기적 특성 및 공정수율을 저하시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점들을 해결하기 위하여, 게이트전극 형상의 희생절연막 패턴을 형성하고, 희생절연막 패턴의 측벽에 절연막 스페이서를 형성한 다음, 상기 희생절연막 패턴을 제거하여 절연막 스페이서만 남기고, 전체표면 상부에 도전층을 형성한 다음 CMP공정을 실시하여 게이트전극 및 상기 절연막 스페이서에 의해 분리된 다결정실리콘층패턴을 형성한 한 후 마스크공정을 실시하여 필요없는 부분에 형성된 다결정실리콘층패턴을 제거하여 콘택플러그를 형성함으로써 미스얼라인 또는 과도식각으로 발생하는 반도체기판의 손상을 최소화하고, 소자 간에 단락되는 현상을 방지하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1 내지 도 7 은 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도.
<도면의 주요부분에 대한 부호 설명>
11 : 반도체기판 13 : 소자분리절연막
15 : 게이트절연막 패턴 17 : 희생절연막 패턴
19 : LDD영역 21 : 절연막 스페이서
23 : 고농도불순물영역 25 : 홈
27 : 다결정실리콘층 28 : 다결정실리콘층패턴
29 : 게이트전극 31 : 감광막 패턴
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 제조방법은,셀영역과 주변회로영역이 구비되는 반도체기판 상부에 게이트절연막 패턴과 희생절연막패턴으로 이루어지는 게이트전극 형상의 적층구조를 형성하는 공정과,상기 적층구조 양측 반도체기판에 LDD영역을 형성하는 공정과,상기 적층구조의 양측에 절연막 스페이서를 형성하는 공정과,상기 주변회로영역의 절연막 스페이서 양측에 고농도불순물영역을 형성하는 공정과,상기 희생절연막 패턴을 제거하여 홈을 형성하는 공정과,상기 구조 상부에 도전층을 형성하는 공정과,상기 도전층은 상기 절연막 스페이서를 연마장벽으로 사용한 화학적 기계적 연마공정으로 평탄화시켜 게이트전극 및 다결정실리콘층패턴을 형성하는 공정과,상기 다결정실리콘층패턴을 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분을 보호하는 콘택마스크를 이용한 사진식각공정으로 제거하여 콘택플러그를 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1 내지 도 7 은 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 셀영역(Ⅰ)과 주변회로영역(Ⅱ)이 구비되는 반도체기판(11)에서 소자분리영역으로 예정되는 부분에 소자분리절연막(13)을 형성한다.
다음, 전체표면 상부에 게이트절연막(도시안됨)과 희생절연막(도시안됨)을 형성하고, 게이트전극마스크를 식각마스크로 상기 희생절연막과 게이트절연막을 식각하여 게이트전극 형상의 희생절연막 패턴(17)과 게이트절연막 패턴(15)의 적층구조를 형성한다. 이때, 상기 희생절연막은 후속공정에서 습식식각공정으로 제거되기 쉬운 PSG막으로 형성한다. (도 1 참조)
그 다음, 상기 적층구조의 양측 반도체기판(11)에 저농도의 불순물을 이온주입하여 LDD영역(19)을 형성한다.
다음, 상기 적층구조의 측벽에 절연막 스페이서(21)를 형성한다. 이때, 상기 절연막 스페이서(21)는 상기 희생절연막 패턴(17)과 식각선택비 차이를 갖는 질화막으로 형성한다. (도 2 참조)
그 다음, 상기 주변회로영역(Ⅱ) 상에 형성되는 적층구조의 양측 반도체기판(11)에 고농도의 불순물을 이온주입하여 고농도 불순물영역(23)을 형성한다. (도 3 참조)
다음, 상기 희생절연막 패턴(17)을 제거하여 상기 절연막 스페이서(21)로 둘러싸인 홈(25)을 형성한다. 상기 홈(25)은 게이트전극이 형성될 영역으로 그 저부에는 게이트절연막 패턴(15)이 형성되어 있다. (도 4 참조)
그 다음, 전체표면 상부에 다결정실리콘층(27)을 형성하되, 상기 홈(25)이 완전히 매립되도록 형성한다. (도 5 참조)
다음, 상기 다결정실리콘층(27)과 절연막 스페이서(21)를 CMP공정으로 제거하여 게이트전극(29)과 다결정실리콘층패턴(28)을 형성하되, 상기 게이트전극(29)과 다결정실리콘층패턴(28)은 상기 절연막 스페이서(21)에 의해 절연되도록 형성한다. (도 6 참조)
그 다음, 전체표면 상부에 상기 셀영역(Ⅰ)에서 소자분리절연막(13) 상에 형성된 다결정실리콘층패턴(28)과 주변회로영역(Ⅱ)에서 게이트전극 이외의 부분을 노출시키는 감광막 패턴(31)을 형성한다. (도 7 참조)
그 후, 도시되어 있지는 않지만 상기 감광막 패턴(31)에 노출되는 다결정실리콘층패턴, 즉 필요하지 않은 다결정실리콘층패턴(28)을 제거하여 게이트전극(29)과 비트라인 및 저장전극과 접속될 콘택플러그를 형성한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 고집적 반도체소자의 제조공정에서 게이트전극과 콘택플러그가 형성될 부분을 미리 형성하되, 그 사이에 절연막 스페이서를 형성하여 서로 분리시켜 놓은 다음, 다결정실리콘층을 형성하고 화학적 기계적 연마공정으로 상기 다결정실리콘층을 식각하여 게이트전극과 다결정실리콘층패턴을 형성하되, 상기 절연막 스페이서에 의해 서로 절연되도록 형성한 후 마스크공정으로 필요없는 부분에 형성된 다결정실리콘층패턴을 제거하여 콘택플러그를 형성함으로써 단순한 공정으로 접합영역에 손상을 주지않고 게이트전극 및 콘택플러그를 형성하여 소자의 전기적 특성 및 공정수율을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 이점이 있다.
Claims (3)
- 셀영역과 주변회로영역이 구비되는 반도체기판 상부에 게이트절연막 패턴과 희생절연막패턴으로 이루어지는 게이트전극 형상의 적층구조를 형성하는 공정과,상기 적층구조 양측 반도체기판에 LDD영역을 형성하는 공정과,상기 적층구조의 양측에 절연막 스페이서를 형성하는 공정과,상기 주변회로영역의 절연막 스페이서 양측에 고농도불순물영역을 형성하는 공정과,상기 희생절연막 패턴을 제거하여 홈을 형성하는 공정과,상기 구조 상부에 도전층을 형성하는 공정과,상기 도전층은 상기 절연막 스페이서를 연마장벽으로 사용한 화학적 기계적 연마공정으로 평탄화시켜 게이트전극 및 다결정실리콘층패턴을 형성하는 공정과,상기 다결정실리콘층패턴을 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분을 보호하는 콘택마스크를 이용한 사진식각공정으로 제거하여 콘택플러그를 형성하는 공정을 포함하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 희생절연막패턴은 PSG막으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 절연막 스페이서는 질화막으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
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| JPH11145305A (ja) * | 1997-11-07 | 1999-05-28 | Toshiba Corp | 半導体装置の製造方法 |
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