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KR20010046767A - PN code generating method - Google Patents

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KR20010046767A
KR20010046767A KR1019990050670A KR19990050670A KR20010046767A KR 20010046767 A KR20010046767 A KR 20010046767A KR 1019990050670 A KR1019990050670 A KR 1019990050670A KR 19990050670 A KR19990050670 A KR 19990050670A KR 20010046767 A KR20010046767 A KR 20010046767A
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shift register
linear sequence
chip
pseudo noise
noise code
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KR1019990050670A
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김종헌
Original Assignee
서평원
엘지정보통신 주식회사
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Abstract

PURPOSE: A pseudo noise code generating method is provided to selectively perform a 1 PN chip advance or retard during 1 system clock while operating a pseudo noise code generator with a system clock higher than a PN chip rate, and extend the accommodation capacity of a finger of a receiving terminal of a parallel processing and radio communication system through sharing a resource by performing a PN code tracking by using a system clock in case that a pseudo noise code generator is adopted to the receiving terminal of the radio communication system of CDMA. CONSTITUTION: A circuit for obtaining the next state of a linear sequence shift register in a normal state, a circuit for obtaining the next state of the linear sequence shift register for performing a 1 PN chip advance and a circuit for obtaining the next state of the linear sequence shift register for performing a 1 PN chip retard are all coupled. Shift registers(11-14) receives a load enable signal and a sequence enable signal and coupled to each other. Multiplexers(21-24) are connected to an input terminal of each of the shift registers(11-14) and output a single input signal among a multiple input signals according to each control signal. An encoder(31) generates a control signal to set the state of a pseudo noise code generator. One input of the multiplexer(21) connected to the input terminal of the first shift register(11) is determined with the nth value of a generation polynomial expression for the pseudo noise code generator, and another input of the multiplexer(21) is determined by a value obtained by ANDing an output signal value of the nth shift register(14) and an output signal value of the n-1th shift register(13) through an adder(15). Still another input of the multiplexer(21) is determined by an output signal of the shift register(11).

Description

의사잡음 코드 발생 방법{PN code generating method}PN code generating method

본 발명은 의사 잡음 코드 발생기(PN code generator)에 관한 것으로서, 특히 코드 분할 다중 접속(CDMA) 방식을 기반으로 한 무선 통신망에서 한 클럭 이내에 의사 잡음 코드 발생기에서 발생된 1 PN 칩을 진행(어드밴스) 또는 지연(리타드)하기에 적당하도록 한 의사 잡음 코드 발생 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a PN code generator, and in particular, advances one PN chip generated by a pseudo noise code generator within one clock in a wireless communication network based on a code division multiple access (CDMA) scheme (advanced). Or a method of generating a pseudo noise code suitable for delay (retard).

코드 분할 다중 접속(CDMA) 방식을 기반으로 한 무선 통신망에서 의사 잡음 코드 발생기(pseudo-noise or pseudorandom noise generator)는 일반적으로 통신 장치의 수신단 또는 송신단에 구비된다. 수신단에 구비된 의사 잡음 코드 발생기는 PN 시퀀스를 발생시켜 송신단으로부터 수신한 신호에 대한 사용자 구분, 시간 및 위상 동기, 그리고 복조 등의 동작을 실행한다.In a wireless communication network based on a code division multiple access (CDMA) scheme, a pseudo-noise or pseudorandom noise generator is generally provided at a receiving end or a transmitting end of a communication device. The pseudo noise code generator provided in the receiver generates a PN sequence and performs operations such as user classification, time and phase synchronization, and demodulation on the signal received from the transmitter.

이러한 의사 잡음 코드 발생기에서 발생되는 PN 코드는 보통 n 개의 플립 플럽 또는 쉬프트 레지스터로 이루어진 선형 시퀀스 쉬프트 레지스터(linear Sequence Shift Register : LSSR)에 의해 발생된다. 특히, 의사 잡음 코드 발생기는 기지국 수신기나 단말기 수신기에 구비된 탐색기가 수신신호에 포함된 파일롯 신호를 신속하게 포착(aquisition)하도록 사용되며, 또한 수신기에 구비된 핑거(finger)가 수신신호에 포함된 PN 코드를 추적할 수 있도록 사용된다. 이때, 기지국 또는 단말기의 수신기에서 수신신호에 포함된 PN 코드를 알아내기 위하여 의사 잡음 코드 발생기를 통하여 PN 코드를 만들고, 파일롯 신호를 포착하거나 PN 코드를 알아내기 위한 동작을 수행하기 위하여 고의적으로 만들어진 PN 코드의 오프셋(offset)을 지연(retard)시키거나 진행(advance)시킨다.The PN code generated in this pseudo noise code generator is usually generated by a linear sequence shift register (LSSR) consisting of n flip flops or shift registers. In particular, a pseudo noise code generator is used to quickly acquire a pilot signal included in a received signal by a searcher provided in a base station receiver or a terminal receiver, and furthermore, a finger included in the receiver is included in the received signal. Used to track PN code. At this time, the PN code is intentionally created by the base station or the receiver of the terminal to generate the PN code through the pseudo noise code generator to detect the PN code included in the received signal, and to perform the operation for capturing the pilot signal or finding the PN code. Retard or advance the offset of the code.

도 1은 종래의 선형 시퀀스 쉬프트 레지스터가 구비된 의사 잡음 코드 발생기의 블럭 구성도이다. 도 1을 참조하면, 선형 시퀀스 쉬프트 레지스터(10)는 2N-1길이(도 1에서는 N은 2로 가정하였다)의 PN 코드를 발생시킬 수 있는 4단 선형 시퀀스 쉬프트 레지스터를 보인다. 도 1에 보인 선형 시퀀스 쉬프트 레지스터는 직렬도 연결된 3개의 쉬프트 레지스터(또는 저장 소자)(1-3)와, 하나의 쉬프트 레지스터(4)와, 쉬프트 레지스터(3)와 쉬프트 레지스터(4)사이에 위치한 덧셈기(5)로 구성된다.1 is a block diagram of a conventional pseudo noise code generator equipped with a linear sequence shift register. Referring to FIG. 1, the linear sequence shift register 10 shows a four-stage linear sequence shift register capable of generating a PN code of length 2 N-1 (in FIG. 1, N is assumed to be 2). The linear sequence shift register shown in FIG. 1 is composed of three shift registers (or storage elements) 1-3 connected in series, one shift register 4, and between the shift register 3 and the shift register 4. It consists of an adder 5 located.

도 1의 선형 시퀀스 쉬프트 레지스터에서 시스템 클럭은 PN 칩 레이트의 N 배수의 클럭(CHIP x N)이 제공되며, 클럭 인에이블을 통해 의사 잡음 코드 발생기의 선형 시퀀스 쉬프트 레지스터에 인가되는 클럭의 수를 조절하여 의사 잡음 코드 발생기의 정상 동작 또는 PN 칩 리타드나 PN 칩 어드밴스를 수행한다.In the linear sequence shift register of FIG. 1, the system clock is provided with N times the clock (CHIP x N) of the PN chip rate, and the clock enable adjusts the number of clocks applied to the linear sequence shift register of the pseudo noise code generator. Perform normal operation of the pseudo-noise code generator or PN chip retard or PN chip advance.

예를 들어, 의사 잡음 코드 발생기가 정상상태로 동작하는 경우에는 클럭 인에이블을 N 개의 시스템 클럭 마다 1 개의 시스템 클럭 만큼씩 인에이블시키는 동작을 실행한다. 즉, 1 PN 칩 시간동안 N 개의 시스템 클럭이 선형 시퀀스 쉬프트 레지스터에 인가된다. 따라서, 도 1에 도시된 의사 잡음 코드 발생기는 자신의 PN 칩 레이트 보다 N 배 빠른 시스템 클럭을 사용하는 경우, 자신의 PN 칩 레이트보다 N 배 빠르게 동작한다.For example, when the pseudo noise code generator operates in a normal state, the clock enable operation is enabled by one system clock for every N system clocks. That is, N system clocks are applied to the linear sequence shift register for one PN chip time. Thus, the pseudo noise code generator shown in FIG. 1 operates N times faster than its PN chip rate when using a system clock that is N times faster than its PN chip rate.

1 PN 칩 리타드는 선형 시퀀스 쉬프트 레지스터의 상태가 1 PN 칩 시간동안 반복되는 동작을 실행한다. 즉, 클럭 인에이블을 조절하여 1 PN 칩 시간(N 개의 시스템 클럭)동안 0개의 시스템 클럭을 선형 시퀀스 쉬프트 레지스터에 인가한다.One PN chip retard performs an operation in which the state of the linear sequence shift register is repeated for one PN chip time. That is, the clock enable is adjusted to apply 0 system clocks to the linear sequence shift register for 1 PN chip time (N system clocks).

반면, 1 PN 칩 어드밴스는 선형 시퀀스 쉬프트 레지스터의 상태가 정상 동작의 상태를 건너 뛰어 그 다음 상태로 천이하는 동작을 실행한다. 즉, 의사 잡음 코드 발생기에 인가되는 클럭 인에이블을 조절하여 1 PN 칩 시간(N 개의 시스템 클럭)동안 2개의 시스템 클럭을 선형 시퀀스 쉬프트 레지스터에 인가한다. 따라서, 이 방식을 이용하여 1 PN 칩 어드밴스를 실행하기 위해서는 1 PN 칩 레이트보다 2 배의 시스템 클럭이 사용되어야만 한다.On the other hand, the 1 PN chip advance performs an operation in which the state of the linear sequence shift register skips the state of normal operation and transitions to the next state. In other words, by adjusting the clock enable applied to the pseudo noise code generator, two system clocks are applied to the linear sequence shift register for one PN chip time (N system clocks). Therefore, in order to implement 1 PN chip advance using this scheme, a system clock twice that of 1 PN chip rate must be used.

그러나, 향후의 통신 환경은 기지국 또는 단말기 등의 각 통신 장비에 구비된 모뎀의 기능에 대한 요구 조건이 점점 다양해지고 있다. 따라서, 모뎀의 구성은 더욱 복잡해지고 또한 무선 통신망의 가입자수 또한 점점 증가되고 있다. 이러한 통신 환경 하에서, 가능한 최소한의 시스템 클럭 내에서 1 PN 칩 리타드나 어드밴스를 수행할 수 있는 의사 잡음 코드 발생기가 요구되고 있다.However, in the future communication environment, the requirements for the function of the modem provided in each communication equipment such as a base station or a terminal are increasingly varied. Therefore, the configuration of the modem becomes more complicated and the number of subscribers of the wireless communication network is also increasing. Under these communication environments, there is a need for a pseudo noise code generator capable of performing 1 PN chip retard or advance within the minimum system clock possible.

본 발명의 목적은 이상에서 언급한 종래 기술의 문제점을 감안하여 안출한 것으로서, 코드 분할 다중 접속 방식의 무선 통신시스템에서 칩 레이트와 동일한 클럭을 이용하면서도 한 클럭 동안에 의사 잡음 코드 발생기에서 발생된 1 PN 칩을 어드밴스 또는 리타드 할 수 있는 의사 잡음 코드 발생 방법을 제공하기 위한 것이다.SUMMARY OF THE INVENTION An object of the present invention has been made in view of the above-mentioned problems of the prior art, and in a code division multiple access wireless communication system, one PN generated by a pseudo noise code generator during one clock while using the same clock as the chip rate It is to provide a method of generating a pseudo noise code that can advance or retard the chip.

이상과 같은 목적을 달성하기 위한 본 발명의 특징에 따른 본 발명은 서로 직렬로 연결된 n개의 먹스와 쉬프트 레지스터를 포함한 선형 시퀀스 쉬프트 레지스터가 구비된 n 차의 의사 잡음 코드 발생기에 있어서, 정상 상태에서의 선형 시퀀스 시프트 레지스터의 다음 상태를 구하기 위한 동작, PN 칩 어드밴스(Advance)를 위한 상기 선형 시퀀스 시프트 레지스터의 다음 상태를 구하기 위한 동작, 및 PN 칩 리타드(Retard)를 위한 상기 선형 시퀀스 시프트 레지스터의 다음 상태를 구하기 위한 동작을 실행하기 위한 신호를 상기 각각의 먹스에 입력하는 단계와; 상기 선형 시퀀스 쉬프트 레지스터에 대한 다음 상태를 변경하기 위한 제어신호를 발생시키는 단계와; 상기 각각의 먹스에 입력되는 신호를 상기 제어신호에 따라 다중화하는 단계와, 상기 다중화된 신호에 상응하는 동작을 한 클럭 동안에 실행하는 단계로 이루어진다.According to an aspect of the present invention for achieving the above object, the present invention provides an n-order pseudo noise code generator having a linear sequence shift register including n mux and shift registers connected in series with each other. Operation to obtain the next state of the linear sequence shift register, operation to obtain the next state of the linear sequence shift register for PN chip advance, and next to the linear sequence shift register for the PN chip retard. Inputting a signal to each mux to execute an operation for obtaining a state; Generating a control signal for changing a next state for the linear sequence shift register; Multiplexing the signals input to the respective muxes according to the control signal; and executing an operation corresponding to the multiplexed signal for one clock.

도 1은 종래의 4차 생성 다항식이 주어진 의사 잡음 코드 발생기의 블럭 구성도.1 is a block diagram of a pseudo noise code generator given a conventional quadratic generated polynomial;

도 2는 도 1에서 보인 의사 잡음 코드 발생기에 대해 정상동작에서 선형 시퀀스 쉬프트 레지스터(LSSR)의 다음 상태를 구하기 위한 의사 잡음 코드 발생기의 부분적인 블럭 구성도.FIG. 2 is a partial block diagram of a pseudo noise code generator for obtaining the next state of a linear sequence shift register (LSSR) in normal operation with respect to the pseudo noise code generator shown in FIG.

도 3은 본 발명의 실시 예에서 의사 잡음 코드 발생기에 대해 1 PN 칩 어드밴스(advance)를 실행하기 위해 선형 시퀀스 쉬프트 레지스터(LSSR)의 다음 상태를 구하기 위한 의사 잡음 코드 발생기의 부분적인 블럭 구성도.3 is a partial block diagram of a pseudo noise code generator for obtaining the next state of a linear sequence shift register (LSSR) to perform 1 PN chip advance for a pseudo noise code generator in an embodiment of the invention.

도 4는 본 발명의 실시 예에서 의사 잡음 코드 발생기에 대해 1 PN 칩 리타드(retard)를 실행하기 위해 선형 시퀀스 쉬프트 레지스터(LSSR)의 다음 상태를 구하기 위한 의사 잡음 코드 발생기의 부분적인 블럭 구성도.4 is a partial block diagram of a pseudo noise code generator for obtaining the next state of a linear sequence shift register (LSSR) to perform a 1 PN chip retard for a pseudo noise code generator in an embodiment of the invention. .

도 5는 본 발명의 바람직한 실시 예에 따른 4차의 생성 다항식이 주어진 의사 잡음 코드 발생기의 블럭 구성도.Figure 5 is a block diagram of a pseudo noise code generator given a fourth-order generation polynomial according to a preferred embodiment of the present invention.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

11-14 : 쉬프트 레지스터 15-17 : 논리합 소자11-14: Shift register 15-17: Logic element

21-24 : 먹스 31 : 엔코더21-24: MUX 31: Encoder

이하 본 발명의 바람직한 일 실시 예에 따른 구성 및 작용을 첨부된 도면을 참조하여 설명한다.Hereinafter, a configuration and an operation according to an exemplary embodiment of the present invention will be described with reference to the accompanying drawings.

일반적으로 의사 잡음 코드 발생기는 도 2내지 도 5에 도시된 바와 같이 생성 다항식에 의한 배타적 논리합 소자(exclusive OR gate :XOR gate)들과 여러개의 쉬프트 레지스터로 이루어진 선형 시퀀스 쉬프트 레지스터로 구성된다.In general, a pseudo noise code generator is composed of a linear OR (SOR) of a linear sequence shift register consisting of an exclusive OR gate (XOR gate) by a generation polynomial and a plurality of shift registers, as shown in FIGS.

본 발명의 설명을 위해 먼저 수학식 1과 같은 n 차 생성 다항식 g(X)는 아래의 수학식 2와 같은 벡터로 표현된다고 가정한다.For the purpose of explanation of the present invention, first, it is assumed that the n th generation polynomial g (X) such as Equation 1 is represented by a vector such as Equation 2 below.

본 발명에서 선형 시퀀스 쉬프트 레지스터의 현재 상태를이라고 가정할 때, 이러한 현재 상태를 아래와 같은 수학식 3과 같이 벡터 형태로 표현할 수 있다.In the present invention, the current state of the linear sequence shift register Suppose that the current state can be expressed in a vector form as shown in Equation 3 below.

이때, 의사 잡음 코드 발생기가 정상적으로 동작하는 경우, 선형 시퀀스 쉬프트 레지스터의 다음 상태()는 아래의 수학식 4와 같이 선형 시퀀스 쉬프트 레지스터의 현재 상태(), 선형 시퀀스 쉬프트 레지스터의 중요성이 가장 높은 비트(Most Significant Bit: 이하 MSB) (rn,m) 그리고 수학식 2에 보인 생성 다항식()에 의해 구할 수 있다.At this time, when the pseudo noise code generator operates normally, the next state of the linear sequence shift register ( ) Is the current state of the linear sequence shift register ( ), The most significant bit of the linear sequence shift register (MSB) (r n, m ), and the generation polynomial shown in Can be obtained by

이와 같은 수학식 4는 n 개의 쉬프트 레지스터중 중요성이 가장 낮은(Least Significant Bit: 이하 LSB) 쉬프트 레지스터를 제외한 임의의 i 번째 쉬프트 레지스터의 입력단에는, n 번째 쉬프트 레지스터의 출력신호와 상기 의사 잡음 코드 발생기에 주어진 생성 다항식의 i-1 번째 값을 논리곱 처리하여 i-1번째 쉬프트 레지스터의 출력신호와 논리합 처리하여 얻어진 결과 값이 입력된다는 것을 의미한다.Equation (4) shows an output signal of the n th shift register and the pseudo noise code generator at an input terminal of an i th shift register except the least significant shift register among the n shift registers. This means that the result value obtained by performing an AND operation on the i-1 th value of the generated polynomial given by AND and the output signal of the i-1 th shift register is input.

또한, 1 PN 칩 어드밴스를 실행하기 위한 선형 시퀀스 쉬프트 레지스터의 다음 상태는 정상적으로 동작하는 선형 시퀀스 쉬프트 레지스터의 상태()이며, 이는 아래와 보인 수학식 5와 같이 선형 시퀀스 쉬프트 레지스터의 현재 상태과 n 차 생성 다항식()으로 나타낼 수 있다.Also, the next state of the linear sequence shift register for executing 1 PN chip advance is the state of the linear sequence shift register that operates normally. , Which is the current state of the linear sequence shift register as shown in Equation 5 below. And n-th generation polynomials )

이상과 같은 수학식 5는 n 개의 쉬프트 레지스터를 포함한 n 차의 의사잡음 코드 발생기에서 n 개의 쉬프트 레지스터 중에서 중요성이 가장 낮은(Least Significant Bit: 이하 LSB) 쉬프트 레지스터의 입력단에는 n 번째 쉬프트 레지스터의 출력신호와 상기 의사잡음 코드 발생기에 주어진 생성 다항식의 n-1 번째 값을 논리곱(앤드 게이트) 처리하여 얻어진 결과 값을 상기 n-1 번째 쉬프트 레지스터의 출력신호와 논리합(오어 게이트) 처리하여 얻어진 결과 값이 입력된다는 것을 의미한다. 또한, 1<i≤n 조건을 만족하는 경우, LSB 쉬프트 레지스터를 제외한 임의의 i 번째 쉬프트 레지스터의 입력단에는 n 번째 쉬프트 레지스터의 출력신호와 생성 다항식의 n-1 번째 값과 논리 곱 처리하여 얻어진 결과 값을 n-1 번째 쉬프트 레지스터의 출력신호와 논리합 처리하여 얻어진 결과 값을 상기 생성 다항식의 i-1 번째 값과 논리곱 처리하여 얻어진 제1 값과; n 번째 쉬프트 레지스터의 출력신호와 생성 다항식의 i-2 번째 값과 논리곱 처리하여 얻어진 제2 값과; i-2 번째 쉬프트 레지스터의 출력신호인 제 3값을 동시에 논리합 처리하여 얻어진 결과 값이 입력되는 것을 의미한다.Equation (5) is the output signal of the nth shift register at the input of the least significant bit (Least Significant Bit: LSB) of the n shift registers in the nth order pseudo-noise code generator including the n shift registers. And a result obtained by performing an AND on the n-1 th value of the generated polynomial given to the pseudo-noise code generator and ORing the OR signal with the output signal of the n-1 th shift register. This means that it is input. In addition, when 1 <i≤n is satisfied, the result obtained by performing a logical multiplication with the output signal of the n th shift register and the n-1 th value of the generated polynomial at the input terminal of any i th shift register except the LSB shift register A first value obtained by performing an OR operation on the value of the n-1 th shift register with the output signal of the n-1 th shift register; a second value obtained by performing an AND operation on the output signal of the n th shift register and the i-2 th value of the generation polynomial; This means that a result value obtained by simultaneously ORing the third value, which is the output signal of the i-2th shift register, is input.

또한, 1 PN 칩 리타드을 위한 선형 시퀀스 쉬프트 레지스터의 다음 상태는 후술될 도 4의 설명과 같으며 선형 시퀀스 쉬프트 레지스터의 현재 상태로 표시된다. 즉, ri,m+1= ri,m에 따라 i 번째 쉬프트 레지스터의 입력단에 i 번째 쉬프트 레지스터의 출력신호가 피드백시키거나, 각 쉬프트 레지스터에 인가되는 외부인에이블 신호로 하나의 의사 잡음 칩(PN chip) 시간 동안 디스에이블시키는 방식을 이용하여 리타드를 실행한다.Further, the next state of the linear sequence shift register for one PN chip retard is as described in FIG. 4 to be described later, and the current state of the linear sequence shift register. Is displayed. That is, according to r i, m + 1 = r i, m , an output signal of the i th shift register is fed back to the input terminal of the i th shift register, or one pseudo noise chip is used as an external enable signal applied to each shift register. PN chip) retard is performed using a method of disabling for a time.

도 2는 생성 다항식 g(X) = X4+ X3+ 1이 주어진 의사 잡음 코드 발생기가 정상적으로 동작하는 경우에 선형 시퀀스 쉬프트 레지스터(LSSR)의 다음 상태를 구하기 위한 의사 잡음 코드 발생기의 부분적인 블럭 구성도를 보인다. 선형 시퀀스 쉬프트 레지스터의 다음 상태의 각 성분들은 위의 수학식 4를 이용하여 아래와 같은 수학식 6으로 나타낼 수 있다.FIG. 2 shows a partial block of a pseudo noise code generator for obtaining the next state of a linear sequence shift register (LSSR) when the pseudo noise code generator given a generation polynomial g (X) = X 4 + X 3 + 1 is operating normally. Show the schematic. Each component of the next state of the linear sequence shift register may be represented by Equation 6 below using Equation 4 above.

도 3은 생성 다항식 g(X) = X4+ X3+ 1인 의사 잡음 코드 발생기가 1 PN 칩 어드밴스(advance)를 실행하기 위해 선형 시퀀스 쉬프트 레지스터(LSSR)의 다음 상태를 구하기 위한 의사 잡음 코드 발생기의 부분적인 블럭 구성도이다. 도 3에 도시된 선형 시퀀스 쉬프트 레지스터의 다음 상태를 구하기 위한 동작은 수학식 5 및 이에 따른 의미를 설명한 것과 동일하다.Figure 3 shows a pseudo noise code for a pseudo noise code generator with generation polynomial g (X) = X 4 + X 3 + 1 to obtain the next state of a linear sequence shift register (LSSR) for executing 1 PN chip advancement. Partial block diagram of the generator. The operation for obtaining the next state of the linear sequence shift register shown in FIG. 3 is the same as that described in Equation 5 and its meaning.

선형 시퀀스 쉬프트 레지스터의 다음 상태의 각 성분들은 위의 수학식 5를 이용하여 아래와 같은 수학식 7과 같이 나타낼 수 있다.Each component of the next state of the linear sequence shift register may be represented by Equation 7 below using Equation 5 above.

도 4는 생성 다항식 g(X) = X4+ X3+ 1인 의사 잡음 코드 발생기가 1 PN 칩 리타드(retard)를 실행하기 위해 선형 시퀀스 쉬프트 레지스터(LSSR)의 다음 상태를 구하기 위한 의사 잡음 코드 발생기의 부분적인 블럭 구성도이다. 도 4에서는 각각의 쉬프트 레지스터(11-14)의 입력단에 각각의 쉬프트 레지스터(11-14)의 출력신호가 피드백 되는 것을 보이고 있다. 또한, 생성 다항식 g(X) = X4+ X3+ 1인 의사 잡음 코드 발생기가 1 PN 칩 리타드(retard)를 실행하기 위해 도 5에 도시된 바와 같이 외부에서 제공됨에 따라 각 쉬프트 레지스터(11-14)에 인가되는 인에이블 신호를 하나의 의사 잡음 칩(PN chip) 시간동안 디스에이블 시켜서 동일한 효과를 볼 수도 있다.Figure 4 shows a pseudo noise for the pseudo noise code generator with generation polynomial g (X) = X 4 + X 3 + 1 to obtain the next state of the linear sequence shift register (LSSR) for executing a 1 PN chip retard. Partial block diagram of the code generator. 4 shows that an output signal of each shift register 11-14 is fed back to an input terminal of each shift register 11-14. In addition, each shift register (as shown in FIG. 5 is provided externally as a pseudo noise code generator with generating polynomial g (X) = X 4 + X 3 + 1 to execute a 1 PN chip retard. The same effect may be obtained by disabling the enable signal applied to 11-14) for one PN chip time.

도 5는 본 발명의 바람직한 실시 예로서, 생성 다항식 g(X) = X4+ X3+ 1이 주어진 의사 잡음 코드 발생기의 블럭 구성도로서, 도 2내지 도 4가 모두 결합된 형태이다.5 is a block diagram of a pseudo noise code generator given a generated polynomial g (X) = X 4 + X 3 + 1, which is a combination of FIGS. 2 to 4.

즉, 도 5에서는 정상상태에서의 선형 시퀀스 쉬프트 레지스터의 다음 상태를 구하기 위한 회로와, 1 PN 칩 어드밴스를 실행하기 위한 선형 시퀀스 쉬프트 레지스터의 다음 상태를 구하기 위한 회로와, 1 PN 칩 리타드를 실행하기 위한 선형 시퀀스 쉬프트 레지스터의 다음 상태를 구하기 위한 회로가 모두 결합되었다. 본 발명의 의사 잡음 코드 발생기는 로드 인에이블신호 및 시퀀스 인에이블 신호를 각각 제공받으며, 서로 직렬로 연결된 n개의 쉬프트 레지스터(11-14)와, 각각의 쉬프트 레지스터(11-14)의 입력단에 각각 연결되어 각각의 제어신호에 따라 다중 입력신호중 하나의 입력신호를 출력하는 n 개의 먹스(21-24)와, n 개의 먹스(21-24)에 의사 잡음 코드 발생기의 상태를 설정하기 위한 제어신호를 발생시키는 엔코더(31)로 구성된다.That is, in Fig. 5, a circuit for obtaining the next state of the linear sequence shift register in the steady state, a circuit for obtaining the next state of the linear sequence shift register for executing 1 PN chip advance, and one PN chip retard are executed. The circuits for finding the next state of the linear sequence shift register are combined. The pseudo noise code generator of the present invention is provided with a load enable signal and a sequence enable signal, respectively, and each of n shift registers 11-14 connected in series with each other and an input terminal of each shift register 11-14, respectively. N muxes 21-24 for outputting one input signal among multiple input signals according to respective control signals, and control signals for setting the state of the pseudo noise code generator in n muxes 21-24. It consists of the encoder 31 which generate | occur | produces.

여기서, n개의 쉬프트 레지스터중 첫번째 쉬프트 레지스터(11)의 입력단에 연결된 먹스(21)의 한 입력은 의사 잡음 코드 발생기에 대한 생성 다항식의 n번째 값으로 정하며, 먹스(21)의 다른 입력은 n 번째 쉬프트 레지스터(14)의 출력신호와 n-1 번째 쉬프트 레지스터(13)의 출력신호 값을 덧셈기(15)를 통하여 논리합한 값으로 정하며, 먹스(21)의 또다른 입력은 쉬프트 레지스터(11)의 출력신호로 정한다.Here, one input of the mux 21 connected to the input of the first shift register 11 of the n shift registers is defined as the nth value of the generation polynomial of the pseudo noise code generator, and the other input of the mux 21 is nth. The output signal of the shift register 14 and the output signal value of the n-1 th shift register 13 are determined to be logical sums through the adder 15, and another input of the mux 21 is connected to the shift register 11. Determine the output signal.

또한, n 개의 쉬프트 레지스터(11-14)중 첫번째 쉬프트 레지스터(11)를 제외한 임의의 i번째(2 ≤i ≤n, i는 정수) 쉬프트 레지스터(예를 들어 13)의 입력단에 연결된 먹스(23)의 한 입력은 n 번째 쉬프트 레지스터(14)의 값을 의사 잡음 코드 발생기 생성 다항식의 i-1 번째 쉬프트 레지스터(12)의 출력값과 논리곱한후, 이때의 결과값을 i-1번째 쉬프트 레지스터(12)값을 논리합으로 처리한 값으로 정하며, i번째 쉬프트 레지스터(13)의 입력단에 연결된 먹스(23)의 다른 입력은 n번째 쉬프트 레지스터(14)의 출력신호와 생성 다항식의 n-1번째 값과 논리곱하여 얻어진 제1 값과, n 번째 쉬프트 레지스터(14)의 출력신호와 생성 다항식의 i-2 번째 값과 논리합 처리하여 얻어진 제2 값과, i-2 번째 쉬프트 레지스터의 출력신호를 제 3값으로 하여 상기 제 1값, 제 2값, 제 3값을 논리합 처리한 결과 값으로 정하며, i번째 쉬프트 레지스터(13)의 입력단에 연결된 먹스(23)의 또 다른 입력은 i번째 쉬프트레지스터의 출력신호로 정한다.In addition, the mux 23 connected to an input terminal of an i th (2 ≦ i ≦ n, i is an integer) shift register (for example, 13) except the first shift register 11 of the n shift registers 11-14. One input of) multiplies the value of the n th shift register 14 by the output value of the i-1 th shift register 12 of the pseudo-noise code generator generated polynomial, and then returns the result of the i th shift register ( 12) is determined as a value obtained by performing a logical sum, and the other input of the mux 23 connected to the input terminal of the i th shift register 13 is an output signal of the n th shift register 14 and the n-1 th value of the generated polynomial. And a third value obtained by performing an OR operation on the first value obtained by AND and the output signal of the n th shift register 14 and the i-2 th value of the generation polynomial, and the output signal of the i-2 th shift register. The first, second, and third values are discussed as values. Jeonghamyeo sum as a result processing, i Another input of MUX 23 is connected to an input of the second shift register 13 is determined by the output signal of the i th shift register.

도 5는 도 2 내지 도 4에 의해 출력되는 시퀀스를 각각의 먹스(21-24)에 취합하고, 엔코더(31)에서 인가되는 제어신호에 의해 각각의 먹스(21-24)의 출력을 제어할 수 있음을 보이고 있다.5 combines the sequence output by FIG. 2 to FIG. 4 into each mux 21-24, and controls the output of each mux 21-24 by the control signal applied from the encoder 31. FIG. Showing that it can.

따라서, 전송장치의 수신단은 한 클럭이내에 의사 잡음 코드 발생기의 정상상태의 동작, 1 PN 칩 어드밴스 동작, 1 PN 칩 리타드 동작중에서 원하는 동작을 선택적으로 처리할 수 있다.Accordingly, the receiving end of the transmitter can selectively process a desired operation among the steady state operation of the pseudo noise code generator, the 1 PN chip advance operation, and the 1 PN chip retard operation within one clock.

이상의 설명에서와 같은 본 발명에 따르면, 의사 잡음 코드 발생기를 PN 칩 레이트보다 높은 시스템 클럭으로 운용하면서도 1 시스템 클럭 동안에 1 PN 칩 어드밴스나 리타드를 선택적으로 수행할 수 있는 효과가 있다. 따라서, 이와 같은 의사 잡음 코드 발생기를 코드 분할 다중 방식의 무선 통신 시스템의 수신단에 적용할 경우, PN 코드 추적을 시스템 클럭으로 수행 할 수 있기 때문에 자원의 공유를 통한 병렬 처리 및 무선 통신 시스템의 수신단에 구비된 핑거의 수용 용량을 확대시키는 효과가 있다.According to the present invention as described above, while operating the pseudo noise code generator at a system clock higher than the PN chip rate, there is an effect that can selectively perform one PN chip advance or retard during one system clock. Therefore, when the pseudo noise code generator is applied to the receiving end of the code division multiplex wireless communication system, since the PN code tracking can be performed as the system clock, parallel processing through resource sharing and the receiving end of the wireless communication system can be performed. There is an effect of expanding the receiving capacity of the provided finger.

Claims (3)

서로 직렬로 연결된 n개의 먹스와 쉬프트 레지스터를 포함한 선형 시퀀스 쉬프트 레지스터가 구비된 n 차의 의사 잡음 코드 발생기에 있어서,In an nth order pseudo noise code generator with a linear sequence shift register comprising n mux and shift registers in series with each other, 정상 상태에서의 선형 시퀀스 시프트 레지스터의 다음 상태를 구하기 위한 동작, PN 칩 어드밴스(Advance)를 위한 상기 선형 시퀀스 시프트 레지스터의 다음 상태를 구하기 위한 동작, 및 PN 칩 리타드(Retard)를 위한 상기 선형 시퀀스 시프트 레지스터의 다음 상태를 구하기 위한 동작을 실행하기 위한 신호를 상기 각각의 먹스에 입력하는 단계와;An operation for obtaining the next state of the linear sequence shift register in the steady state, an operation for obtaining the next state of the linear sequence shift register for PN chip advance, and the linear sequence for PN chip retard Inputting a signal to each mux to execute an operation for obtaining a next state of a shift register; 상기 선형 시퀀스 쉬프트 레지스터에 대한 다음 상태를 변경하기 위한 제어신호를 발생시키는 단계와;Generating a control signal for changing a next state for the linear sequence shift register; 상기 각각의 먹스에 입력되는 신호를 상기 제어신호에 따라 다중화하는 단계와,Multiplexing a signal input to each mux according to the control signal; 상기 다중화된 신호에 상응하는 동작을 한 클럭 동안에 실행하는 단계로 이루어진 것을 특징으로 하는 의사 잡음 코드 발생 방법.And executing an operation corresponding to the multiplexed signal during one clock. 제 1항에 있어서, 상기 PN 칩 어드밴스(Advance)를 위한 상기 선형 시퀀스 시프트 레지스터의 다음 상태를 구하기 위한 동작은The method of claim 1, wherein the operation for obtaining the next state of the linear sequence shift register for the PN chip advance is as follows. 상기 n 개의 쉬프트 레지스터 중 첫번째 쉬프트 레지스터의 입력단에는 n 번째 쉬프트 레지스터의 출력신호와 상기 의사잡음 코드 발생기에 주어진 생성 다항식의 n-1 번째 값을 논리곱 처리하여 얻어진 결과 값을 상기 n-1 번째 쉬프트 레지스터의 출력신호와 논리합 처리하여 얻어진 결과 값이 입력되며;The n-1 th shift is a result obtained by logically multiplying the output signal of the n th shift register and the n-1 th value of the generated polynomial given to the pseudo-noise code generator at an input of the first shift register among the n shift registers. A result value obtained by ORing the output signal of the register is input; i가 1보다 크고 n 이하인 경우, 상기 첫번째 쉬프트 레지스터를 제외한 임의의 i 번째 쉬프트 레지스터의 입력단에는, 상기 n 번째 쉬프트 레지스터의 출력신호와 상기 발생다항식의 n-1 번째 값과 논리 곱 처리하여 얻어진 결과 값을 상기 n-1 번째 쉬프트 레지스터의 출력신호와 논리합 처리하여 얻어진 결과 값을 상기 생성 다항식의 i-1 번째 값과 논리곱 처리하여 얻어진 제1 값과; 상기 n 번째 쉬프트 레지스터의 출력신호와 상기 생성 다항식의 i-2 번째 값과 논리곱 처리하여 얻어진 제2 값과; i-2 번째 지연 소자의 출력신호인 제 3값을 동시에 논리합 처리하여 얻어진 결과 값이 입력되는 것을 특징으로 하는 의사잡음 코드 발생 방법.When i is greater than 1 and less than or equal to n, a result obtained by performing a logical multiplication with the output signal of the nth shift register and the n-1th value of the generated polynomial at the input terminal of any i-th shift register except for the first shift register. A first value obtained by performing an OR operation on a value of the n-1 th shift register with the output signal of the n-1 th shift register; A second value obtained by performing an AND operation on the output signal of the n th shift register and the i-2 th value of the generation polynomial; and a result value obtained by simultaneously ORing the third value, which is the output signal of the i-second delay element, is input. 제 1항에 있어서, 상기 PN 칩 리타드(Retard)를 위한 상기 선형 시퀀스 시프트 레지스터의 다음 상태를 구하기 위한 동작은, 상기 i 번째 쉬프트 레지스터의 입력단에 상기 i 번째 쉬프트 레지스터의 출력신호를 피드백시키거나, 상기 각 쉬프트 레지스터에 인가되는 외부 인에이블 신호로 하나의 의사 잡음 칩(PN chip) 시간 동안 디스에이블시키는 것을 특징으로 하는 의사잡음 코드 발생 방법.The method of claim 1, wherein the operation for obtaining a next state of the linear sequence shift register for the PN chip retard comprises: feeding back an output signal of the i th shift register to an input terminal of the i th shift register; And disabling a pseudo noise chip (PN chip) time with an external enable signal applied to each shift register.
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