KR20010043439A - 전계방출소자, 이의 제조방법 및 이를 사용한 디스플레이장치 - Google Patents

Abstract

비정질 기판; 불순물 확산 방지층; 비정질 실리콘 혹은 다결정실리콘으로 만들어진 반도체층의 형성면 상에 형성된 FET; FET 드레인 영역의 반도체층을 에칭함으로써 만들어진 하나 이상의 에미터; 및 추출전극을 포함하는 전계방출 소자(FED). 반도체층은 CDV 공정에 의해 만들어진다. 에미터 어레이는 고리 혹은 다각형 FET 드레인 영역 내에 형성되며 고리 혹은 다각형 게이트 전극 및 소스 전극에 의해 둘어싸여 진다. 전체 FET 영역은 절연층 및 금속층으로 피복된다. 이러한 구성은 에미터 칩들마다 균일한 전류방출특성을 제공하며, 모든 방향으로 균일한 전자방출을 달성한다. 평탄 디스플레이 장치에 본 FET의 적용은 고화질, 저소비전력, 낮은 제조비용을 달성한다.

Description

전계방출소자, 이의 제조방법 및 이를 사용한 디스플레이 장치{Field emission device, its manufacturing method and display device using the same}

종래의 전계방출소자(FED)의 가장 잘 알려진 기본 구성은 1976년 응용물리 저널 vol. 47, p.5238의 시.에이. 스핀트 등에 개시된 바와 같은 원추형 스핀트 구조를 갖는다. 그러나, 이러한 스핀트 구성의 FED는 안정된 방출전류에 있어서 문제가 있다. 특히, 불안정한 방출전류로 인해서 일본 특허공보 평6-14263호에 제안된 바와 같은 평판 디스플레이에 사용될 때, 불안전항 전류는 표시 화질에 직접적으로 악영향을 미치기 때문에 주된 문제가 된다.

일본 특허공보 평7-118259호는 전자를 방출하는 에미터에 직렬로 고저항 저항기를 접속함으로서 네가티브 피드백 효과를 사용하여 안정된 방출을 갖는 FED를 개시하고 있다. 그러나, 에미터에 직렬로 접속된 10 내지 100M 오옴 범위의 고저항 저항기를 사용함으로써 FED의 응답을 감소시키고 파워를 현저히 소비한다. 고저항 저항기 삽입에 더하여, 이러한 문제를 해결하기 위해서, 예를 들면 1000개 이상의 에미터를 일체화하여 하나의 FED용의 에미터 어레이를 형성함으로써 많은 에미터의 출력들을 평균화하여 에미터 불안정성을 해결한다. 그러나, 에미터 수의 증가로 복잡성이 증가하고 FED 제조비용이 증가한다.

이들 문제를 해결하기 위해서, 일본특허 공개공보 평9-259744호는 트랜지스터 등의 능동소자를 FED의 에미터에 직접 접합시켜 에미터에 흐르는 전류를 제어하는 방법을 개시하고 있다. 이것은 낮은 전력소비로 전류를 안정화시킬 수 있다. 더구나, 많은 수의 에미터를 형성할 필요성을 제거한다. 그러나, 이 종래의 기술은 기판으로서 단결정 실리콘을 사용하므로 대형의 평판 디스플레이 소자를 제조할 수 없게 되고, 뿐만 아니라 비용도 증가하게 된다.

최근에, 일본특허 공개공보 평9-129123호; 에이치. 가모 등, 응용물리 레터, vol.73, p.1301, 1998; 와이. 에이치. 송 등 SID 98 DIGEST, p.189, 1998에는 평판 디스플레이 장치에 적용할 목적으로, 대형의 크기를 가능하게 하고 비용을 줄이기 위해서 단결정 대신 유리기판 사용에 대해 개시되어 있다. 이러한 구조에서, 에미터, 전계효과 트랜지스터(FET), 및 이의 박막 트랜지스터(TFT)는 비정질 실리콘 및 다결정 실리콘을 사용하여 유리기판 상에 형성된다.

도 10(a) 및 도 10(b)은 에미터 어레이(7) 및 TFT(23)을 포함하는 종래의 FED의 구성을 도시한 것이다. 도 10(a)은 한 화소에 대응하는 전체 FED를 예시한 사시도이다. 도 10(b)은 에미터 어레이(7) 내 하나의 에미터 및 TFT의 확대단면도이다.

도 10(a)에 도시한 바와 같이, 1000개 이상의 에미터(10)는 하나의 TFT(23)에 의해 제어되는 각각의 화소에 대한 FED의 에미터 어레이(7)에 형성된다. 에미터 어레이(7)로부터 나오는 전류는 캐소드 전극을 통해 에미터 어레이(7)의 모서리에 접속된 TFT(23)에 의해 제어된다.

도 10(b)에 도시한 바와 같이, FED는 전술한 TFT(23)와, 드레인 전극(19)을 통해 접속된 에미터부를 포함한다. TFT(23)은 유리기판 상에 크롬 소스 전극(9), n+ 비정질 실리콘 접촉층 및 채널 i 비정질 실리콘층(20), 이산화 실리콘 게이트 절연층(3), 및 크롬 게이트 전극(4)을 포함한다. 에미터부는 전술한 TFT(23), 크롬 드레인 금속(19), 비정질 실리콘 에미터(10), 이산화 실리콘 절연층(24), 및 니오븀 추출전극(11)을 포함한다.

도 11은 종래의 FED 제조방법을 도시한 것이다. 도 11(a)에 도시한 바와 같이, 각각의 물질을 순차적으로 층으로 형성한다. 이어서 TFT(7)가 될 부분을 포토레지스트(21)로 덮는다. TFT 이외의 영역을 에칭으로 제거하여 하측 드레인 전극(19)을 노출시킨다(도 11(b)). 다음에, 에미터를 형성하기 위한 비정질 실리콘층(20)을 다시 형성한다(도 11(c)). 에미터 형상이 만들어지며(도 11(d)), 이 위에 절연층(24) 및 추출전극(11)이 형성되고, 에미터 끝을 노출시키도록 에미터 구멍을 만든다(도 11(e)).

설명에서, 냉전자를 방출하는 원추형 등의 부분을 이하 에미터라 칭하고, 이러한 에미터를 트랜지스터에 접속하여 만들어진 소자를 전체를 FED라 칭한다.

종래의 FED는 다음의 문제가 있다.

200nm 이하의 두께로 얇은 비정질 혹은 다결정 실리콘층이 유리기판 상에 형성될 때, 높은 전자 이동도 및 양호한 결정성을 갖는 실리콘층을 얻는 것은 가능하지 않다. TFT 혹은 TFT의 채널층이 이러한 실리콘층 상에 형성된다면, 균일하고 양호한 특성을 가진 TFT 혹은 FET는 얻어지지 않는다.

또한, 엑시머 레이저는 결정화를 위해 유리기판 상에 비정질 실리콘을 어닐링하는데 사용된다. 이것은 공정을 복잡하게 한다. 레이저 어닐링은 또한 대량생산에 불리하며 제조비용을 증가시킨다.

또한, 종래의 기술은 TFT 혹은 FET를 제조하기 위한 얇은 비정질 실리콘층, 절연층, 및 금속층의 형성을 필요로 한다. 에미터 상에 이들 층들은 에칭되고, 에미터를 형성하기 위한 두꺼운 비정질 실리콘층이 다시 형성되므로 공정이 복잡해진다. 에미터를 만들기 위해서 다시 비정질 실리콘층을 형성하기 전에, 이의 형성표면이 공기 중에 노출된다. 이것은 성장표면을 오염시키며 비정질 실리콘층의 결정성을 저하시킬 수 있다.

또한 도 10(a)에 도시한 바와 같이, 많은 에미터 어레이들이 어레이 영역의 일단부에 접속된 하나의 FET에 의해 제어된다. 이 때문에 FET 드레인과 각각의 에미터 칩간 거리가 달라지게 되어, FET와 에미터간 저항차를 야기한다. 결국, 각각의 에미터의 방출특성이 달라진다.

더구나, FET의 게이트 및 소스는 에미터 어레이에 대해 대칭으로 배치된다. 이것은 평판 디스플레이 장치에 FED가 사용될 때 에미터 어레이와 인(phosphor)측인 애노드 기판간에 공간 전위분포에 비대칭을 야기한다. 이에 따라 전자 이동방향이 이방성으로 된다.

또한, FET의 게이트 금속이 절연층만으로 덮여있기 때문에, 어떠한 작은 정도의 외부 노이즈라도 게이트 금속에 악영향을 미칠 수 있어 잘못하여 FET를 동작시키게 할 수 있기 때문에 에미터의 방출전류를 크게 변화시킨다.

전술한 바와 같이, 종래기술의 FED는 많은 문제가 있으며, 이러한 FET를 평판 디스플레이 장치에 사용하는 것은 균일성과 높은 휘도에 좌우되는 고화질을 불가능하게 한다. 또한 전력소비 및 비용이 증가된다.

본 발명은 평탄 디스플레이 장치, 센서, 고주파 발진기, 초고속 소자, 전자 현미경, 및 전자빔 노광장치를 포함하는 장치로서 전자빔을 사용하는 장치에 채용되는 전계방출 소자(FED) 및 이의 제조방법의 분야에 관한 것이다. 특히, 본 발명은 전계효과 트랜지스터(FET)들을 일체화하여 방출전류를 안정화시키는 에미터를 갖는 FED: 고전류 밀도 및 만족스러운 전력 효율을 갖는 FED; 및 이들의 제조방법에 관한 것이다.

도 1은 본 발명의 제1 실시예에 따른 FED의 단면도이다.

도 2는 본 발명의 제1 실시예에 따른 원추형 FED의 단면도이다.

도 3은 본 발명의 제1 실시예에 따른 FED의 제조공정을 도시한 단면도이다.

도 4는 본 발명의 제2 실시예에 따른 FED의 단면도이다.

도 5는 본 발명의 제3 실시예에 따른 FED의 단면도이다.

도 6은 본 발명의 제4 실시예에 따른 FED의 단면도이다.

도 7(a)는 본 발명의 제5 실시예에 따른 FED의 평면도이다.

도 7(b)는 본 발명의 제5 실시예에 따른 FED의 단면도이다.

도 8은 본 발명의 제5 실시예에 따라 수렴전극을 가진 FED의 단면도이다.

도 9는 본 발명의 제6 실시예에 따른 FED의 단면도이다.

도 10(a)는 종래의 FED의 사시도이다.

도 10(b)는 종래의 FED의 요소에 관계된 부분의 확대단면도이다.

도 11은 종래의 FED의 제조방법을 도시한 단면도이다.

본 발명의 FED는,

비정질 기판;

불순물 확산방지층;

비정질 실리콘 혹은 불순물 확산방지층 상에 형성된 다결정 실리콘으로 만들어진 반도체층 표면 상에 형성된 전계효과 트랜지스터(FET);

FET의 드레인 영역 상의 반도체층을 에칭하여 만들어진 예리한 팁을 갖는 하나 이상의 에미터; 및

에미터에 고전계를 인가함으로써 전자를 추출하는 추출전극을 포함한다.

반도체층은 고온으로 가열된 고융점의 금속에 반도체 물질 가스의 접촉에 의해 야기된 촉매효과를 이용하는 화학기상증착 방법(CVD 방법)을 사용하여 형성된다.

하나 이상의 에미터를 포함하는 에미터 혹은 어레이는 원형 혹은 다각형 FET 드레인 영역 내에 형성된다. 에미터 어레이는 고리 혹은 다각형 게이트 전극 및 소스전극에 의해 둘러싼다. 이어서 전체 FET는 절연층 및 금속층으로 피복된다.

상기 구성은 다음의 효과를 제공한다.

500nm 이상으로 두꺼운 다결정층은 비교적 고속인 0.2nm/s 이상으로 빠른 속도로 직접 형성될 수 있다. 이것은 다결정 실리콘층의 형성후에 레이저 어닐링을 사용하여 다결정화 공정을 하지 않아도 되게 한다. 더욱이, 두꺼운 층은 표면 근처에 결정성을 향상시키며 높은 이동도를 달성하며 균일하고 양호한 특성을 갖는 FET를 제조할 수 있게 한다.

단일의 단계로 반도체층을 성장시킴으로서 FET 및 에미터의 형성은 공정을 간단하게 한다. 두꺼운 반도체층을 얻기 위한 제2 단계가 없으므로 공기 중에 성장표면 노출을 피할 수 있어 표면 오염 가능성을 방지한다.

원형 혹은 다각형 FET 드레인 영역에 에미터 어레이의 형성은 FET 드레인과 각각의 에미터간의 거리를 동일하게 하므로, 각각의 에미터에 저항을 평균화시킬 수 있고 따라서 각각의 에미터 칩의 방출특성을 균일하게 할 수 있다. 더욱이, 에미터 어레이와 애노드 전극간 공간 전위 분포는 기판 내에 대칭으로 되므로 모든 방향으로 균일하게 전자를 방출시킬 수 있다. FET의 비(게이트 폭/게이트 길이)가 또한 커지게 되므로, FET의 이동도가 낮아도 높은 전류수준의 FET를 제조할 수가 있다.

잡음을 차폐하기 위해서 FET에 금속층이 설치된다. 이것은 미약한 외부잡음에 의해 악영향을 받아 에미터의 방출전류를 크게 변동시킴에 따라 FET 동작이 변동되는 것을 방지한다.

평탄 디스플레이 장치에 적용된 FED의 상기 특성은 균일성 및 고휘도, 저소비전력, 및 저비용을 포함하여, 고화질을 제공할 수 있게 한다.

제1 실시예

본 발명의 제1 실시예를 도 1, 2, 3을 참조하여 이하 기술한다.

도 1에 도시한 바와 같이, 본 발명의 FED는 기판(1), 반도체층(2), FED 게이트 절연층(3), FET 게이트 금속(4), FET 소스영역(5), FET 드레인 영역(6), 및 에미터 어레이(7)를 포함한다.

제1 실시예에서, 에미터 어레이(7)는 FET를 형성한 후에 FET 드레인 영역 위에 반도체 층(2)을 에칭함으로써 형성된다. 즉, 제1 실시예는 반도체층(2)의 단일 성장에 의해 FET와 에미터 모두를 형성할 수 있게 한다. 표면이 공기 중에 노출되는 것은 2개 단계에서 반도체층(2)의 성장에 문제가 되는데, 이를 방지함으로써 공정을 단순하게 할 수 있고 또한 결정성의 저하가 방지된다.

도 2는 원추형 에미터(10) 및 추출전극(11)이 도 1에 도시한 에미터부에 부가된 후에 FED의 단면도를 도시한 것이다. 도 1에 더하여 도 2에는 불순물 확산방지층(8), FET 소스전극(9), 에미터 어레이(7)에 하나의 원추형 에미터(10), 추출전극(11), 추출전극(12) 밑에 절연층, 및 FET 패시베이션층(13)이 도시되었다.

원추형 에미터는 원통형 구멍의 중심에 놓여있기 때문에, 이 에미터의 끝에서 전계가 균일하게 집중되어, 균일하고 비교적 낮은 전압에서 냉전자가 방출된다. 따라서, 도 1에 도시한 FET 구성에 원추형 에미터 및 추출전극의 사용으로 만족스러운 냉전자 방출특성이 달성될 수 있다.

기판(1)은 실리콘 등의 반도체로 만들어진 단결정 혹은 다결정 기판이다. 특히, 비정질 유리기판이 사용되므로 크기를 크게 할 수 있고 디스플레이 요소에 적용될 때 비용을 줄일 수 있고 화면크기를 크게 할 수 있다.

일반적으로, 다결정 반도체층(2)이 유리기판(1) 상에 형성될 때 결정의 격자상수가 다르기 때문에 초기 층형성 단계에서 200nm보다 얇은 박층으로는 만족스러운 결정성을 달성할 수 없다. 결정성은 층두께가 500nm을 넘은 후에 점차적으로 향상된다. 따라서, 500nm 이상의 층의 결정표면 상에 FET를 형성하므로 10cm²/Vㆍs를 넘는 전자 이동도를 가진 반도체층(2)이 용이하게 형성된다. 반도체층(2)을 형성하는 한 방법은 고온으로 가열된 고융점의 금속에 반도체 물질 가스를 접촉함으로써 야기되는 촉매효과를 이용하는 CVD 방법이다. 이러한 CVD 방법을 사용하여 마이크로 그레인의 실리콘 혹은 다결정 실리콘이 성장된다면, 10cm²/Vㆍs 이상의 전자 이동도를 갖는 반도체층(2)이 얻어지며 이것은 에미터로부터 방출전류 제어에 적합하다.

불순물 확산방지층(8)은 기판 및 맨 위에 반도체층이 상이한 조성을 가질 때 불순물로서 반도체층으로 열적으로 확산하는 기판 내 요소들에 의해 야기되는 어떠한 악영향도 방지하기 위해 설치된다. 특히, 일반적인 공정에서 사용되는 밀접하게 패킹된 이산화 실리콘 및 질화 실리콘층은 불순물의 어떠한 확산이든 효과적으로 억제할 수 있으며 또한 쉽게 만들어질 수 있다.

반도체 2에 대해서는 실리콘 등의 4족 반도체 및 갈륨 및 비소 등의 3-4족 반도체가 사용될 수 있다. 특히, 다이아몬드, 질화보론, 및 질화갈륨 등, 넓은 밴드갭을 갖는 반도체들은 전자 친화력이 낮다. 이들 유형들은 낮은 전압에서 진공으로 전자를 방출하며 따라서 에미터로서 사용에 적합하다. 집적회로에서 실리콘 사용에 대해 폭넓게 연구가 행해졌으며 실리콘 또한 안정된 산화층을 갖는다. 따라서, 실리콘의 사용은 집적회로를 사용하여 에미터를 제어하는데 이점이 있다. 전술한 반도체들은 에미터로서도 사용될 수 있기 때문에, FET와 결합된 에미터가 쉽게 제조된다.

빠르게 응답할 수 있고 큰 전류를 흘릴 수 있는 n채널 FET를 제조함에 있어서, 반도체층(2)용의 물질로서 p형 반도체를 사용할 수 있다. p형 반도체는 보론 혹은 알루미늄을 4족 반도체에 도핑하거나 마그네슘 및 아연을 3-4족 반도체에 도핑함으로써 만들어질 수 있다. 한편, n채널 FET를 제조함에 있어서, n형 반도체가 사용될 수 있다. n형 반도체는 인 혹은 비소를 4족 반도체에 도핑하거나 실리콘 혹은 황을 3-4족 반도체에 도핑함으로써 만들어질 수 있다. 에미터의 동작을 제어하기 위해서 전자회로를 집적화함에 있어서는 MOS 회로가 적합하다. 이 경우, n채널 및 p채널이 필요하다.

반도체층(2)은 비정질, 다결정 혹은 단결정 구조를 가질 수 있다. 반도체층(2)용으로 단결정을 사용할 때, 기판(1)을 위한 물질은 한정될 수 있다. 대형 유리기판에 있어서는 비정질 혹은 다결정 반도체층(2)을 사용하는 것이 필요할 수도 있다. 이 경우, 반도체 내에 댕글링 본드로 말단을 이루게 함으로서 결정성을 향상시키기 위해서는 수소처리가 효과적이다.

FET 게이트 절연층(3)은 이산화 실리콘, 질화 실리콘, 혹은 높은 전기적 절연능력 및 매우 조밀한 구성을 갖는 이들의 복합물로 만들어질 수 있다. 절연층(3)의 뒤틀림을 감소시키기 위해서, 이들 물질의 단일층들을 결합하여 복수의 층을 만들 수도 있다. 절연층(3)을 제조함에 있어 CVD 방법을 사용한다면, 반도체층에서 질화 실리콘층까지의 층들은 반도체층에 어떠한 손상도 유발함이 없이 연속적으로 형성될 수 있다. 상기 절연층(3)은 또한 에미터를 가공하기 위한 에칭 마스크로서, 혹은 FET의 드레인 영역에 이온을 도핑하기 위한 마스크로서 사용될 수 있다.

에미터의 형상을 가공하기 위해서, 전술한 절연층(3)을 마스크로서 사용할 수도 있다. 절연층(3)은 또한 FET 드레인 영역에 이온을 도핑하기 위한 마스크로서 사용할 수 있다.

FET 게이트 금속(4), FET 소스전극(9), 및 추출전극(11)을 포함하는 금속배선에 있어서는, 저렴하고 전기저항이 낮으며 양질의 양극산화층을 형성하는데 사용될 수 있는 알루미늄이 사용될 수 있다. 대안으로, 저렴하고 전기저항이 낮은 구리; 유리기판에 접착력을 향상시키는 티타늄, 혹은 양질의 양극산화층을 형성할 수 있는 탄탈륨이 사용될 수도 있다. 힐록을 억제하고 주 성분을 95 이상의 중량 퍼센트로 함유하는 합금을 만들기 위해서 예를 들면 알루미늄에 네오디뮴과 같은 다른 원소를 첨가할 수 있다.

유리기판에 금속층을 형성할 때, 100nm 이하의 얇은 티타늄층을 먼저 형성한 후에 접착력과 전기적 도전성을 향상시키기 위해서 알루미늄층을 형성한다. 따라서, 이들 금속원소들을 단일층으로서 사용할 수도 있고 혹은 조합하여 복수의 층을 형성함으로써 각 금속의 최상의 특성을 활용하게 할 수 있다.

도 3(a) 내지 도 3(f)은 제1 실시예에서 FED의 제조공정의 예의 단면도를 도시한 것이다.

도 3(a)에 도시한 바와 같이, 불순물 확산 방지층(8), 반도체층(2) 및 FET 게이트 절연층(3)은 플라즈마 이용 CVD 방법을 사용하여 연속적으로 형성되고 이어서 진공증착에 의해 FET 게이트 금속(4)을 피착한다. 다음에, 도 3(b)에 도시한 바와 같이, 게이트 금속(4) 및 게이트 절연층(3)을 예를 들면 반응성 이온 에칭 등의 에칭으로 패터닝하여 FET 및 에미터의 위치를 정한다.

이어서, 도 3(c)에 도시한 바와 같이, 반응성 이온 에칭 등의 에칭용의 마스크로서 게이트 절연층(3)을 사용하여 원추형 에미터를 형성한다.

다음에, 도 3(d)에 도시한 바와 같이, 이온주입과 같은 도핑기술을 사용하여 FET 소스영역(5) 및 FET 드레인 영역(6)을 형성한다. 동시에 에미터가 도핑된다.

도 3(e)에 도시한 바와 같이, 추출전극(11) 밑의 절연층(12)은 통상 플라즈마 이용 CVD 방법을 사용하여 형성되며, 이에 이어 접촉홀이 소스영역(5) 내에 에칭되고 FET 소스전극(9)은 통상 스퍼터링을 사용하여 형성된다.

도 3(f)에 도시한 바와 같이, FET 패시베이션 절연층(13) 및 추출전극(11)은 통상 플라즈마 이용 CVD 방법을 사용하여 연속적으로 형성된다.

마지막으로, 도 3(g)에 도시한 바와 같이, 추출전극(11) 및 추출전극(12) 밑의 절연층을 에칭하여 원추형 에미터를 노출시킨다.

절연층(13)은 절연층(12)보다 느리게 에칭되도록 한다. 예를 들면, 이산화 실리콘은 절연층(12)용으로 사용될 수 있고 질화 실리콘은 절연층(13)용으로 사용될 수 있으며, 혹은 절연층(13)은 절연층(12)보다 두껍게 만들어진다. 이것은 절연층(12) 및 절연층(13)이 동일한 물질 및 동일한 두께로 만들어지면, FET 자체는 추출전극(11) 및 절연층(12)이 에미터를 노출시키도록 에칭되는 중에 에칭 에전트에 용해함으로써 없어질 수 있기 때문이다.

도 3(a)에 도시한 반도체층(2) 혹은 게이트 절연층(3)은 텅스텐, 탄탈륨, 및 몰리브데늄 등의 고융점의 금속의 촉매효과(소위 핫 와이어 방법)를 이용하는 CVD용 물질 가스로서, 바람직하게는 모노실란, 디실란, 수소, 질소, 암모니아, 메탄, 에탄, 프로판, 부탄, 트리메칠 갈륨, 트리에칠 갈륨, 트리메칠 알루미늄, 아신, 포스핀, 및 디보란 중 하나 이상을 사용하여 형성된다. 이것은 RF 방전을 사용하는 통상의 플라즈마 이용 CVD에 비해, 500℃ 이하의 비교적 저온에서도 약 0.2 내지 0.5nm/s 정도의 비교적 빠른 속도에서 전자 이동도가 10cm²/Vㆍs 이상이고 두께 500nm 이상의 폴리실리콘층을 형성할 수 있게 한다. 결국, 엑시머 레이저 어닐링을 사용하는 등 다결정화를 위한 사후 어닐링 공정은 전혀 필요하지 않다.

더구나, 도 3(c)에 도시한 바와 같이, 원추형 에미터를 에칭하기 위한 에칭 마스크로서 게이트 절연층(3)의 일부를 사용함으로써 공정이 간단해진다.

도 3(d)에 도시한 바와 같이, FET 소스영역(5), FET 드레인 영역(6), 원추형 에미터(10), FET 드레인, 및 에미터간 전기저항은 이온주입을 사용하여 조정가능하고 따라서 공정이 간단해진다. 이온이 FET 게이트 절연층(3)의 일부를 제외하고, FET 드레인과 에미터 사이에 주입된다면, 이 잔류한 부분은 도핑되지 않거나 덜 도핑될 것이므로 FET 드레인과 에미터 사이의 전체 채널의 전기저항을 미세하게 조정할 수가 있다.

이온 도핑량은 또한 FET 게이트 절연층의 두께에 따라 조정가능하고 따라서 저항 또한 조정가능하다. 각각의 에미터와 드레인간 저항은 조정할 수 있기 때문에, 각각의 에미터로부터 전자방출을 균일하게 할 수 있다. 또한, 높은 전기저항이 에미터와 드레인간에 제공된다면, 시간에 걸친 에미터로부터의 전자방출변화는 저항의 네가티브 피드백에 의해 안정화할 수 있다.

도 3(g)에 도시한 공정에서, 반도체층(2)의 결정성은 열처리에 의해 향상될 수 있고, 따라서 FET의 특성 및 평면 균일성이 향상될 수 있다. 특히, 비정질 실리콘 및 다결정 실리콘의 경우 열처리는 대량의 수소를 함유하는 질화실리콘 패시베이션층이 형성된다면 단일 질소나 불활성 가스로 구현될 수 있다. 그러나, 일반적으로, FET 특성은 수소 혹은 수증기를 함유하는 분위기에서 열처리에 의해 효과적으로 향상된다.

제2 실시예

본 발명의 제2 실시예를 도 4를 참조하여 설명한다. 에미터(10)의 표면은 화학적으로 불활성이며 전자방출 특성을 저해하지 않는 다이아몬드 혹은 다이아몬드와 같은 탄소 등의 탄소 보호층(14)으로 피복되어 있어 에미터의 표면을 화학적으로 불활성으로 되게 한다. 결국, 진공 시스템 내 잔류한 가스의 충격이나 흡착에 의해 손상됨이 없이 비교적 낮은 진공에서도 유지될 수 있다. 보호층(14)은 전형적으로 마이크로파 여기 플라즈마 이용 CVD를 사용하여, 전극패드 이외의 영역에 도 3(f)에 도시한 단계 이후에 형성된다.

제3 실시예

본 발명의 제3 실시예를 도 5를 참조하여 설명한다.

도 5에 도시한 바와 같이, 본 실시예의 FED는 FET의 게이트와 소스 사이 및 게이트와 드레인 사이에 고저항 영역(15)을 포함한다. 고저항 영역(15)은 게이트와 소스 사이 및 게이트와 드레인 사이에 도핑양을 감소시킴으로써 만들어질 수 있다. 제3 실시예의 구조로, 드레인 전극 주위의 높은 전계에 의해 발생되는 임팩트 이온 효과에 기인한 방출전류의 드리프트를 방지할 수 있어 이에 따라 오프 전류 및 임팩트 이온 효과가 감소된다.

제4 실시예

본 발명의 제4 실시예를 도 6을 참조하여 기술한다.

유리기판(1) 혹은 불순물 확산방지층(8)이 비정질일 때, 혹은 이들이 반도체층(2)과는 다른 격자상수를 가지고 있을 때, 유리기판(1) 혹은 불순물 확산방지층(8) 상에 형성된 반도체층의 결정화는 어렵다. 반도체층이 결정화되어도, 디스토션 혹은 결함밀도가 증가할 수 있다. 이러한 디스토션 혹은 결함밀도를 감소시키기 위해서, 제5 실시예의 FED는 100nm 이하의 비정질층(16)을 기판과 반도체층 사이에 혹은 불순물 확산 방지층과 반도체층 사이에 삽입시킨다.

예를 들면, 다결정 실리콘이 유리기판 상에 형성된다면, 계면에서 생성되는 결함성 결정성장의 전파를 방지하기 위해서 100nm 두께의 스트레인 슈퍼 격자의 실리콘 및 게르마늄 혹은 비정질 실리콘층을 플라즈마 이용 CVD 방법을 사용하여 삽입시킬 수도 있다. 격자상수의 차이 혹은 열팽창 계수의 차이에 의해 야기된 디스토션이 더욱 감소되어 반도체층(2)의 결정화를 조장할 수 있다. 비정질 실리콘층을 형성한 후에, 다결정실리콘의 경우보다도 낮은 온도에서 동일한 공정을 사용하여 다결정 실리콘층을 형성할 수도 있다. 이러한 유형의 비정질 실리콘층은 나중 공정에서 전체 기판 내에 다결정 실리콘층의 균일한 결정화에 특히 효과적이다.

제5 실시예

본 발명의 제5 실시예를 도 7 및 도 8을 참조하여 이하 기술한다.

이 예의 실시예에서 FED의 제조공정은 도 3에 예시된 것과 동일하다. 차이는 도 7에 도시한 바와 같이 FET에 링 게이트 구조를 채택하고, FET의 중심에 원형의 드레인 영역 내에 에미터를 형성한 것이다.

에미터(10)는 원형 드레인 영역(6) 내에 동심 혹은 회전대칭으로 배치됨으로서 FET 게이트와 각각의 에미터간 거리는 일정하게 된다. 각각의 에미터에 저항이 동일하므로 각각의 에미터로부터의 방출전류가 동일하고 또한 FET로부터 누설전류를 방지할 수 있게 된다.

더욱이, 추출전극(11), 게이트 금속(4), 및 소스전극(3)에 의해 생성된 전계는 에미터로부터 방출된 전자에 동일한 영향을 미치므로 전자는 모든 방향으로 균일하게 방출된다. 더구나, 고리 게이트 구조로 인해서 FET에 큰 게이트 폭/게이트 길이(W/L)비가 확보될 수 있어, 반도체층(2)의 전자 이동도가 낮아도 높은 전류의 수락할 수 있는 FET를 제조할 수 있다.

도 10에 도시한 종래기술과 동일한 전류레벨의 FET가 만들어진다면, 게이트 면적(W x L)을 종래보다 크게 만들 수 있어, FET의 제조 크기 편차에 기인하여 일어나는 기판 내의 W/L 비의 편차를 감소시킬 수가 있다.

그러나, n채널 FET의 경우, 게이트 전압은 일반적으로 양의 전계에 의해 제어된다. 이것은 에미터로부터 방출된 전자를 이끌어 전자를 기판 내에 다소 확산시킨다. 이에 따라, 방출전자의 확산각도를 조정하기 위해서 도 8에 도시한 바와 같이, 음의 전계 내의 수렴전극(17)을 고리 FET 상에 형성한다. 도 3f에 도시한 추출전극(11)은 수렴전극(17)으로서 작용하도록 패터닝될 수도 있다.

제6 실시예

본 발명의 제6 실시예를 도 9를 참조하여 설명한다.

제6 실시예에서는 전체 FET를 금속층(18)으로 피복하여 FET에 대해 잡음차폐를 만든다. 이것은 게이트 금속에 유도성(inductive) 잡음에 의해 발생된 작은 외부 잡음에 기인하여 FET 드레인에 형성된 에미터로부터의 방출전류의 큰 변동을 제거한다. 도 3f에 도시한 추출전극(11)은 이 금속층(18)으로서 작용하도록 패터닝될 수 있다. 금속층(18)은 충분한 잡음 차폐효과를 달성하기 위해서 접지전위로 유지될 수 있다.

전술한 바와 같이, 본 발명의 FED는 사후 어닐링 공정의 필요성 없이, 단일의 단계로 대형 유리기판 상에 반도체층을 형성하는 간단한 공정을 사용하여 균일하고 만족스러운 특성을 가진 FET를 구비한 에미터 어레이를 제조할 수 있게 한다.

또한, 고리 게이트를 가진 금속층 차폐형 FET가 사용됨으로서 외부잡음에 대한 강한 저항이 제공되고 비교적 큰 전류 방출특성을 균일하게 제어할 수 있고, 모든 방향으로 균일한 전자방출을 갖는 에미터 특성이 얻어진다. 따라서, 균일성 및 고휘도, 저전력소비, 및 저비용을 포함하여 고화질에 중대한 요인들을, 본 발명의 FET를 평탄 디스플레이 장치에 적용할 때 실현될 수 있다.

Claims (40)

1. 전계방출 소자에 있어서,

   기판 상에 형성된 반도체층;

   절연층 및 전극을 포함하는 전계효과 트랜지스터;

   상기 전계효과 트랜지스터의 드레인 영역 및 상기 드레인영역에 접촉하는 상기 반도체층의 일부분 중 하나에 형성된 적어도 한 에미터를 포함하는 것을 특징으로 하는 전계방출 소자.
2. 제1항에 있어서, 상기 에미터는 원추형 팁을 갖는 것을 특징으로 하는 전계방출 소자.
3. 제1항에 있어서, 전자를 방출하는 추출전극이 형성되고, 상기 추출전극은 상기 에미터 및 상기 드레인 영역과 접촉하지 않도록 형성된 것을 특징으로 하는 전계방출 소자.
4. 제1항에 있어서, 상기 기판은 비정질 기판인 것을 특징으로 하는 전계방출 소자.
5. 제1항에 있어서, 상기 기판과 상기 반도체층 사이에 불순물 확산 방지층을 더 포함하는 것을 특징으로 하는 전계방출 소자.
6. 제5항에 있어서, 상기 불순물 확산 방지층은 이산화 실리콘 및 질화실리콘 중 하나로 된 단일층, 이들이 조합된 복수층 및 이들의 복합층 중 하나로 만들어지는 것을 특징으로 하는 전계방출 소자.
7. 제1항에 있어서, 상기 반도체층은 주로 주기율표에서 IV족 원소 및 IV족 원소들이 조합된 복합 반도체 중 하나로 만들어지는 것을 특징으로 하는 전계방출 소자.
8. 제1항에 있어서, 상기 반도체층은 주기율표에서 III족 원소들 및 V족 원소들을 조합한 복합 반도체로 만들어진 것을 특징으로 하는 전계방출 소자.
9. 제1항에 있어서, 상기 반도체층은 도핑된 p형 반도체 및 n형 반도체 중 하나인 것을 특징으로 하는 전계방출 소자.
10. 제1항 및 제9항 중 한 항에 있어서, 상기 반도체층은 보론, 알루미늄, 마그네슘, 및 아연 중 하나가 도핑된 p형 반도체; 및 인, 비소, 안티몬, 및 황 중 하나가 도핑된 n형 반도체 중 하나인 것을 특징으로 하는 전계방출 소자.
11. 제1항에 있어서, 상기 반도체층은 비정질, 수소처리된 비정질, 다결정질, 및 수소처리된 다결정질 중 하나의 구조를 갖는 것을 특징으로 하는 전계방출 소자.
12. 제1항에 있어서, 상기 전계효과 트랜지스터의 상기 절연층은 이산화 실리콘 및 질화실리콘 중 하나로 된 단일층, 이들이 조합된 복수층 및 이들의 복합층 중 하나로 만들어지는 것을 특징으로 하는 전계방출 소자.
13. 제1항에 있어서, 상기 전계효과 트랜지스터의 금속층 및 모든 금속배선은 알루미늄, 구리, 티타늄, 및 탄탈륨 중 하나가 적어도 95중량 퍼센트를 함유하는 단일층, 및 이들의 조합된 복수층 중 하나로 만들어지는 것을 특징으로 하는 전계방출 소자.
14. 제3항에 있어서, 상기 추출전극 밑에 절연층의 에칭속도보다 낮은 에칭속도를 갖는 절연층을 상기 전계효과 트랜지스터의 패시베이션 절연층으로서 사용하는 것을 특징으로 하는 전계방출소자.
15. 제14항에 있어서, 상기 추출전극 밑에 상기 절연층에 대해서 이산화실리콘을 사용하고 상기 전계효과 트랜지스터의 패시베이션층에 대해 질화 실리콘을 사용한 것을 특징으로 하는 전계방출 소자.
16. 제3항에 있어서, 상기 전계효과 트랜지스터의 게이트 절연층은 상기 추출전극 밑에 절연층보다 두꺼운 것을 특징으로 하는 전계방출 소자.
17. 제1항에 있어서, 상기 에미터의 표면은 전자방출특성을 저하시키지 않는 화학적으로 불활성의 보호층으로 피복된 것을 특징으로 하는 전계방출 소자.
18. 제17항에 있어서, 상기 보호층은 탄소로 만들어진 것을 특징으로 하는 전계방출 소자.
19. 제1항에 있어서, 소스 및 드레인보다 높은 전기저항을 갖는 층이 상기 전계효과 트랜지스터의 i) 소스와 드레인 사이 및 ii) 드레인과 게이트 사이에 삽입된 것을 특징으로 하는 전계방출 소자.
20. 제1항에 있어서, 상기 반도체층은 스트레인 슈퍼 격자층 및 100nm보다 두껍지 않은 비정질층 중 하나를 포함하는 다결정층 및 단결정 층 중 하나인 것을 특징으로 하는 전계방출 소자.
21. 전계방출 소자에 있어서,

    전계효과 트랜지스터의 원형 및 다각형 드레인 영역 중 하나에 형성된 에미터 어레이;

    상기 드레인 영역 주위에 고리 및 다각형 링 게이트 전극 중 하나; 및

    상기 게이트 전극 주위의 소스 전극을 포함하는 것을 특징으로 하는 전계방출 소자.
22. 제21항에 있어서, 에미터는 동심 및 회전대칭 위치 중 하나에 상기 드레인 영역 내에 배치된 것을 특징으로 하는 전계방출 소자.
23. 제21항에 있어서, 상기 에미터 어레이는 고리 및 다각형 고리 수렴전극 중 하나를 가지며, 상기 수렴전극은 회전대칭으로 상기 에미터 어레이를 둘러싸는 것을 특징으로 하는 전계방출 소자.
24. 제23항에 있어서, 상기 수렴전극은 전자방출용 추출전극으로서 또한 작용하는 것을 특징으로 하는 전계방출 소자.
25. 전계방출 소자에 있어서,

    에미터; 및

    전계효과 트랜지스터를 포함하며,

    상기 전계효과 트랜지스터의 상측부는 절연층 및 금속층으로 피복된 것을 특징으로 하는 전계방출 소자.
26. 제25항에 있어서, 상기 금속층은 전자방출용 추출전극으로서 또한 작용하는 것을 특징으로 하는 전계방출 소자.
27. 제25항에 있어서, 상기 금속층은 접지전위로 유지된 것을 특징으로 하는 전계방출 소자.
28. 전계방출 소자 제조방법에 있어서,

    기판 상의 반도체층을 형성하는 단계;

    상기 반도체층 상에 절연층 및 전극을 형성함으로서 전계효과 트랜지스터를 형성하는 단계;

    상기 전계효과 트랜지스터의 드레인 영역 및 상기 드레인 영역과 접촉하는 상기 반도체층 중 하나에 상기 반도체층 상에 적어도 하나의 에미터를 형성하는 단계를 포함하는 것을 특징으로 하는 전계방출 소자 제조방법.
29. 제28항에 있어서, 상기 전계효과 트랜지스터의 상기 에미터 및 상기 반도체층은 동일한 물질로 만들어지고 동시에 형성되는 것을 특징으로 하는 전계방출 소자 제조방법.
30. 제28항에 있어서, 상기 기판과 상기 반도체층 사이에 불순물 확산 방지층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 전계방출 소자 제조방법.
31. 제28항에 있어서, 상기 반도체층 및 상기 절연층 중 하나는 고온으로 가열된 고융점의 금속에 물질가스의 접촉에 의해 야기된 촉매효과를 이용하는 화학기상증착 방법을 사용하여 형성된 것을 특징으로 하는 전계방출 소자 제조방법.
32. 제31항에 있어서, 상기 물질가스는 모노실란, 디실란, 수소, 질소, 암모니아, 메탄, 에탄, 프로판, 부탄, 트리메칠 갈륨, 트리에칠 갈륨, 트리메칠 알루미늄, 아신, 포스핀, 및 디보란 중 적어도 하나인 것을 특징으로 하는 전계방출 소자 제조방법.
33. 제31항에 있어서, 상기 고융점의 금속은 텅스텐, 탄탈, 및 몰리브덴 중 적어도 하나인 것을 특징으로 하는 전계방출 소자 제조방법.
34. 제28항에 있어서, 상기 절연층은 상기 에미터 형상을 가공하기 위해 에칭 마스크로서 사용되는 것을 특징으로 하는 전계방출 소자 제조방법.
35. 제28항에 있어서, 상기 에미터가 형성된 상기 드레인 영역의 전기저항은 이온 주입에 의해 조정되는 것을 특징으로 하는 전계방출 소자 제조방법.
36. 제35항에 있어서, 상기 절연층이 잔류한 상태에서 이온을 상기 드레인 영역에 주입하는 것을 특징으로 하는 전계방출 소자 제조방법.
37. 제28항에 있어서, 상기 반도체층은 500℃보다 높지 않은 온도에서 질소 및 불할성 가스 분위기와 수소 및 수증기 중 하나를 함유하는 분위기 중 한 분위기에서 열처리되는 것을 특징으로 하는 전계방출 소자 제조방법.
38. 전계방출 소자 제조방법에 있어서,

    기판 및 이 기판 상에 형성된 불순물 확산방지층 중 하나 상에 FET의 반도체층, 게이트 절연층, 및 게이트 금속의 3층을 형성하는 단계;

    상기 게이트 금속 및 게이트 절연층을 패터닝함으로써 FET 게이트 및 게이트 전극을 형성하는 단계;

    상기 FET의 드레인 영역의 일부를 에칭함으로써 에미터를 형성하는 단계;

    상기 FET 소스 및 드레인, 및 에미터 중 하나의 표면을 도핑시키는 단계;

    절연층을 통해 상기 FET 상에 소스 전극을 형성하는 단계;

    상기 FET 상에 패시베이션층을 형성하는 단계;

    절연층 및 공간 중 하나를 통해 상기 에미터에 추출전극을 형성하는 단계; 및

    상기 FET 및 에미터 영역 중 하나를 열처리하는 단계를 포함하는 것을 특징으로 하는 전계방출 소자 제조방법.
39. 전자방출 소자를 구비한 전계방출 디스플레이 장치에 있어서,

    기판 상에 형성된 반도체층;

    절연층 및 전극을 포함하는 전계효과 트랜지스터;

    상기 전계효과 트랜지스터 및 드레인 영역에 접촉하는 상기 반도체층의 일부 중 하나 상에 형성된 적어도 하나의 에미터를 포함하는 것을 특징으로 하는 전계방출 디스플레이 장치.
40. 전자방출 소자를 구비한 전계방출 디스플레이 장치에 있어서,

    전계효과 트랜지스터의 원형 및 다각형 드레인 영역 중 하나에 형성된 에미터 어레이;

    상기 드레인 전극 주위에 고리 및 다각형 고리 게이트 전극 중 하나; 및

    상기 게이트 전극 주위에 소스전극을 포함하는 것을 특징으로 하는 전계방출 디스플레이 장치.