JP2809078B2 - 電界放出冷陰極およびその製造方法 - Google Patents
電界放出冷陰極およびその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J1/00—Details of electrodes, of magnetic control means, of screens, or of the mounting or spacing thereof, common to two or more basic types of discharge tubes or lamps
- H01J1/02—Main electrodes
- H01J1/30—Cold cathodes, e.g. field-emissive cathode
-
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- H01J2201/30—Cold cathodes
- H01J2201/319—Circuit elements associated with the emitters by direct integration
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- Cold Cathode And The Manufacture (AREA)
Description
【０００１】
【産業上の利用分野】本発明は電子放出源となる冷陰
極、特に鋭利な先端から電子を放出する電界放出冷陰極
ならびにその製造方法に関する。
極、特に鋭利な先端から電子を放出する電界放出冷陰極
ならびにその製造方法に関する。
【０００２】
【従来の技術】微小な円錐状のエミッタと、エミッタの
すぐ近くに形成され、エミッタからの電流を引き出す機
能ならびに電流制御機能を持つゲート電極で構成された
微小冷陰極をアレイ状に並べた冷陰極が提案されている
（Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉ
ｃｓ，Ｖｏｌ．３９，Ｎｏ．７，ｐｐ．３５０４，１９
６８）。このスピント型冷陰極は、熱陰極と比較して高
い電流密度が得られ、放出電子の速度分散が小さい等の
利点を持つ。また、単一の電界放出エミッタと比較して
電流雑音が小さく、数１０〜２００Ｖの低い電圧で動作
し、比較的悪い真空度の環境中でも動作するとされてい
る。
すぐ近くに形成され、エミッタからの電流を引き出す機
能ならびに電流制御機能を持つゲート電極で構成された
微小冷陰極をアレイ状に並べた冷陰極が提案されている
（Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉ
ｃｓ，Ｖｏｌ．３９，Ｎｏ．７，ｐｐ．３５０４，１９
６８）。このスピント型冷陰極は、熱陰極と比較して高
い電流密度が得られ、放出電子の速度分散が小さい等の
利点を持つ。また、単一の電界放出エミッタと比較して
電流雑音が小さく、数１０〜２００Ｖの低い電圧で動作
し、比較的悪い真空度の環境中でも動作するとされてい
る。
【０００３】図５には米国特許第４，９４０，９１６号
明細書に開示された従来技術であるスピント（Ｓｐｉｎ
ｄｔ）型冷陰極主要部の構造の断面図を示している。絶
縁性の基板１０１の上に薄い絶縁膜１１１が堆積され、
この上にエミッタ電極１２１、その上に抵抗層１０６が
形成されている。抵抗層１０６の上には、高さ約１μｍ
の微小な円錐状のエミッタ１０７が膜堆積法によって形
成され、エミッタ１０７の周囲にはゲート電極１０４と
絶縁層１０３が形成されている。全エミッタに共通して
対向する陽極１０８が空間を隔てて配置されている。エ
ミッタ電極１２１とエミッタ１０７とは電気的に接続さ
れており、エミッタ１０７とゲート電極１０４の間には
約１００Ｖの電圧が印加される。絶縁層１０３の厚さは
約１μｍ、ゲート電極１０４の開口径も約１μｍと狭
く、エミッタ１０７の先端は極めて尖鋭に作られている
での、エミッタ１０７の先端には強い電界が加わる。こ
の電界が２〜５×１０7 Ｖ／ｃｍ以上になるとエミッタ
１０７の先端から電子が放出される。このような構造の
微小冷陰極を基板１０１の上にアレイ状に並べることに
より大きな電流を放出する平面状の陰極が構成される。
エミッタ１０７から電子が放出されると、電子はエミッ
タ電極１２１から、エミッタ１０７の真下で抵抗層１０
６を通ってエミッタ１０７に流れこむ。電子放出の量が
多いと、抵抗層１０６での電圧降下量が増加し、エミッ
タ１０７の先端とゲート電極１０４との間の電圧が低下
して、電子放出の量が低下する。このような負帰還作用
が抵抗層１０６の両端の電圧降下によって働き、その結
果エミッタ毎の放出電流変化は小さくなり、放出電流の
均一性が改善される。
明細書に開示された従来技術であるスピント（Ｓｐｉｎ
ｄｔ）型冷陰極主要部の構造の断面図を示している。絶
縁性の基板１０１の上に薄い絶縁膜１１１が堆積され、
この上にエミッタ電極１２１、その上に抵抗層１０６が
形成されている。抵抗層１０６の上には、高さ約１μｍ
の微小な円錐状のエミッタ１０７が膜堆積法によって形
成され、エミッタ１０７の周囲にはゲート電極１０４と
絶縁層１０３が形成されている。全エミッタに共通して
対向する陽極１０８が空間を隔てて配置されている。エ
ミッタ電極１２１とエミッタ１０７とは電気的に接続さ
れており、エミッタ１０７とゲート電極１０４の間には
約１００Ｖの電圧が印加される。絶縁層１０３の厚さは
約１μｍ、ゲート電極１０４の開口径も約１μｍと狭
く、エミッタ１０７の先端は極めて尖鋭に作られている
での、エミッタ１０７の先端には強い電界が加わる。こ
の電界が２〜５×１０7 Ｖ／ｃｍ以上になるとエミッタ
１０７の先端から電子が放出される。このような構造の
微小冷陰極を基板１０１の上にアレイ状に並べることに
より大きな電流を放出する平面状の陰極が構成される。
エミッタ１０７から電子が放出されると、電子はエミッ
タ電極１２１から、エミッタ１０７の真下で抵抗層１０
６を通ってエミッタ１０７に流れこむ。電子放出の量が
多いと、抵抗層１０６での電圧降下量が増加し、エミッ
タ１０７の先端とゲート電極１０４との間の電圧が低下
して、電子放出の量が低下する。このような負帰還作用
が抵抗層１０６の両端の電圧降下によって働き、その結
果エミッタ毎の放出電流変化は小さくなり、放出電流の
均一性が改善される。
【０００４】図６は特開平４−２４９０２６号公報に開
示された従来技術を示す。エミッタ２０７の下には定電
流ダイオードなどの定電流素子２０６が作られており、
エミッタ２０７から放出される電流量は定電流素子で制
御されて一定に保たれる。
示された従来技術を示す。エミッタ２０７の下には定電
流ダイオードなどの定電流素子２０６が作られており、
エミッタ２０７から放出される電流量は定電流素子で制
御されて一定に保たれる。
【０００５】図７は特開平５−３６３４５号公報に開示
された従来技術の冷陰極製作工程プロセスを示す。シリ
コン基板３０１の上に高抵抗エピタキシャル層３１６お
よび低抵抗エピタキシャル層３１７を積層し、シリコン
酸化膜９１とシリコン窒化膜９２との二層をマスクとし
てエピタキシャル層のエッチングによって先端の尖った
エミッタ３０７を得る。このエミッタ３０７の下層部の
高抵抗部分でエミッション電流に応じた電圧降下が発生
し、エミッションの均一性を向上させる。
された従来技術の冷陰極製作工程プロセスを示す。シリ
コン基板３０１の上に高抵抗エピタキシャル層３１６お
よび低抵抗エピタキシャル層３１７を積層し、シリコン
酸化膜９１とシリコン窒化膜９２との二層をマスクとし
てエピタキシャル層のエッチングによって先端の尖った
エミッタ３０７を得る。このエミッタ３０７の下層部の
高抵抗部分でエミッション電流に応じた電圧降下が発生
し、エミッションの均一性を向上させる。
【０００６】図８は特開平５−４７２９６号公報に開示
された従来技術を示す。基板４０１の上にシリコン及び
モリブデンを材料とする複合材料を用い、円錐台の形状
の抵抗層４０６を形成し、その上にモリブデン製の円錐
状のエミッタ４０７を形成している。抵抗層４０６の抵
抗によりエミッション電流に応じた電圧降下が発生し、
エミッションの均一性を向上させる。４０３は絶縁層、
４０４はゲート電極で、４０５は空洞である。
された従来技術を示す。基板４０１の上にシリコン及び
モリブデンを材料とする複合材料を用い、円錐台の形状
の抵抗層４０６を形成し、その上にモリブデン製の円錐
状のエミッタ４０７を形成している。抵抗層４０６の抵
抗によりエミッション電流に応じた電圧降下が発生し、
エミッションの均一性を向上させる。４０３は絶縁層、
４０４はゲート電極で、４０５は空洞である。
【０００７】図９は特開平５−９４７６０号公報に開示
された従来技術を示す。ガラス基板５０１の上にエミッ
タ電極５１１、その上にタンタル層５２１を形成し、タ
ンタル層５２１の陽極酸化によって酸化タンタル層５０
６を所望の厚さに精密に形成し、これを抵抗層として利
用する構造である。５０３は絶縁層、５０４はゲート
層、５０５は空洞、５０７はエミッタである。
された従来技術を示す。ガラス基板５０１の上にエミッ
タ電極５１１、その上にタンタル層５２１を形成し、タ
ンタル層５２１の陽極酸化によって酸化タンタル層５０
６を所望の厚さに精密に形成し、これを抵抗層として利
用する構造である。５０３は絶縁層、５０４はゲート
層、５０５は空洞、５０７はエミッタである。
【０００８】
【本発明が解決しようとする課題】電界放出冷陰極では
電子放出特性の構造依存性が強く、例えばゲート電極の
位置に対してエミッタ先端の位置が１％変化するとエミ
ッション電流は約５％変化する。したがって、多数のエ
ミッタからのエミッション電流を均一化するには、製作
プロセスにおいてエミッタの高さ、エミッタ先端の曲率
半径、絶縁層厚さ、ゲート電極厚さ、ゲート電極開口径
等を高精度で製作する必要がある。しかし、製作プロセ
スのみでエミッションの均一性を確保することは製作条
件が極端に厳しくなったり、歩留まりが大幅に低下した
りする。
電子放出特性の構造依存性が強く、例えばゲート電極の
位置に対してエミッタ先端の位置が１％変化するとエミ
ッション電流は約５％変化する。したがって、多数のエ
ミッタからのエミッション電流を均一化するには、製作
プロセスにおいてエミッタの高さ、エミッタ先端の曲率
半径、絶縁層厚さ、ゲート電極厚さ、ゲート電極開口径
等を高精度で製作する必要がある。しかし、製作プロセ
スのみでエミッションの均一性を確保することは製作条
件が極端に厳しくなったり、歩留まりが大幅に低下した
りする。
【０００９】このような不都合を解決するため、エミッ
タの下に抵抗層や非直線素子を形成してエミッション電
流の均一化を図る提案がなされている。図５は、複数の
エミッタの下に共通の抵抗層を形成し、この抵抗層の電
圧降下によってエミッション電流の均一化を狙ったもの
である。しかし、抵抗層が個々のエミッタで独立してい
ないので、エミッタの密度を高くするためにエミッタと
エミッタの間隔を狭めると、エミッタ間の干渉が発生
し、有効に個々のエミッタのエミッション電流を制御で
きなくなる。
タの下に抵抗層や非直線素子を形成してエミッション電
流の均一化を図る提案がなされている。図５は、複数の
エミッタの下に共通の抵抗層を形成し、この抵抗層の電
圧降下によってエミッション電流の均一化を狙ったもの
である。しかし、抵抗層が個々のエミッタで独立してい
ないので、エミッタの密度を高くするためにエミッタと
エミッタの間隔を狭めると、エミッタ間の干渉が発生
し、有効に個々のエミッタのエミッション電流を制御で
きなくなる。
【００１０】図６では個別の定電流素子によってエミッ
ション電流を制限するものであるが、個々のエミッタの
放出電流が定電流素子の動作するレベルに達するまで
は、放出電流は構造のバラツキに応じて分散するので、
陰極からの全放出電流を変えたり、変調したりする用途
には適さない。更に、定電流素子形成とゲート開口形成
のプロセスに露光のマスク位置を正確にあわせる必要が
あり、高密度のエミッタを持つ冷陰極を作るには高精度
の露光装置が必要になる。
ション電流を制限するものであるが、個々のエミッタの
放出電流が定電流素子の動作するレベルに達するまで
は、放出電流は構造のバラツキに応じて分散するので、
陰極からの全放出電流を変えたり、変調したりする用途
には適さない。更に、定電流素子形成とゲート開口形成
のプロセスに露光のマスク位置を正確にあわせる必要が
あり、高密度のエミッタを持つ冷陰極を作るには高精度
の露光装置が必要になる。
【００１１】図７では、エミッション電流をエミッタご
とに制御できるが、エミッタ材料はシリコンに限られ、
エミッション特性上最適な材料をエミッタに選択するこ
とができない。また、製造プロセス上ゲート開口径やエ
ミッタ間隔を十分に小さくすることができない。
とに制御できるが、エミッタ材料はシリコンに限られ、
エミッション特性上最適な材料をエミッタに選択するこ
とができない。また、製造プロセス上ゲート開口径やエ
ミッタ間隔を十分に小さくすることができない。
【００１２】図８では、抵抗層がエミッタ毎に独立して
いるのでエミッタ間の干渉がなく高い密度でエミッタを
形成することが可能になる。しかし、金属を成分とする
複合材料を抵抗層とし、さらに抵抗層がエミッタの一部
となるためその厚さが制限を受け、最大抵抗が２００ｋ
Ω程度に制限される。このため小さいエミッション電流
では十分に電流制限効果が得られない恐れがある。
いるのでエミッタ間の干渉がなく高い密度でエミッタを
形成することが可能になる。しかし、金属を成分とする
複合材料を抵抗層とし、さらに抵抗層がエミッタの一部
となるためその厚さが制限を受け、最大抵抗が２００ｋ
Ω程度に制限される。このため小さいエミッション電流
では十分に電流制限効果が得られない恐れがある。
【００１３】図９では、エミッタは共通の抵抗層である
酸化タンタル層５０６の上に形成されており、図５に示
す他の従来技術と同様にエミッタ間の干渉が発生する恐
れがある。
酸化タンタル層５０６の上に形成されており、図５に示
す他の従来技術と同様にエミッタ間の干渉が発生する恐
れがある。
【００１４】
【課題を解決するための手段】本発明においては、基板
の上に高抵抗のエピタキシャル層、絶縁層、ゲート金属
層を積層し、絶縁層とゲート金属層にゲート電極の開口
を形成したのちに、このゲート電極をマスクとして開口
からエピタキシャル層にイオンを打ち込み、ゲート開口
の下のエピタキシャル層の厚さ方向の全部あるいは一部
に所定の抵抗を持つ抵抗層を形成し、かつ、その抵抗層
の表面付近の不純物濃度を高くする。
の上に高抵抗のエピタキシャル層、絶縁層、ゲート金属
層を積層し、絶縁層とゲート金属層にゲート電極の開口
を形成したのちに、このゲート電極をマスクとして開口
からエピタキシャル層にイオンを打ち込み、ゲート開口
の下のエピタキシャル層の厚さ方向の全部あるいは一部
に所定の抵抗を持つ抵抗層を形成し、かつ、その抵抗層
の表面付近の不純物濃度を高くする。
【００１５】また、通常の基板の上に絶縁層、ゲート金
属層を積層してゲート電極の開口を形成したのちに、こ
のゲート電極をマスクとして開口から基板にイオンを打
ち込み、基板とは反対の電気伝導特性を持つ半導体領域
を形成し、かつ、その電気伝導特性を持つ領域の表面の
不純物濃度をさらに高くする。
属層を積層してゲート電極の開口を形成したのちに、こ
のゲート電極をマスクとして開口から基板にイオンを打
ち込み、基板とは反対の電気伝導特性を持つ半導体領域
を形成し、かつ、その電気伝導特性を持つ領域の表面の
不純物濃度をさらに高くする。
【００１６】
【作用】この結果、エミッタとエミッタの間隔が狭く、
エミッタ密度の高い陰極においても、高精度のマスク目
合わせを必要とせずに製造でき、エミッタ間の干渉を生
じさせずに各エミッタからの放出電流の均一性を良好に
保つことができる。さらに、エミッタ−ゲート電極の間
の放電による破壊の可能性を低減し、信頼性を向上させ
ることができる。
エミッタ密度の高い陰極においても、高精度のマスク目
合わせを必要とせずに製造でき、エミッタ間の干渉を生
じさせずに各エミッタからの放出電流の均一性を良好に
保つことができる。さらに、エミッタ−ゲート電極の間
の放電による破壊の可能性を低減し、信頼性を向上させ
ることができる。
【００１７】
【実施例】本発明の実施例を図面を参照して詳細に説明
する。
する。
【００１８】図１は本発明の第１の実施例を示す電界放
出冷陰極の断面図である。図１において、シリコンの基
板１の上には下から順に高抵抗のエピタキシャル層２、
絶縁層３、ゲート電極４が積層され、ゲート電極４と絶
縁層３には微小な空洞５が形成されている。空洞５の下
のエピタキシャル層２には抵抗層６が形成され、抵抗層
６の上には、電子を放出する円錐状のエミッタ７が形成
されており、基板１とエミッタ７とは抵抗層６を挟んで
電気的に接続されている。図示されていないが、図５に
示されるようなエミッタに対向する陽極が形成されるこ
とは言うまでもない。
出冷陰極の断面図である。図１において、シリコンの基
板１の上には下から順に高抵抗のエピタキシャル層２、
絶縁層３、ゲート電極４が積層され、ゲート電極４と絶
縁層３には微小な空洞５が形成されている。空洞５の下
のエピタキシャル層２には抵抗層６が形成され、抵抗層
６の上には、電子を放出する円錐状のエミッタ７が形成
されており、基板１とエミッタ７とは抵抗層６を挟んで
電気的に接続されている。図示されていないが、図５に
示されるようなエミッタに対向する陽極が形成されるこ
とは言うまでもない。
【００１９】エミッタ７はタングステンあるいはモリブ
デンのような耐熱金属で作られ、ゲート電極４はタング
ステン、モリブデン等の金属で作られ、絶縁層３には例
えばシリコンの熱酸化膜（ＳｉＯ2 ）を使用する。ゲー
ト電極４の開口の直径は約１μｍ、エミッタ２の高さは
約１μｍ、絶縁層３の厚さは約０．８μｍ、ゲート電極
４の厚さは約０．２μｍ、エピタキシャル層２の厚さは
約１μｍである。この陰極を動作させるには、基板１の
電位を基準にして、ゲート電極４に数１０〜約１００Ｖ
の電圧を印加する。
デンのような耐熱金属で作られ、ゲート電極４はタング
ステン、モリブデン等の金属で作られ、絶縁層３には例
えばシリコンの熱酸化膜（ＳｉＯ2 ）を使用する。ゲー
ト電極４の開口の直径は約１μｍ、エミッタ２の高さは
約１μｍ、絶縁層３の厚さは約０．８μｍ、ゲート電極
４の厚さは約０．２μｍ、エピタキシャル層２の厚さは
約１μｍである。この陰極を動作させるには、基板１の
電位を基準にして、ゲート電極４に数１０〜約１００Ｖ
の電圧を印加する。
【００２０】エピタキシャル層２の不純物濃度は可能な
限り低く例えば１０13／ｃｍ3 以下とし、抵抗層６の不
純物濃度は１０14／ｃｍ3 程度に設定する。ｎ型のエピ
タキシャル層に例えばリンを不純物として上記不純物濃
度の抵抗層を形成したとき、抵抗層の抵抗率は約５０Ω
ｃｍとなるから、厚さ１μｍ、直径１μｍの円筒状の抵
抗層の抵抗は約１００ｋΩとなり、１００μＡの電流が
流れたとき約１０Ｖの電圧降下が生じ、エミッション電
流あるいは放電電流が制限できる。
限り低く例えば１０13／ｃｍ3 以下とし、抵抗層６の不
純物濃度は１０14／ｃｍ3 程度に設定する。ｎ型のエピ
タキシャル層に例えばリンを不純物として上記不純物濃
度の抵抗層を形成したとき、抵抗層の抵抗率は約５０Ω
ｃｍとなるから、厚さ１μｍ、直径１μｍの円筒状の抵
抗層の抵抗は約１００ｋΩとなり、１００μＡの電流が
流れたとき約１０Ｖの電圧降下が生じ、エミッション電
流あるいは放電電流が制限できる。
【００２１】なお、抵抗層６とエミッタ７の間のオーミ
ック接触を確実にするため、抵抗層６の表面付近の不純
物濃度を高くしておく必要がある。
ック接触を確実にするため、抵抗層６の表面付近の不純
物濃度を高くしておく必要がある。
【００２２】図１に示す構造において、エミッタの先端
から電子が放出されると、その電流により抵抗層６の両
端に電圧降下が発生し、エミッタ７の先端の電圧を押し
上げ、実効的にエミッタ７とゲート電極４の間の電圧を
低下させる。また、ゲート電極４とエミッタ７の間に放
電が発生し、電流が流れ始めた場合にも、抵抗層６の両
端の電圧降下によって放電電流が制限される。あるい
は、放電の維持に必要な電圧が保持されず、短時間で放
電が停止する。このため、破壊に至る可能性を小さくで
きる。
から電子が放出されると、その電流により抵抗層６の両
端に電圧降下が発生し、エミッタ７の先端の電圧を押し
上げ、実効的にエミッタ７とゲート電極４の間の電圧を
低下させる。また、ゲート電極４とエミッタ７の間に放
電が発生し、電流が流れ始めた場合にも、抵抗層６の両
端の電圧降下によって放電電流が制限される。あるい
は、放電の維持に必要な電圧が保持されず、短時間で放
電が停止する。このため、破壊に至る可能性を小さくで
きる。
【００２３】図２は本発明の第２の実施例を示す電界放
出冷陰極の断面図を示す。図２において、図１と同じ番
号の部分は図１と全く同じ構成要素を示し、各構成要素
の材料、寸法は図１に示す第１の実施例と同じである。
図２においては、抵抗層６は基板１には接触せず、エピ
タキシャル層２の途中までの領域に形成されている。こ
の場合、エミッション電流はエミッタ７から抵抗層６
１、抵抗層６１と基板１に挟まれたエピタキシャル層２
を通って基板１に流れる。しかし、抵抗層６１と基板１
に挟まれたエピタキシャル層２の厚さは十分薄いのでエ
ミッタ間の分離には影響を与えず、電圧降下に必要な抵
抗値を高抵抗率のエピタキシャル層２の抵抗にも分担さ
せることができ、より感度の高い電流制限機能を実現で
きる。
出冷陰極の断面図を示す。図２において、図１と同じ番
号の部分は図１と全く同じ構成要素を示し、各構成要素
の材料、寸法は図１に示す第１の実施例と同じである。
図２においては、抵抗層６は基板１には接触せず、エピ
タキシャル層２の途中までの領域に形成されている。こ
の場合、エミッション電流はエミッタ７から抵抗層６
１、抵抗層６１と基板１に挟まれたエピタキシャル層２
を通って基板１に流れる。しかし、抵抗層６１と基板１
に挟まれたエピタキシャル層２の厚さは十分薄いのでエ
ミッタ間の分離には影響を与えず、電圧降下に必要な抵
抗値を高抵抗率のエピタキシャル層２の抵抗にも分担さ
せることができ、より感度の高い電流制限機能を実現で
きる。
【００２４】図４は本発明の第３の実施例を示す電界放
出冷陰極の断面図を示す。図４において、図１と同じ番
号の部分は図１と全く同じ構成要素を示し、各構成要素
の材料、寸法は図１に示す第１の実施例と同じである。
ｎ型シリコンの基板１の上に絶縁層３、ゲート電極４が
積層され、ゲート電極４と絶縁層３には微小な空洞５が
形成されている。空洞５の下のｎ型の基板１にはｐ型領
域６２が形成され、ｐ型領域６２の上には、電子を放出
する円錐状のエミッタ７が形成されており、基板１とエ
ミッタ７とはｐ型領域６２を挟んで電気的に接続されて
いる。
出冷陰極の断面図を示す。図４において、図１と同じ番
号の部分は図１と全く同じ構成要素を示し、各構成要素
の材料、寸法は図１に示す第１の実施例と同じである。
ｎ型シリコンの基板１の上に絶縁層３、ゲート電極４が
積層され、ゲート電極４と絶縁層３には微小な空洞５が
形成されている。空洞５の下のｎ型の基板１にはｐ型領
域６２が形成され、ｐ型領域６２の上には、電子を放出
する円錐状のエミッタ７が形成されており、基板１とエ
ミッタ７とはｐ型領域６２を挟んで電気的に接続されて
いる。
【００２５】なお、高抵抗のエピタキシャル層２の代わ
りに高抵抗の多結晶層、望ましくはポリシリコン層、あ
るいはアモルファス層などの半導体層を使用しても同様
の効果を得ることができる。
りに高抵抗の多結晶層、望ましくはポリシリコン層、あ
るいはアモルファス層などの半導体層を使用しても同様
の効果を得ることができる。
【００２６】図３には図１に示す第１の実施例の陰極の
製作プロセスを示す。シリコン基板１の上に高抵抗のエ
ピタキシャル層２、絶縁層３、ゲート電極４を下から順
に積層し、図３（ａ）を得る。次に、リソグラフィーに
よって、エミッタ７を形成する部分の絶縁層３、ゲート
電極４を除去し、空洞５を形成して図３（ｂ）を得る。
次に、図３（ｂ）のゲート電極４をマスクとして基板１
およびエピタキシャル層２と同じ電気伝導特性を与える
不純物元素イオンをエピタキシャル層２に打ち込み、空
洞５の下のエピタキシャル層２の厚さ方向の全てあるい
は一部分の抵抗を変え、抵抗層６を形成し、図３（ｃ）
を得る。この時、イオンビームに対し、基板１をわずか
に傾けながら回転させることによって、ゲート電極４の
開口径よりも広い部分にイオンを打ち込むことができ
る。例えば、ｎ型のエピタキシャル層にｎ型の不純物を
注入する場合、６００ｋｅＶ以上から２００ｋｅＶおき
に３段階のエネルギーでリンイオンを濃度１０14／ｃｍ
3 となるように注入してほぼ所望の抵抗層が形成でき
る。次に、イオンビームの加速電圧を５０ｋＶ以下に下
げて多量のイオンを打ち込む工程によって、抵抗層６の
表面の不純物濃度を高くすることによりエミッタ７と抵
抗層６の接触状況を良好にすることができる。このあと
は、公知の方法でエミッタ７を蒸着によって形成し、図
３（ｄ）を得る。
製作プロセスを示す。シリコン基板１の上に高抵抗のエ
ピタキシャル層２、絶縁層３、ゲート電極４を下から順
に積層し、図３（ａ）を得る。次に、リソグラフィーに
よって、エミッタ７を形成する部分の絶縁層３、ゲート
電極４を除去し、空洞５を形成して図３（ｂ）を得る。
次に、図３（ｂ）のゲート電極４をマスクとして基板１
およびエピタキシャル層２と同じ電気伝導特性を与える
不純物元素イオンをエピタキシャル層２に打ち込み、空
洞５の下のエピタキシャル層２の厚さ方向の全てあるい
は一部分の抵抗を変え、抵抗層６を形成し、図３（ｃ）
を得る。この時、イオンビームに対し、基板１をわずか
に傾けながら回転させることによって、ゲート電極４の
開口径よりも広い部分にイオンを打ち込むことができ
る。例えば、ｎ型のエピタキシャル層にｎ型の不純物を
注入する場合、６００ｋｅＶ以上から２００ｋｅＶおき
に３段階のエネルギーでリンイオンを濃度１０14／ｃｍ
3 となるように注入してほぼ所望の抵抗層が形成でき
る。次に、イオンビームの加速電圧を５０ｋＶ以下に下
げて多量のイオンを打ち込む工程によって、抵抗層６の
表面の不純物濃度を高くすることによりエミッタ７と抵
抗層６の接触状況を良好にすることができる。このあと
は、公知の方法でエミッタ７を蒸着によって形成し、図
３（ｄ）を得る。
【００２７】イオン打ち込みによってセルファライン的
に一部分の抵抗を変えたり、半導体の不純物濃度を変え
ることは、半導体の製造には一般的に行なわれている技
術である（例えば、特開平４−１００２３９号公報）、
特開昭６３−１２２１６１号公報、特開昭５７−０５６
３８４号公報参照）。しかし、この技術を電界放出冷陰
極の抵抗層形成に適用することによって、絶縁層とゲー
ト電極構造を有効に活用して、エピタキシャル層形成と
イオン打ち込み工程以外の製造工程を必要とせずに、し
かも、微細な構造形成を必要とする工程を追加せずに、
従来と全く同じ基本構造に抵抗層を設けることが可能に
なるという大きな利点が生じる。
に一部分の抵抗を変えたり、半導体の不純物濃度を変え
ることは、半導体の製造には一般的に行なわれている技
術である（例えば、特開平４−１００２３９号公報）、
特開昭６３−１２２１６１号公報、特開昭５７−０５６
３８４号公報参照）。しかし、この技術を電界放出冷陰
極の抵抗層形成に適用することによって、絶縁層とゲー
ト電極構造を有効に活用して、エピタキシャル層形成と
イオン打ち込み工程以外の製造工程を必要とせずに、し
かも、微細な構造形成を必要とする工程を追加せずに、
従来と全く同じ基本構造に抵抗層を設けることが可能に
なるという大きな利点が生じる。
【００２８】図２、図４に示す第２、第３の実施例も図
４とほぼ同じようにイオンを打ち込むことにより製造す
ることができる。
４とほぼ同じようにイオンを打ち込むことにより製造す
ることができる。
【００２９】第１〜第３の実施例ともゲート電極４をマ
スクとしてイオンを打ち込むので、抵抗層６やｐ型領域
８を自己整合的に形成でき、高い精度が必要なマスクの
目合わせが不要であり、高密度、微小パターンの構造を
容易に形成できる。
スクとしてイオンを打ち込むので、抵抗層６やｐ型領域
８を自己整合的に形成でき、高い精度が必要なマスクの
目合わせが不要であり、高密度、微小パターンの構造を
容易に形成できる。
【００３０】
【発明の効果】以上説明したように、本発明の冷陰極に
おいては、エミッタ毎のエミッションが均一になるの
で、平均のエミッション電流を増加でき、その結果陰極
全体からのエミッション電流を増大させられる。さら
に、ゲート電極とエミッタの間の放電が抑圧できるので
冷陰極の高い信頼性を長期間維持できる。
おいては、エミッタ毎のエミッションが均一になるの
で、平均のエミッション電流を増加でき、その結果陰極
全体からのエミッション電流を増大させられる。さら
に、ゲート電極とエミッタの間の放電が抑圧できるので
冷陰極の高い信頼性を長期間維持できる。
【図１】本発明の第１の実施例を示す電界放出冷陰極の
断面図である。
断面図である。
【図２】本発明の第２の実施例を示す電界放出冷陰極の
断面図である。
断面図である。
【図３】本発明の第１の実施例の電界放出冷陰極製作プ
ロセスの概要図である。
ロセスの概要図である。
【図４】本発明の第３の実施例を示す電界放出冷陰極の
断面図である。
断面図である。
【図５】米国特許第４，９４０，９１６号明細書に開示
された従来技術の冷陰極の断面図である。
された従来技術の冷陰極の断面図である。
【図６】特開平４−２４９０２６号公報に開示された従
来技術の冷陰極の断面図である。
来技術の冷陰極の断面図である。
【図７】特開平５−３６３４５号公報に開示された従来
技術の冷陰極の製作工程プロセス図である。
技術の冷陰極の製作工程プロセス図である。
【図８】特開平５−４７２９６号公報に開示された従来
技術の冷陰極の断面図である。
技術の冷陰極の断面図である。
【図９】特開平５−９４７６０号公報に開示された従来
技術の冷陰極の断面図である。
技術の冷陰極の断面図である。
１，１０１，２０１，３０１，４０１，５０１ 基板 ２ エピタキシャル層 ３，１０３，２０３，３０３，４０３，５０３ 絶縁
層 ４，１０４，２０４，３０４，４０４，５０４ ゲー
ト電極 ５，４０５，５０５ 空洞 ６，６１，６２，１０６，２０６，３０６，４０６，５
０６ 抵抗層 ７，１０７，２０７，３０７，４０７，５０７ エミ
ッタ ６２ ｐ型領域 １２１，２２１，５０２１ エミッタ電極 ２０６ 定電流素子
層 ４，１０４，２０４，３０４，４０４，５０４ ゲー
ト電極 ５，４０５，５０５ 空洞 ６，６１，６２，１０６，２０６，３０６，４０６，５
０６ 抵抗層 ７，１０７，２０７，３０７，４０７，５０７ エミ
ッタ ６２ ｐ型領域 １２１，２２１，５０２１ エミッタ電極 ２０６ 定電流素子
Claims (7)
- 【請求項１】半導体基板と、前記半導体基板の上に積層
した高抵抗半導体層と、前記高抵抗半導体層の上に形成
し、先端を先鋭化した電子放出電極と、前記電子放出電
極とその付近を除いて前記高抵抗半導体層上に形成した
絶縁層と、前記絶縁層の上に積層し、前記電子放出電極
を取り囲む開口を持つ制御電極を含んで構成され、前記
電子放出電極の下の前記高抵抗半導体層の不純物濃度が
前記高抵抗半導体層の他の部分よりも高く、前記高不純
物濃度領域の表面の不純物濃度が前記高不純物濃度領域
の不純物濃度よりも高いことを特徴とする電界放出冷陰
極。 - 【請求項２】前記高抵抗半導体層がエピタキシャル層、
多結晶層またはアモルファス層のいずれか一つであるこ
とを特徴とする請求項１記載の電界放出冷陰極。 - 【請求項３】前記高不純物濃度領域の下部が前記基板に
は接触せず、前記高抵抗半導体層の途中までの領域に形
成されていることを特徴とする請求項１記載の電界放出
冷陰極。 - 【請求項４】請求項１記載の電界放出冷陰極の製造方法
において、半導体基板上に高抵抗半導体層、絶縁層、制
御電極を順次積層形成する工程と、前記制御電極および
絶縁層の一部に空洞を形成する工程と、前記制御電極を
マスクとして前記高抵抗半導体層にイオン打ち込みによ
って前記高抵抗半導体層と同じ電気伝導性の高不純物濃
度領域を形成する工程と、前記高不純物濃度領域上に電
子放出電極を形成する工程とを有することを特徴とする
電界放出冷陰極の製造方法。 - 【請求項５】半導体基板と、前記半導体基板の上に形成
し、先端を先鋭化した電子放出電極と、前記電子放出電
極とその付近を除いて前記半導体基板の上に形成した絶
縁層と、前記絶縁層の上に積層し、前記電子放出電極を
取り囲む開口を持つ制御電極を含んで構成され、前記電
子放出電極の下の前記半導体基板に前記半導体基板の電
気伝導性とは異なる第２の電気伝導特性を持つ領域が形
成され、前記第２の電気伝導特性を持つ領域の表面の不
純物濃度が前記第２の電気伝導特性を持つ領域の不純物
濃度よりも高いことを特徴とする電界放出冷陰極。 - 【請求項６】前記半導体基板がｎ型シリコン基板である
ことを特徴とする請求項５記載の電界放出冷陰極。 - 【請求項７】請求項５記載の電界放出冷陰極の製造方法
において、半導体基板上に絶縁層および制御電極を順次
積層形成する工程と、前記制御電極および絶縁層の一部
に空洞を形成する工程と、前記制御電極をマスクとして
前記半導体基板の電気伝導特性とは異なる第２の電気伝
導特性を持つ領域を前記半導体基板中にイオン打ち込み
によって形成する工程と、前記イオン打ち込み領域上に
電子放出電極を形成する工程とを有することを特徴とす
る電界放出冷陰極の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33629793A JP2809078B2 (ja) | 1993-12-28 | 1993-12-28 | 電界放出冷陰極およびその製造方法 |
| KR1019940037700A KR100189037B1 (ko) | 1993-12-28 | 1994-12-28 | 전계 방출 냉음극 및 그 제조방법 |
| US08/365,570 US5557160A (en) | 1993-12-28 | 1994-12-28 | Field emission cathode including cylindrically shaped resistive connector and method of manufacturing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33629793A JP2809078B2 (ja) | 1993-12-28 | 1993-12-28 | 電界放出冷陰極およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07201272A JPH07201272A (ja) | 1995-08-04 |
| JP2809078B2 true JP2809078B2 (ja) | 1998-10-08 |
Family
ID=18297654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33629793A Expired - Fee Related JP2809078B2 (ja) | 1993-12-28 | 1993-12-28 | 電界放出冷陰極およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5557160A (ja) |
| JP (1) | JP2809078B2 (ja) |
| KR (1) | KR100189037B1 (ja) |
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|---|---|---|---|---|
| EP0716438A1 (en) * | 1994-12-06 | 1996-06-12 | International Business Machines Corporation | Field emission device and method for fabricating it |
| JP2897671B2 (ja) * | 1995-01-25 | 1999-05-31 | 日本電気株式会社 | 電界放出型冷陰極 |
| JP3080004B2 (ja) * | 1996-06-21 | 2000-08-21 | 日本電気株式会社 | 電界放出型冷陰極およびその製造方法 |
| WO1998034265A1 (fr) * | 1997-02-04 | 1998-08-06 | Leonid Danilovich Karpov | Mode de preparation d'un appareil a resistances du type planar |
| FR2766011B1 (fr) * | 1997-07-10 | 1999-09-24 | Alsthom Cge Alcatel | Cathode froide a micropointes |
| JP3595718B2 (ja) * | 1999-03-15 | 2004-12-02 | 株式会社東芝 | 表示素子およびその製造方法 |
| US8946739B2 (en) * | 2005-09-30 | 2015-02-03 | Lateral Research Limited Liability Company | Process to fabricate integrated MWIR emitter |
| JP2007294126A (ja) * | 2006-04-21 | 2007-11-08 | Canon Inc | 電子放出素子、電子源、画像表示装置、及び、電子放出素子の製造方法 |
| US8866068B2 (en) | 2012-12-27 | 2014-10-21 | Schlumberger Technology Corporation | Ion source with cathode having an array of nano-sized projections |
| WO2024195897A1 (ko) * | 2023-03-17 | 2024-09-26 | 엘지전자 주식회사 | 자동 전류 제한 장치를 구비한 전계 방출 소자 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| DE3243596C2 (de) * | 1982-11-25 | 1985-09-26 | M.A.N. Maschinenfabrik Augsburg-Nürnberg AG, 8000 München | Verfahren und Vorrichtung zur Übertragung von Bildern auf einen Bildschirm |
| JPS63122161A (ja) * | 1986-11-12 | 1988-05-26 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| FR2623013A1 (fr) * | 1987-11-06 | 1989-05-12 | Commissariat Energie Atomique | Source d'electrons a cathodes emissives a micropointes et dispositif de visualisation par cathodoluminescence excitee par emission de champ,utilisant cette source |
| US5142184B1 (en) * | 1990-02-09 | 1995-11-21 | Motorola Inc | Cold cathode field emission device with integral emitter ballasting |
| JPH04100239A (ja) * | 1990-08-20 | 1992-04-02 | Oki Electric Ind Co Ltd | バイポーラ・トランジスタの製造方法 |
| JP2626276B2 (ja) * | 1991-02-06 | 1997-07-02 | 双葉電子工業株式会社 | 電子放出素子 |
| JPH0536345A (ja) * | 1991-07-25 | 1993-02-12 | Clarion Co Ltd | 電界放射型冷陰極の作製方法 |
| JPH0547296A (ja) * | 1991-08-14 | 1993-02-26 | Sharp Corp | 電界放出型電子源及びその製造方法 |
| JP2720662B2 (ja) * | 1991-09-30 | 1998-03-04 | 双葉電子工業株式会社 | 電界放出素子及びその製造方法 |
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| JP2636630B2 (ja) * | 1992-04-20 | 1997-07-30 | 双葉電子工業株式会社 | 電界放出素子及びその製造方法 |
| US5451830A (en) * | 1994-01-24 | 1995-09-19 | Industrial Technology Research Institute | Single tip redundancy method with resistive base and resultant flat panel display |
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1993
- 1993-12-28 JP JP33629793A patent/JP2809078B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-28 US US08/365,570 patent/US5557160A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
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| US5557160A (en) | 1996-09-17 |
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