KR20000060697A - 수평전하 전송소자 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 저속 및 고속 동작시에 전하전송 효율을 향상시키어 수평전하 전송소자의 특성을 향상시키도록 한 수평전하 전송소자 및 그의 제조방법에 관한 것으로서, 제 1 도전형 반도체 기판의 표면내에 형성되는 제 2 도전형 웰 영역과, 상기 제 2 도전형 웰 영역내에 형성되는 수평전하 전송영역과, 상기 수평전하 전송영역의 일정영역에 일정한 간격으로 양끝이 버즈빅 부분을 갖고 상기 수평전하 전송영역의 표면보다 높게 형성되는 절연막과, 상기 절연막을 포함한 전면에 형성되는 게이트 절연막과, 상기 게이트 절연막상에 반복적으로 분리 형성되고 일측의 일부분이 상기 절연막과 겹쳐지도록 형성되는 제 1 폴리 게이트와, 상기 제 1 폴리 게이트 양측의 BCCD 영역에 형성되는 제 1 도전형 불순물 영역과, 상기 제 1 폴리 게이트를 포함한 전면에 형성되는 층간 절연막과, 상기 제 1 폴리 게이트와 일부분이 겹쳐지도록 상기 층간 절연막상에 반복적으로 형성되는 제 2 폴리 게이트를 포함하여 구성됨을 특징으로 한다.
Description
본 발명은 전하 결합 소자에 관한 것으로, 특히 수평 전하 전송 효율을 향상시키는데 적당한 수평전하 전송소자 및 그의 제조방법에 관한 것이다.
일반적으로 고체 촬상 소자는 광전 변환 소자와 전하 결합 소자를 사용하여 피사체를 촬상하여 전기적인 신호로 출력하는 장치를 말한다.
전하 결합 소자는 마이크로렌즈를 통하여 칼라필터층을 거처 광전 변환 소자(포토다이오드)에서 생성되어진 신호 전하를 기판내에서 전위의 변동을 이용하여 특정 방향으로 전송하는데 사용된다.
고체 촬상 소자는 복수개의 광전 변환 영역과, 그 광전 변환 영역들의 사이에 구성되어 상기의 광전 변환 영역에서 생성되어진 전하를 수직 방향으로 전송하는 수직 전하 전송 영역(VCCD)과, 상기 수직 전하 전송 영역에 의해 수직 방향으로 전송된 전하를 다시 수평 방향으로 전송하는 수평 전하 전송 영역(HCCD)과, 그리고 상기 수평 전송된 전하를 센싱하고 증폭하여 주변 회로로 출력하는 플로우팅 디퓨전 영역으로 크게 구성된다.
이하, 첨부된 도면을 참고하여 종래의 수평전하 전송소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래의 수평전하 전송소자의 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, N형 반도체 기판(11)의 표면내에 P-웰(Well)(12)영역을 형성하고, 상기 P-웰(12) 영역내에 N형 베리드 이온주입(Burried Ion Implation)으로 수평방향으로 신호전하를 이동시키기 위한 전하 전송 채널로 이용되는 BCCD(13) 영역을 형성한다.
도 1b에 도시한 바와 같이, 상기 BCCD(13) 영역이 형성된 반도체 기판(11)상에 게이트 절연막(14)을 형성하고, 상기 게이트 절연막(14)상에 제 1 폴리 실리콘층(도면에 도시되지 않음)을 형성한다.
이어, 상기 제 1 폴리 실리콘층을 서로 분리되어 반복적으로 남도록 패터닝하여 제 1 폴리 게이트(15)를 형성한다.
도 1c에 도시한 바와 같이, 이후 공정에서 형성되는 제 2 폴리 게이트에서의 핀치 오프 레벨(Pinch Off Level)을 낮추기 위하여 P형 베리어(Barrier) 이온주입하여 상기 제 1 폴리 게이트(15) 양측의 반도체 기판(11) 표면내에 베리어 영역(16)을 형성한다.
도 1d에 도시한 바와 같이, 상기 제 1 폴리 게이트(15)를 포함한 전면에 층간 절연막(17)을 형성하고, 상기 층간 절연막(17)상에 제 2 폴리 실리콘층(도면에 도시되지 않음)을 증착하고 선택적으로 식각하여 상기 베리어 영역(16)의 상부 및 상기 제 1 폴리 게이트(15)에 일부분이 겹쳐지도록 반복적으로 제 2 폴리 게이트(18)를 형성한다.
도 2는 종래의 수평전하 전송소자의 포텐셜 프로파일이다.
종래의 수평전하 전송소자의 동작원리는 도 2에서와 같이, 제 1 폴리 게이트(15)와 제 2 폴리 게이트(18)를 단일 1 위상(Phase) 클럭 단자(Hφ1)(Hφ2)로 이용하고, 이웃한 제 1 폴리 게이트(15)와 제 2 폴리 게이트(18)를 나머지 클럭 단자(Hφ1)(Hφ2)로 이용하여 광전 변환된 신호 전하를 2 위상 클럭킹(2 Phase Clocking)을 이용하여 출력단으로 트랜스퍼(Transfer)하도록 한다.
즉, 상기 제 1, 제 2 폴리 게이트(15,18)에 클럭 단자가 인가되어 베리어 영역(16)에 의해 포텐셜 레벨이 각각 차이를 갖도록하여 계단형태로 전하를 전송한다.
상기와 같은 종래의 수평전하 전송소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.
즉, 저속(Low Speed) 동작시 신호 전하가 낮은 전위에서 높은 전위로 이동할 수 있는 시간이 많으므로 전하 전송 효율면에 큰 문제는 없다.
그러나 고속(High Speed) 동작시는 신호 전하의 이동시간이 매우 짧아 계단형의 현 구조에서는 이웃한 게이트로 신호전하가 완벽하게 이동하지 않기 때문에 전하전송 효율을 떨어뜨려 수평전하 전송소자의 특성이 저하된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 저속 및 고속 동작시에 전하전송 효율을 향상시키어 수평전하 전송소자의 특성을 향상시키도록 한 수평전하 전송소자 및 그의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래의 수평전하 전송소자의 제조방법을 나타낸 공정단면도
도 2는 종래의 수평전하 전송소자의 포텐셜 프로파일
도 3은 본 발명에 의한 수평전하 전송소자를 나타낸 구조단면도
도 4a 내지 도 4e는 본 발명에 의한 수평전하 전송소자의 제조방법을 나타낸 공정단면도
도 5는 본 발명에 의한 수평전하 전송소자의 포텐셜 프로파일
도면의 주요부분에 대한 부호의 설명
21 : 반도체 기판 22 : P-웰
23 : BCCD 24 : 절연막
25 : 게이트 절연막 26 : 제 1 폴리 게이트
27 : n+ 불순물 영역 28 : 층간 절연막
29 : 제 2 폴리 게이트
상기와 같은 목적을 달성하기 위한 본 발명에 의한 수평전하 전송소자는 제 1 도전형 반도체 기판의 표면내에 형성되는 제 2 도전형 웰 영역과, 상기 제 2 도전형 웰 영역내에 형성되는 수평전하 전송영역과, 상기 수평전하 전송영역의 일정영역에 일정한 간격으로 양끝이 버즈빅 부분을 갖고 상기 수평전하 전송영역의 표면보다 높게 형성되는 절연막과, 상기 절연막을 포함한 전면에 형성되는 게이트 절연막과, 상기 게이트 절연막상에 반복적으로 분리 형성되고 일측의 일부분이 상기 절연막과 겹쳐지도록 형성되는 제 1 폴리 게이트와, 상기 제 1 폴리 게이트 양측의 BCCD 영역에 형성되는 제 1 도전형 불순물 영역과, 상기 제 1 폴리 게이트를 포함한 전면에 형성되는 층간 절연막과, 상기 제 1 폴리 게이트와 일부분이 겹쳐지도록 상기 층간 절연막상에 반복적으로 형성되는 제 2 폴리 게이트를 포함하여 구성됨을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 의한 수평전하 전송영역의 제조방법은 제 1 도전형 기판내에 제 2 도전형 웰을 형성하는 단계와, 상기 제 2 도전형 웰 영역내에 제 1 도전형 불순물이온을 주입하여 수평전하 전송영역을 형성하는 단계와, 상기 수평전하 전송영역의 일정영역에 LOCOS 공정으로 절연막을 형성하는 단계와, 상기 기판의 전면에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막상에 폴리 실리콘을 증착하고 서로 분리되어 반복적으로 남도록 패터닝하여 제 1 폴리 게이트를 형성하는 단계와, 상기 제 1 폴리 게이트를 마스크로 제 1 도전형 불순물 이온을 주입하여 상기 수평전하 전송영역에 제 1 도전형 불순물 영역을 형성하는 단계와, 상기 제 1 폴리 게이트를 포함한 전면에 층간 절연막을 형성하는 단계와, 상기 제 1 폴리 게이트에 일부분이 겹쳐지도록 반복적으로 제 2 폴리 게이트를 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 수평전하 전송소자 및 그의 제조방법을 상세히 설명하면 다음과 같다.
도 3은 본 발명에 의한 수평전하 전송소자를 나타낸 구조단면도이다.
본 발명의 수평전하 전송소자는 베리어 이온주입 공정에 의한 베리어 영역을 형성하지 않고, 제 1 폴리 게이트와 제 2 폴리 게이트가 겹쳐지는 기판의 표면에 LOCOS 공정으로 절연막을 형성하고, 기판의 표면내에 n+불순물 영역을 형성하여 신호 전하의 전송이 이루어지도록 한 것으로, N-형 반도체 기판(21)에 형성된 P-웰(22) 영역내에 베리드 이온주입 공정으로 형성되어 수평방향으로의 전하전송 채널로 이용되는 BCCD(23) 영역과, 상기 BCCD(23) 영역에 일정한 간격으로 양끝이 버즈빅 부분을 갖고 상기 BCCD(23) 영역의 표면보다 높게 형성되는 절연막(24)과, 상기 절연막(24)을 포함한 반도체 기판(21)의 전면에 형성되는 게이트 절연막(25)과, 상기 게이트 절연막(25)상에 반복적으로 분리 형성되며 상기 절연막(24)과 일측이 겹쳐지도록 형성되는 제 1 폴리 게이트(26)와, 상기 제 1 폴리 게이트(26) 양측의 BCCD(23)영역에 형성되는 n+ 불순물영역(27)과, 상기 제 1 폴리 게이트(26)를 포함한 반도체 기판(21)의 전면에 형성되는 층간 절연막(28)과, 상기 제 1 폴리 게이트(26) 및 절연막(24)과 일부분이 겹쳐지면서 상기 층간 절연막(28)상에 반복적으로 형성되는 제 2 폴리 게이트(29)를 포함하여 구성된다.
여기서 상기 게이트 절연막(25)은 ONO층이고, 상기 층간 절연막(28)은 질화막 또는 HLD막이다.
또한, 상기 n+ 불순물 영역(27)은 BCCD(23) 영역보다 고농도의 불순물 이온이고, 상기 절연막(24) 버즈빅 부분의 하부에도 n+ 불순물 영역(27)이 형성된다.
도 4a 내지 도 4e는 본 발명에 의한 수평전하 전송소자의 제조방법을 나타낸 공정단면도이다.
도 4a에 도시한 바와 같이, N형 반도체 기판(21)의 표면내에 P-웰(Well)(22)영역을 형성하고, 상기 P-웰(22) 영역내에 N형 베리드 이온주입(Burried Ion Implation)으로 수평방향으로 신호전하를 이동시키기 위한 전하전송 채널로 이용되는 BCCD(23) 영역을 형성한다.
도 4b에 도시한 바와 같이, 상기 BCCD(23) 영역이 형성된 반도체 기판(21)에 LOCOS 공정을 실시하여 절연막(24)을 형성한다.
여기서 상기 LOCOS(Local Oxidation of Silicon) 공정은 도면에는 생략하였지만, 반도체 기판상에 패드 산화막과 질화막을 차례로 형성하고, 포토공정을 실시하여 질화막을 패터닝한 후, 상기 패터닝된 질화막을 마스크로 이용하여 전면에 LOCOS 공정을 실시하여 절연막(24)을 형성한다.
도 4c에 도시한 바와 같이, 상기 LOCOS 공정으로 형성된 절연막(24)을 포함한 반도체 기판(21)의 전면에 게이트 절연막(25)을 형성하고, 상기 게이트 절연막(25)상에 제 1 폴리 실리콘층(도면에 도시되지 않음)을 형성한다.
여기서 상기 게이트 절연막(25)은 ONO층이다.
이어, 상기 제 1 폴리 실리콘층을 서로 분리되어 반복적으로 남도록 패터닝하여 제 1 폴리 게이트(26)를 형성한다.
도 4d에 도시한 바와 같이, 상기 제 1 폴리 게이트(26)보다 높은 전위를 갖도록 제 1 폴리 게이트(26)를 마스크로 이용하여 고농도 n+형 불순물 이온을 주입하여 상기 제 1 폴리 게이트(26) 양측의 BCCD(23) 영역에 n+ 불순물 영역(27)을 형성한다.
여기서 상기 LOCOS 공정으로 형성된 절연막(24) 버즈빅 하부에도 n+ 불순물 영역(27)이 형성된다.
도 4e에 도시한 바와 같이, 상기 제 1 폴리 게이트(26)를 포함한 반도체 기판(21)의 전면에 질화막 또는 HLD막을 사용하여 층간 절연막(28)을 형성하고, 상기 층간 절연막(28)상에 제 2 폴리 실리콘층(도면에 도시되지 않음)을 증착하고 선택적으로 식각하여 상기 제 1 폴리 게이트(26)에 일부분이 겹쳐지도록 반복적으로 제 2 폴리 게이트(29)를 형성한다.
여기서 상기 제 1 폴리 게이트(26)와 제 2 폴리 게이트(29)가 겹쳐지는 일측의 하부에 상기 절연막(24)이 형성되어 있다.
도 5는 본 발명에 의한 수평전하 전송소자의 포텐셜 프로파일이다.
본 발명에 의한 수평전하 전송소자는 도 5에서와 같이, 제 1 폴리 게이트(26)와 제 2 폴리 게이트(29)를 단일전원으로 묶어 동일 클럭 단자(Hφ1)로, 이웃한 제 1 폴리 게이트(26)와 제 2 폴리 게이트(29)를 단일전원으로 묶어 동일 클럭 단자(Hφ2)로 사용한다.
따라서 상기 동일 클럭 단자(Hφ1)(Hφ2)에 따라 전하가 이동하게 되는데, 제 1 폴리 게이트(26)와 제 2 폴리 게이트(29)가 겹쳐지는 하부에 형성되는 절연막(24)과 n+ 불순물 영역(27)에 의해 신호 전하는 핀치 오프 레벨이 떨어지게 된다.
즉, 상기 제 1, 제 2 폴리 게이트(26,29) 또는 이웃하는 제 1, 제 2 폴리 게이트(26,29)에 동일 클럭 단자가 인가되어 절연막(24)과 n+ 불순물 영역(27)에 의해 포텐셜 레벨이 각각 차이를 갖도록하여 전하를 전송한다.
이상에서 설명한 바와 같이 본 발명에 의한 수평전하 전송소자 및 그의 제조방법은 다음과 같은 효과가 있다.
첫째, LOCOS공정에 의해 형성된 절연막으로 인해 한 게이트내에 서로 다른 전위가 존재하므로 제 1 폴리 게이트, 제 2 폴리 게이트를 각각 단일 전원으로 사용할 수 있다.
둘째, 제 1, 제 2 폴리 게이트를 단일 전원으로 사용할 경우 저전위에서 고전위까지의 일렉트롤 필드 특성이 좋아 전하 전송 효율을 극대화시킬 수 있다.
Claims (5)
- 제 1 도전형 반도체 기판의 표면내에 형성되는 제 2 도전형 웰 영역과,상기 제 2 도전형 웰 영역내에 형성되는 수평전하 전송영역과,상기 수평전하 전송영역의 일정영역에 일정한 간격으로 양끝이 버즈빅 부분을 갖고 상기 수평전하 전송영역의 표면보다 높게 형성되는 절연막과,상기 절연막을 포함한 전면에 형성되는 게이트 절연막과,상기 게이트 절연막상에 반복적으로 분리 형성되고 일측의 일부분이 상기 절연막과 겹쳐지도록 형성되는 제 1 폴리 게이트와,상기 제 1 폴리 게이트 양측의 BCCD 영역에 형성되는 제 1 도전형 불순물 영역과,상기 제 1 폴리 게이트를 포함한 전면에 형성되는 층간 절연막과,상기 제 1 폴리 게이트와 일부분이 겹쳐지도록 상기 층간 절연막상에 반복적으로 형성되는 제 2 폴리 게이트를 포함하여 구성됨을 특징으로 하는 수평전하 전송소자.
- 제 1 항에 있어서, 상기 제 1 도전형 불순물 영역은 상기 수평전하 전송영역보다 고농도의 불순물 영역인 것을 특징으로 하는 수평전하 전송소자.
- 제 1 항에 있어서, 상기 제 2 폴리 게이트 하부에 형성된 절연막의 버즈빅 일측의 하부에도 제 1 도전형 불순물 영역이 형성됨을 특징으로 하는 수평전하 전송소자.
- 제 1 도전형 기판내에 제 2 도전형 웰을 형성하는 단계;상기 제 2 도전형 웰 영역내에 제 1 도전형 불순물이온을 주입하여 수평전하 전송영역을 형성하는 단계;상기 수평전하 전송영역의 일정영역에 LOCOS 공정으로 절연막을 형성하는 단계;상기 기판의 전면에 게이트 절연막을 형성하는 단계;상기 게이트 절연막상에 폴리 실리콘을 증착하고 서로 분리되어 반복적으로 남도록 패터닝하여 제 1 폴리 게이트를 형성하는 단계;상기 제 1 폴리 게이트를 마스크로 제 1 도전형 불순물 이온을 주입하여 상기 수평전하 전송영역에 제 1 도전형 불순물 영역을 형성하는 단계;상기 제 1 폴리 게이트를 포함한 전면에 층간 절연막을 형성하는 단계;상기 제 1 폴리 게이트에 일부분이 겹쳐지도록 반복적으로 제 2 폴리 게이트를 형성하는 단계를 포함하여 형성함을 특징으로 하는 수평전하 전송소자의 제조방법.
- 제 4 항에 있어서, 상기 수평전하 전송영역에 주입되는 제 1 도전형 불순물 이온 보다 제 1 도전형 불순물 영역에 주입되는 제 1 도전형 불순물 이온을 고농도 로 주입하는 것을 특징으로 하는 수평전하 전송소자의 제조방법.
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