[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR20000031367A - 칩 스케일 반도체 패키지 및 그 제조 방법 - Google Patents

칩 스케일 반도체 패키지 및 그 제조 방법 Download PDF

Info

Publication number
KR20000031367A
KR20000031367A KR1019980047371A KR19980047371A KR20000031367A KR 20000031367 A KR20000031367 A KR 20000031367A KR 1019980047371 A KR1019980047371 A KR 1019980047371A KR 19980047371 A KR19980047371 A KR 19980047371A KR 20000031367 A KR20000031367 A KR 20000031367A
Authority
KR
South Korea
Prior art keywords
chip
semiconductor
buffer layer
semiconductor chip
bonding pad
Prior art date
Application number
KR1019980047371A
Other languages
English (en)
Inventor
오성호
유중하
Original Assignee
김영환
현대반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체 주식회사 filed Critical 김영환
Priority to KR1019980047371A priority Critical patent/KR20000031367A/ko
Publication of KR20000031367A publication Critical patent/KR20000031367A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

본 발명은 웨이퍼 상에 구현되는 반도체소자를 개별 칩단위로 분리한 후에 개별 칩단위로 패키징하는 것이 아니라, 웨이퍼 상에서 집단적으로 패키징 한 후, 소잉(sawing)하여 개별 패키지화 하므로써, 신뢰성이 높은 새로운 타입의 칩 스케일 반도체 패키지의 구현이 가능하도록 한 것이다.
이를 위해, 본 발명은 집적회로가 형성된 반도체칩(1)과, 상기 반도체칩(1)의 본딩패드(100)를 제외한 영역에 형성되는 버퍼 레이어(2)와, 상기 버퍼 레이어(2) 상면에 일정형태로 패터닝(patterning)되는 전도성 배선(3)과, 상기 반도체칩(1)의 본딩패드(100)와 전도성 배선(3)을 전기적으로 연결하는 골드와이어(4)와, 상기 반도체칩(1)의 본딩패드(100) 및 골드와이어(4)를 실링하는 절연체인 봉지수지(5)와, 상기 봉지수지(5)로 실링된 영역 외측의 전도성 배선(3)에 솔더링되는 솔더볼(6)이 구비됨을 특징으로 하는 칩 스케일 반도체 패키지가 제공된다.

Description

칩 스케일 반도체 패키지 및 그 제조 방법
본 발명은 칩 스케일 반도체 패키지(CSP : Chip Scale Package) 및 그 제조방법에 관한 것으로서, 더욱 상세하게는 웨이퍼 상에서 구현 가능한 새로운 타입의 칩 스케일 반도체 패키지에 관한 것이다.
일반적으로, 반도체소자는 집적회로가 형성된 웨이퍼를 낱개의 칩으로 각각 분리한 후, 이것을 플라스틱 패키지나 세라믹 패키지에 탑재하여 기판에의 실장이 용이하도록 조립하는 공정을 거치게 된다.
이와 같은, 반도체소자에 대한 조립공정의 주목적은 기판이나 소켓에 실장하기 위한 형상의 확보와 기능보호에 있다고 할 수 있다.
또한, 최근에는 집적회로의 고집적화에 따라 다핀화, 미세조립기술, 또 실장형태의 다양화에 따른 패키지의 다종류화 등, 조립공정과 관련된 기술도 각각 세분된 분야에 따라 크게 변화하고 있다.
반도체 조립공정의 개요에 대해 현재 가장 많이 사용되고 있는 플라스틱 DIP(Dual Inline Package) 타입의 반도체소자를 도 1을 참조하여 예로 들어 설명하면 다음과 같다.
먼저, 전기적 회로가 형성된 웨이퍼를 각각의 단일칩으로 분리하는데, 이때 Si(실리콘)는 모스경도 7로서 딱딱하고 깨지기 쉬운 성질을 갖고 있으므로 웨이퍼의 제조시 미리 분리할 라인에 절단하기 위한 물질을 넣어두고 이 분리라인을 따라 브레이크 응력을 가해 파괴, 분리시키는 방법을 취하는 경우가 많다.
또한, 분리된 각각의 반도체칩(1)은 리드프레임의 칩부착부인 패들(8)에 본딩되고, 이때의 접합방법은 Au-Si 공정(共晶)법, 납땜법, 수지접착법 등이 있으며 용도에 따라 알맞은 방법이 선택되어 사용된다.
한편, 전술한 바와같이 반도체칩(1)을 리드프레임의 패들(8)에 접착하는 목적은 조립이 완료된 후 기판에 실장시키기 위해서 뿐만 아니라 전기적 입출력단자나 어스(earth)를 겸하는일도 있으며 소자의 동작시 발생하는 열의 방열통로로서도 필요로하는 경우가 있기 때문이다.
상기와 같이 반도체칩(1)을 본딩한 후에는 칩의 본딩패드와 리드프레임의 인너리드(9)를 와이어로 본딩하여 연결하게 되며, 와이어 본딩의 방법으로 플라스틱 봉함 패키지에서는 일반적으로 골드와이어(11)를 사용한 열압착법 또는 열압착법과 초음파법을 혼용한 방법이 주로 이용되고 있다.
또한, 와이어 본딩에 의해 칩과 인너리드(9)가 전기적으로 연결된 후에는 칩을 고순도의 에폭시 수지를 사용하여 성형 봉합하여 몰드바디(12)를 형성하는 몰딩공정이 수행되는데, 이때 사용되는 몰드바디(12)를 형성하는 에폭시 수지등의 몰드 콤파운드(mold compound)는 집적회로의 신뢰성을 좌우하는 중요한 요소이며, 수지의 고순도화와 몰딩시 집적회로에 주어지는 응력을 저감시키기 위한 저응력화 등의 개선이 추진되고 있다.
그리고, 상기한 공정이 완료된 후에는 IC 패키지를 소켓이나 기판에 실장하기 위해 아우터리드(10)(outer lead)를 소정의 형상으로 절단하고 성형하는 공정이 행해지며, 아우터리드(10)에는 실장접합성(납땜성)을 향상시키기 위해 도금이나 납딥(dip)이 처리된다.
한편, 반도체 패키지는 실장형태 및 리드형태에 따라 여러 가지 유형의 패키지가 있으며, 대표적인 예로서는 전술한 DIP(Dual Inline Package)외에 QFP(Quad Flat Package), TSOP ; Thin Small Outline Package), BGA 패키지( Ball Grid Array package) 등이 있으며, 계속 다(多)핀(pin)화 또는 경박단소화 되고 있다.
상기한 패키지 타입중, BGA 패키지(Ball Grid Array package)는 반도체칩(1)이 부착된 기판의 이면에 구형의 솔더볼을 소정의 상태로 배열(Array)하여 아우터 리드(outer lead) 대신으로 사용하게 되며, 상기 BGA 패키지는 패키지 몸체(Package Body) 면적을 QFP(Quad Flat Package) 타입보다 작게 할 수 있으며, QFP와는 달리 리드의 변형이 없는 장점이 있다.
한편, 이와 같은 패키지들은 실장면적, 전기적 신뢰성, 제조공정등에 있어 제각기 문제점을 갖고 있으며, 이를 해소하기 위해 새로운 타입의 반도체 패키지가 계속적으로 연구 개발되고 있는 실정이다.
본 발명은 상기한 제반 문제점을 해결하기 위한 것으로서, 웨이퍼 상에 구현되는 반도체소자를 개별 칩단위로 분리한 후에 개별 칩단위로 패키징하는 것이 아니라, 웨이퍼 상에서 집단적으로 패키징을 실시한 후에 절단선을 따라 소잉하여 개별 패키지화 하므로써, 경박단소화됨과 더불어 신뢰성이 높은 새로운 타입의 칩 스케일 반도체 패키지를 제공하는데 그 목적이 있다.
도 1은 종래 반도체 패키지의 일예를 나타낸 종단면도
도 2a 및 도 2b는 웨이퍼상에 형성된 반도체 칩의 본딩패드 유형을 나타낸 것으로서,
도 2a는 본딩패드가 면 중앙부에 형성된 유형을 나타낸 평면도
도 2b는 본딩패드가 칩 가장자리에 형성된 유형을 나타낸 평면도
도 3a는 도 2a의 Ⅰ-Ⅰ선을 나타낸 단면도
도 3b는 도 2b의 Ⅱ-Ⅱ선을 나타낸 단면도
도 4a 내지 도 4g는 본 발명의 반도체 패키지 제조과정에 있어 본딩패드가 면 중앙부에 형성된 유형의 반도체 칩이 패키징되는 과정을 나타낸 것으로서,
도 4a는 칩 상면에 버퍼 레이어가 코팅된 상태를 나타낸 단면도
도 4b는 칩 상면의 본딩패드가 개방되도록 노출창이 형성된 상태도
도 4c는 전도성 배선을 형성한 상태도
도 4d는 와이어 본딩이 실시된 후의 상태도
도 4e는 본딩패드 및 와이어를 봉지수지를 이용하여 봉지한 후의 상태도
도 4f는 솔더볼 부착 및 IR 리플로우 후의 상태도
도 4g는 소잉후의 상태도
도 5는 도 4g의 반도체 패키지가 인쇄회로기판에 실장되는 상태를 나타낸 종단면도
도 6a 내지 도 6g는 본 발명의 반도체 패키지 제조과정에 있어, 본딩패드가 칩 주변에 형성된 유형의 반도체 칩이 패키징되는 과정을 나타낸 것으로서,
도 6a는 칩 상면에 버퍼 레이어가 코팅된 상태를 나타낸 단면도
도 6b는 칩 상면의 본딩패드가 개방되도록 노출창이 형성된 상태도
도 6c는 전도성 배선을 형성한 상태도
도 6d는 와이어 본딩이 실시된 후의 상태도
도 6e는 본딩패드 및 와이어를 봉지수지를 이용하여 봉지한 후의 상태도
도 6f는 솔더볼 부착 및 IR 리플로우 후의 상태도
도 6g는 소잉후의 상태도
도 7은 도 6g의 반도체 패키지가 인쇄회로기판에 실장되는 상태를 나타낸 종단면도
* 도면의 주요부분에 대한 부호의 설명 *
1:반도체칩 100:본딩패드
2:버퍼 레이어 3:전도성 배선
4:골드와이어 5:봉지수지
6:솔더볼 7:노출창
8:패들
상기한 목적을 달성하기 위해, 본 발명은 집적회로가 형성된 반도체칩과, 상기 반도체칩의 본딩패드를 제외한 영역에 형성되는 버퍼 레이어와, 상기 버퍼 레이어 상면에 일정형태로 패터닝되는 전도성 배선과, 상기 반도체칩의 본딩패드와 전도성 배선을 전기적으로 연결하는 골드와이어와, 상기 반도체칩의 본딩패드 및 골드와이어를 실링하는 절연체인 봉지수지와, 상기 봉지수지로 실링된 영역 외측의 전도성 배선에 솔더링되는 솔더볼이 구비됨을 특징으로 하는 칩 스케일 반도체 패키지가 제공된다.
상기한 목적을 달성하기 위한 본 발명의 다른 형태에 따르면, 본 발명은 본딩패드가 구비된 반도체칩 상면에 버퍼 레이어를 형성하는 단계와, 상기 버퍼 레이어의 본딩패드 영역을 패터닝 및 식각하여 반도체칩의 본딩패드가 노출되도록 노출창을 형성하는 단계와, 상기 버퍼 레이어 상에 일정 패턴의 전도성 배선을 패터닝하는 단계와, 상기 반도체칩의 본딩패드와 전도성 배선을 와이어로 본딩하여 전기적으로 연결시키는 단계와, 상기 반도체칩의 본딩패드 및 골드와이어를 봉지수지를 이용하여 실링하는 단계와, 상기 봉지수지로 실링되는 영역 외측의 전도성 배선 상에 솔더볼을 부착시키는 단계를 순차적으로 수행하여서 됨을 특징으로 하는 칩 스케일 반도체 패키지 제조방법이 제공된다.
이하, 본 발명의 일실시예들을 첨부도면 도 4a 내지 도 7을 참조하여 상세히 설명하면 다음과 같다.
먼저, 도 4g는 면 중앙부에 본딩패드가 형성된 유형의 반도체칩을 이용한 본 발명의 반도체 패키지(제1실시예)를 나타낸 것으로서, 본 발명의 제1실시예에 따른 반도체 패키지는 집적회로가 형성되며 면 중앙부에 본딩패드(100)가 구비된 반도체칩(1)과, 상기 반도체칩(1)의 본딩패드(100)를 제외한 영역에 형성되는 버퍼 레이어(buffer layer)(2)와, 상기 버퍼 레이어(2) 상면에 소정의 형태로 패터닝(patterning)되는 전도성 배선(conductivity wire)(3)과, 상기 반도체칩(1)의 본딩패드(100)와 전도성 배선(3)을 전기적으로 연결하는 골드와이어(4)와, 상기 반도체칩(1)의 본딩패드(100) 및 골드와이어(4)를 실링하는 절연체인 봉지수지(5)와, 상기 봉지수지(5)로 실링된 영역 외측의 전도성 배선(3)에 솔더링되는 솔더볼(6)로 구성된다.
이와 같이 구성된 본 발명의 제1실시예에 따른 반도체 패키지 제조과정을 도 4a 내지 도 4g를 참조하여 설명하면 다음과 같다.
본 발명에 따른 칩 스케일 패키지의 제조과정은 반도체소자가 개별 칩단위로 분리되기 전에 웨이퍼 상에서 전면적(全面的), 집단적(集團的)으로 이루어지게 된다.
즉, 집적회로를 형성하는 FAB(Fabrication) 공정이 완료된 웨이퍼에 대해 본 발명의 기술이 적용된다.
먼저, 도 4a와 같이 본딩패드(100)가 면 중앙부에 구비된 반도체칩(1) 상면에 버퍼 레이어(2)가 형성되도록 웨이퍼의 전면(全面)에 걸쳐 PIQ(Polyimide Isoindro Quindzoline) 또는 저역율(low modulus)의 재료를 코팅하게 된다.
이와 같이 버퍼 레이어(2)를 두는 이유는 인쇄회로기판 등에 실장하여 동작시, 회로기판과 반도체소자와의 열팽창 계수차에 의해 반도체소자에 악영향이 미치는 것을 방지하는 완충작용을 하도록 하기 위함이다.
이어, 도 4b와 같이 반도체칩(1)의 본딩패드(100)가 노출되도록 노출창(7)(window)을 형성하기 위하여 상기 버퍼 레이어(2)의 본딩패드(100) 영역을 패터닝하여 식각하게 된다.
그 다음으로는, 도 4c에서와 같이 상기 버퍼 레이어(2) 상에 Cu 도포후 패터닝하여 소정의 전도성 배선(3)을 형성하게 된다.
이 때, 상기 버퍼 레이어(2) 상에 형성되는 전도성 배선(3)은 인너리드부 및 솔더랜드(solder land ; 도 4e참조)로 이루어지는데, 인너리드부는 나중에 봉지수지에 의해 실링되는 영역내에 존재하게 되는 부분으로 정의되고, 솔더랜드는 나중에 솔더볼이 부착되는 영역으로 정의된다.
한편, 전도성 배선(3)의 패터닝 후에는, 도 4d에서와 같이, 상기 반도체칩(1)의 본딩패드(100)와 전도성 배선(3)을 미세선폭을 갖는 와이어로 본딩하여 전기적으로 연결시키게 된다.
와이어 본딩 후에는, 도 4e와 같이, 상기 반도체칩(1)의 본딩패드(100) 및 골드와이어(4)가 실링되도록 봉지수지(5)를 이용하여 실링하게 된다.
그 다음으로는 도 4f에서와 같이 상기 봉지수지(5)에 의해 실링되지 않은 영역에 위치하는 전도성 배선(3) 상의 소정의 위치에 솔더볼(6)을 부착시키게 된다.
이 때, 솔더볼(6)은 솔더 페이스트를 도포하여 IR(Infrared Rays) 리플로우(Reflow)시키거나, 솔더볼 재료를 전기도금(electroplating)후 리플로우시키므로써 그 형태가 구현된다.
한편, 상기한 바와 같이 솔더볼(6) 부착이 완료된 후에 반도체칩(1) 단위로 절단하는 소잉(sawing) 공정을 거침에 따라 웨이퍼상에 구현된 반도체소자들은 각각 도 4g에 나타낸 바와 같은 형태로 개별 패키지화되어, 도 5에 나타낸 바와 같이 인쇄회로기판(13)에 실장된다.
도 6g는 면 가장자리에 본딩패드(100)가 형성된 유형의 반도체칩(1)을 이용한 본 발명의 반도체 패키지(제2실시예)를 나타낸 것으로서, 본 발명의 제2실시예에 따른 반도체 패키지는 집적회로가 형성되며 면 가장자리에 본딩패드(100)가 구비된 반도체칩(1)과, 상기 반도체칩(1)의 본딩패드(100)를 제외한 영역에 코팅되는 버퍼 레이어(2)와, 상기 버퍼 레이어(2) 상면에 일정형태로 패터닝되는 전도성 배선(3)과, 상기 반도체칩(1)의 본딩패드(100)와 전도성 배선(3)을 전기적으로 연결하는 골드와이어(4)와, 상기 반도체칩(1)의 본딩패드(100) 및 골드와이어(4)를 실링하는 절연체인 봉지수지(5)와, 상기 봉지수지(5)로 실링된 영역 외측의 전도성 배선(3)에 솔더링되는 솔더볼(6)로 구성된다.
이와 같이 구성된 본 발명의 제2실시예에 따른 반도체 패키지 제조과정을 도 6a 내지 도 6g를 참조하여 설명하면 다음과 같다.
본 발명에 따른 칩 스케일 패키지의 제조과정 또한 반도체소자가 개별 칩단위로 분리되기 전에 웨이퍼 상에서 집단적으로 이루어지게 된다.
먼저, 도 6a와 같이 본딩패드(100)가 면 가장자리에 구비된 반도체칩(1) 상면에 버퍼 레이어(2)가 형성되도록 웨이퍼의 전면(全面)에 걸쳐 PIQ 또는 저역율의 재료를 코팅하게 된다.
이와 같이 버퍼 레이어(2)를 두는 이유가 인쇄회로기판 등에 실장하여 동작시, 회로기판과 반도체소자와의 열팽창 계수차에 의해 반도체소자에 악영향이 미치는 것을 방지하기 위함임은 전술한 제1실시예에서와 마찬가지이다.
이어, 도 6b와 같이 반도체칩(1)의 본딩패드(100)가 노출되도록 노출창(7)이 형성되도록 상기 버퍼 레이어(2)의 본딩패드(100) 영역을 패터닝하여 식각하게 된다.
그 다음으로는, 도 6c에서와 같이 상기 버퍼 레이어(2) 상에 Cu 도포후 패터닝하여 소정의 전도성 배선(3)을 형성하게 된다.
이 때, 상기 버퍼 레이어(2) 상에 형성되는 전도성 배선(3)은 인너리드부 및 솔더랜드(도 6e참조)로 이루어지는데, 인너리드부는 나중에 봉지수지에 의해 실링되는 영역내에 존재하게 되는 부분으로 정의되고, 솔더랜드는 나중에 솔더볼이 부착되는 영역으로 정의된다.
한편, 전도성 배선(3)의 패터닝 후에는, 도 6d에서와 같이, 상기 반도체칩(1)의 본딩패드(100)와 전도성 배선(3)을 와이어로 본딩하여 전기적으로 연결시키게 된다.
와이어 본딩 후에는, 도 6e와 같이, 상기 반도체칩(1)의 본딩패드(100) 및 골드와이어(4)가 실링되도록 봉지수지(5)를 이용하여 실링하게 된다.
그 다음으로는 도 6f에서와 같이 상기 봉지수지(5)에 의해 실링되지 않은 영역에 위치하는 전도성 배선(3) 상의 소정의 위치에 솔더볼(6)을 부착시키게 된다.
이 때, 솔더볼(6)은 솔더 페이스트를 도포하여 IR 리플로우 시키거나, 솔더볼 재료를 전기도금후 리플로우시키므로써 그 형태가 구현된다.
한편, 상기한 바와 같이 솔더볼(6) 부착이 완료된 후에 반도체칩(1) 단위로 절단하는 소잉(sawing) 공정을 거침에 따라 웨이퍼상에 구현된 반도체소자들은 각각 도 6g에 나타낸 바와 같은 형태로 개별 패키지화되어, 도 7에 나타낸 바와 같이 인쇄회로기판(13)에 실장된다.
이와 같이 제조된 본 발명의 패키지는 반도체칩(1)과 동일한 스케일을 갖게 되므로, 인쇄회로기판(13)에 실장시 실장면적이 매우 작아 실장밀도가 높아지게 된다.
또한, 본 발명의 패키지는 본딩패드(100)가 면 중앙부에 형성되는 반도체칩(1) 뿐만 아니라 본딩패드(100)가 면 가장자리 양측에 형성되는 반도체칩(1)에 다같이 적용 가능한 잇점이 있다.
이상에서와 같이, 본 발명은 웨이퍼 상에 구현되는 반도체소자를 개별 칩단위로 분리한 후에 개별 칩단위로 패키징하는 것이 아니라, 웨이퍼 상에서 집단적으로 패키징 한 후, 소잉하여 개별 패키지화 하므로써, 신뢰성이 높은 새로운 타입의 칩 스케일 반도체 패키지를 제공가능하게 되며, 반도체 모듈 제작시 실장밀도를 높일 수 있게 된다.

Claims (9)

  1. 집적회로가 형성된 반도체칩과,
    상기 반도체칩의 본딩패드를 제외한 영역에 형성되는 버퍼 레이어와,
    상기 버퍼 레이어 상면에 일정형태로 패터닝되는 전도성 배선과,
    상기 반도체칩의 본딩패드와 전도성 배선을 전기적으로 연결하는 골드와이어와,
    상기 반도체칩의 본딩패드 및 골드와이어를 실링하는 절연체인 봉지수지와,
    상기 봉지수지로 실링된 영역 외측의 전도성 배선에 솔더링되는 솔더볼이 구비됨을 특징으로 하는 칩 스케일 반도체 패키지.
  2. 제 1항에 있어서,
    상기 반도체칩의 본딩패드가 칩 상면의 중앙부에 형성됨을 특징으로 하는 칩 스케일 반도체 패키지.
  3. 제 1항에 있어서,
    상기 반도체칩의 본딩패드가 칩 상면의 가장자리에 형성됨을 특징으로 하는 칩 스케일 반도체 패키지.
  4. 제 1항에 있어서,
    상기 반도체칩 상면의 버퍼 레이어가 저역율을 갖는 재료를 코팅하여서 이루어짐을 특징으로 하는 칩 스케일 반도체 패키지.
  5. 제 4항에 있어서,
    상기 저역율을 갖는 재료가 PIQ(Polyimide Isoindro Quindzoline)임을 특징으로 하는 칩 스케일 반도체 패키지.
  6. 제 1항에 있어서,
    상기 전도성 배선이 Cu 도포후 패터닝하여 형성됨을 특징으로 하는 칩 스케일 반도체 패키지.
  7. 제 1항에 있어서,
    상기 솔더볼은 솔더 페이스트를 도포후 리플로우 시키거나, 솔더볼 재료를 전기도금시킨 다음 리플로우시켜서 형성한 것임을 특징으로 하는 칩 스케일 반도체 패키지.
  8. 본딩패드가 구비된 반도체칩 상면에 완충역할을 하는 버퍼 레이어를 형성하는 단계와,
    상기 반도체칩의 본딩패드가 노출되도록 상기 버퍼 레이어를 패터닝 및 식각하여 버퍼 레이어 상에 노출창을 형성하는 단계와,
    상기 버퍼 레이어 상에 일정 패턴의 전도성 배선을 패터닝하는 단계와,
    상기 반도체칩의 본딩패드와 전도성 배선을 와이어로 본딩하여 전기적으로 연결시키는 단계와,
    상기 반도체칩의 본딩패드 및 와이어를 봉지수지를 이용하여 실링하는 단계와,
    상기 봉지수지로 실링되는 영역 외측의 전도성 배선 상에 솔더볼을 부착시키는 단계를 순차적으로 수행하여서 됨을 특징으로 하는 칩 스케일 반도체 패키지 제조방법.
  9. 제 8항에 있어서,
    상기 버퍼 레이어 형성 단계와, 본딩패드 노출을 위한 노출창 형성단계와, 전도성 배선 패터닝 단계와, 와이어본딩 단계와, 봉지수지를 이용한 실링단계와, 솔더볼 부착 단계가 개별 반도체칩 단위로 수행되지 않고 웨이퍼 상태에서 상기 웨이퍼상에 구현된 반도체소자들에 대해 전면적(全面的)으로 수행되며,
    상기 웨이퍼가 절단선을 따라 개별칩 단위로 소잉됨에 따라 개별 반도체 패키지가 구현됨을 특징으로 하는 칩 스케일 반도체 패키지 제조방법.
KR1019980047371A 1998-11-05 1998-11-05 칩 스케일 반도체 패키지 및 그 제조 방법 KR20000031367A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980047371A KR20000031367A (ko) 1998-11-05 1998-11-05 칩 스케일 반도체 패키지 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980047371A KR20000031367A (ko) 1998-11-05 1998-11-05 칩 스케일 반도체 패키지 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20000031367A true KR20000031367A (ko) 2000-06-05

Family

ID=19557283

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980047371A KR20000031367A (ko) 1998-11-05 1998-11-05 칩 스케일 반도체 패키지 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR20000031367A (ko)

Similar Documents

Publication Publication Date Title
US7019406B2 (en) Thermally enhanced semiconductor package
US6445077B1 (en) Semiconductor chip package
KR20020049944A (ko) 반도체 패키지 및 그 제조방법
AU647864B2 (en) Leadless pad array chip carrier
US20040188818A1 (en) Multi-chips module package
KR20000031367A (ko) 칩 스케일 반도체 패키지 및 그 제조 방법
KR100331070B1 (ko) 칩싸이즈반도체패키지의 구조 및 그 제조 방법
KR100351920B1 (ko) 반도체 패키지 및 그 제조 방법
KR100308116B1 (ko) 칩스케일반도체패키지및그제조방법_
KR100462373B1 (ko) 칩스케일 패키지 및 그 제조방법
KR100390453B1 (ko) 반도체 패키지 및 그 제조방법
KR100258607B1 (ko) 리드 온 칩 타입의 칩 스케일 반도체 패키지 구조 및 제조방법
KR100356808B1 (ko) 칩 스케일 반도체 패키지
KR20020049821A (ko) 웨이퍼 레벨 칩스케일 패키지 및 그 제조방법
KR100419950B1 (ko) 가용성회로기판을이용한볼그리드어레이반도체패키지의제조방법
KR20010001774A (ko) 칩 스케일 반도체 패키지 및 그 제조 방법
KR100668817B1 (ko) 반도체 패키지의 제조 방법
KR100259079B1 (ko) 반도체 패키지 및 그 제조방법
KR20020049823A (ko) 반도체 패키지 및 그 제조방법
EP1283547A1 (en) Packaging process for semiconductor package
KR20020065735A (ko) 반도체 패키지 및 그 제조방법
KR20010000425U (ko) 반도체 패키지
KR20020049822A (ko) 웨이퍼 레벨 칩스케일 패키지 및 그 제조방법
KR20020065729A (ko) 반도체 패키지
KR20020049940A (ko) 웨이퍼 레벨 칩스케일 패키지 및 그 제조방법

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19981105

PG1501 Laying open of application
N231 Notification of change of applicant
PN2301 Change of applicant

Patent event date: 20020708

Comment text: Notification of Change of Applicant

Patent event code: PN23011R01D

PC1203 Withdrawal of no request for examination
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid