KR19990068057A - 스큐 억제 기능을 갖는 출력 버퍼회로 - Google Patents

Abstract

본 발명은 출력 버퍼회로에 있어서 전송하는 신호의 확정기간(동일한 논리값을 유지하고 있는 기간)에 의존하여 상기 신호의 스큐 발생을 억제하는 것이다.

입력신호(DIN)는 래치회로(20)를 거쳐 드라이버(12)에 의해 버스(6)로 전송된다. 확정기간 검출회로(14)는 상기 입력신호(DIN)의 확정기간을 검출한다. 구동능력 제어회로(15)는, 상기 검출된 확정기간이 짧은 경우에는 드라이버(12)의 구동 능력을 통상값으로 제어하며, 상기 검출된 확정기간이 긴 경우에는 드라이버(12)의 구동능력을 높게 변경시킨다. 따라서 입력신호(DIN)의 확정기간이 긴 경우에는 다음에 이 신호의 논리값이 변할 때 그 변화에 시간을 요하여 신호(DIN)의 확정기간이 짧은 경우에 비해, 통상은 긴 시간이 필요하지만 상기 높은 구동능력에 의해 상기 변화 시간이 단축되어 신호(DIN)의 확정기간이 짧은 경우의 변화시간과 거의 같은 시간으로 된다.

Description

스큐 억제 기능을 갖는 출력 버퍼회로{SKEWING-SUPPRESSIVE OUTPUT BUFFER CIRCUIT}

본 발명은 스큐 억제 기능을 갖는 출력 버퍼회로에 관한 것이다.

최근 2개의 칩 사이에서 데이터를 송수신하는 경우 그 데이터의 전송속도가 빨라짐에 따라 클록신호와 전송되는 데이터 사이, 또는 전송되는 2종류의 데이터 사이에서 스큐를 작게 억제하는 것이 중요한 과제가 되고 있다.

종래, 고속 데이터 전송이 요구되는 경우에는 DLL이나 PLL 등을 이용하여 클록신호나 데이터의 출력 타이밍을 동일 타이밍으로 조정함으로써 신호 위상의 어긋남인 스큐를 억제해 왔다.

그러나 본 발명자들은 상기 종래와 같이 클록신호 및 데이터의 출력 타이밍을 동일 타이밍으로 조정하는 것만으로는 보다 더 고속인 데이터 전송에 있어서 상기 데이터 등의 출력 타이밍 조정 후에도 스큐가 발생하고 이 스큐로 인하여 데이터 수신이 적절하게 실행되지 않는 점을 발견하였다.

상기 출력 타이밍의 조정 후에도 스큐가 발생하는 원인의 하나로서 본 발명자들은 전송하는 신호가 동일 논리값으로 확정되어 있는 기간(이하 확정기간이라 함)의 길고 짧음이 있는 점을 발견하고 이에 착안하였다. 이하 이 점을 도 5에 기초하여 상세히 설명하기로 한다.

도 5에서 CLK는 클록신호를 도시하며 Dout1 및 Dout2는 송신측에서 드라이버로부터 버스로 출력된 데이터를 도시한다. 또한 Vref는 수신장치에서 데이터의 논리값을 판정하는 기준값이며, 수신장치는 이 기준값(Vref) 이하의 전위를 L레벨, 기준값(Vref)을 넘는 전위를 H레벨로 판정한다. 상기 데이터(Dout1)는 클록신호(CLK)의 하강시점(T1)에서 L레벨로부터 H레벨을 향해 변화하고, 상기 하강시점(T1) 이전의 기간은 L레벨로 유지되어 있어 확정기간이 긴 데이터이다. 한편 데이터(Dout2)는 클록신호(CLK)의 상승시점(T0)에서 H레벨로부터 L레벨을 향해 변화하는 것과 함께, 다음의 하강시점(T1)에서 L레벨로부터 H레벨을 향해 변화한다. 따라서 데이터(Dout2)는 하강시점(T1) 이전의 기간에서 L레벨인 기간이 짧은, 즉 확정기간이 짧은 데이터이다. 데이터(Dout1)는 하강시점(T1)에서 L레벨의 전위(VL)로부터 전위상승하여 H레벨 전위(VH)에 도달한다. 이와는 달리 데이터(Dout2)는 상승시점(T0)에서 H레벨 전위(VH)로부터 전위하강하지만 하강시점(T1)에서는 L레벨 전위(VL)에는 도달하지 않고 이 L레벨 전위(VL)보다도 소정의 전위(dV)만큼 높은 전위값에서부터 전위상승한다. 그 결과 확정기간이 긴 데이터(Dout1)는 확정기간이 짧은 데이터(Dout2)에 비해 하강시점(T1)에서 상기 기준값(Vref)에 도달하기까지 긴 기간을 필요로 하여 양 데이터(Dout1, Dout2)간에는 시간차, 즉 스큐(SKt)가 발생한다. 이 스큐(SKt)는 클록신호(CLK)의 주파수가 높아질수록, 또는 데이터가 실리는 버스의 부하가 커질수록 현저해진다. 이상의 설명으로 송신측 드라이버에서의 2가지 데이터(Dout1, Dout2)의 출력 타이밍을 일치시켜도 데이터 확정기간의 장단으로 인한 스큐가 발생하는 것을 알 수 있다.

본 발명의 목적은 신호의 확정기간에 의존하여 발생하는 데이터의 스큐를 유효하게 억제할 수 있는 출력 버퍼회로를 제공하는 데에 있다.

도 1은 본 발명의 실시예의 출력 버퍼회로를 구비하는 신호 송수신 시스템의 전체 구성도.

도 2는 본 발명의 실시예의 출력 버퍼회로의 구성도.

도 3은 도 2에 도시된 출력 버퍼회로에 구비되는 구동능력 제어회로 및 드라이버의 내부 구성도.

도 4는 도 2에 도시된 출력 버퍼회로의 동작을 설명하는 타이밍도.

도 5는 입력신호 확정기간의 장단에 따라 그 입력신호 논리값의 천이기간이 달라지는 모양의 설명도.

* 도면의 주요 부분에 대한 부호의 설명 *

1 : 반도체 집적회로 6 : 버스

10 : 출력 버퍼회로 11: 지연회로(지연수단)

12 : 드라이버(구동수단)

12a: 주 드라이버 12b: 보조 드라이버

14 : 확정기간 검출회로(확정기간 검출수단)

15 : 구동능력 제어회로(구동능력 제어수단)

20 : 제 1 래치회로 21 : 제 2 래치회로

23 : 비교회로 DIN: 입력신호

상기의 목적을 달성하기 위해 본 발명에서는 신호의 확정기간을 검출하고 이 검출된 확정기간의 장단에 따라 버스의 구동능력을 변경하는 것이다.

즉 본 발명에 있어서 스큐 억제 기능을 갖는 출력 버퍼회로는, 입력신호의 논리값에 따라 버스를 구동시키는 구동수단과, 상기 입력신호를 클록신호에 기초하여 입력하고 이 입력신호가 동일한 논리값으로 유지되어 있는 확정기간을 검출하고 그 검출 결과를 나타내는 신호를 출력하는 확정기간 검출수단과, 상기 확정기간 검출수단의 출력신호를 수신하여 상기 확정기간의 장단에 따라 상기 구동수단의 구동능력을 제어하는 구동능력 제어수단을 구비하고 있는 것을 특징으로 한다.

또 본 발명에 있어서, 상기 구동능력 제어수단은 상기 확정기간 검출수단에 의해 검출된 확정기간이 긴 경우에는 확정기간이 짧은 경우보다 구동수단의 구동능력을 높게 제어하는 것을 특징으로 한다.

또한 본 발명에 있어서, 상기 확정기간 검출수단은 상기 클록신호의 신호 도입 시점에서 도입한 상기 입력신호의 논리값을 상기 신호 도입 시점보다 하나 앞의 신호 도입 시점에서 도입한 상기 입력신호의 논리값과 비교함으로써 상기 입력신호의 상기 확정기간을 검출하는 것을 특징으로 한다.

또 본 발명에 있어서, 상기 확정기간 검출수단은 클록신호의 소정의 에지 타이밍마다 동작하는 제 1 및 제 2 래치회로와 비교회로를 가지며, 상기 제 1 래치회로는 상기 입력신호의 논리값을 보유함과 동시에 이 보유한 논리값을 출력하고, 상기 제 2 래치회로는 상기 제 1 래치회로가 출력한 논리값을 보유함과 동시에 이 보유한 논리값을 출력하며, 상기 비교회로는 상기 제 1 및 제 2 래치회로가 출력한 논리값을 서로 비교하여 이 비교결과를 상기 구동능력 제어수단에 출력하는 것을 특징으로 한다.

또한 본 발명은 상기 확정기간 검출수단에 의해 상기 구동능력 제어수단으로 출력되는 신호를 설정시간만큼 지연시키는 지연수단을 가지며, 상기 지연수단이 지연시키는 설정시간은 상기 구동수단의 구동능력을 상기 확정기간 검출수단에 따른 확정기간 검출 후에 상기 입력신호 논리값이 처음으로 변화할 때에 맞추어 변경되도록 설정되는 것을 특징으로 한다.

또 본 발명에 있어서, 상기 구동수단이 구동시키는 버스에는 상호간에서 신호의 송수신을 실행하는 복수개의 반도체 집적회로가 접속되어 있는 것을 특징으로 한다.

이상의 구성에 의해 상기 본 발명에서는 입력신호 확정기간의 장단에 따라 구동수단의 버스 구동능력은 구동능력 제어수단에 의해 변경된다. 따라서, 예를 들면 입력신호의 확정기간이 긴 경우, 즉 그 후에 실행되는 입력신호의 논리값이 천이하는데 긴 기간이 필요한 경우에는 입력신호의 확정기간이 짧은 경우에 비하여 구동수단의 구동능력이 높게 변경되고 이로써 입력신호 논리값이 천이하는데 걸리는 시간은 상기 확정기간이 긴 기간보다도 단축된다. 그 결과 입력신호 확정기간의 장단에 상관없이 항상 입력신호 논리값의 천이기간이 거의 동일한 기간으로 되어 입력신호 확정기간에 따른 데이터의 스큐가 효과적으로 억제되게 된다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.

(실시예）

이하 본 발명의 실시예를 도면에 기초하여 설명하기로 한다.

도 1은 신호 송수신 시스템의 전체적인 개략 구성을 도시한다. 도 1에서 1은 6개의 반도체 집적회로(LSI)이며 이들 반도체 집적회로(1)는 공용하는 복수개(도 1에서는 2개)의 버스(6)에 접속된다. 이들 반도체 집적회로(1)는 상호간에서 신호의 송수신이 실행된다. 소정의 2개의 반도체 집적회로 사이에서 신호의 송수신을 실행하는 경우에는 송신측 반도체 집적회로가 버스(6)의 전위를 구동시키고 수신측 반도체 집적회로는 상기 버스(6)의 전위변화를 검지하여 신호를 수신한다. 송신측의 반도체 집적회로에서는 버스(6)의 용량 및 다른 5개의 반도체 집적회로(1)의 입력 용량을 구동시킬 필요가 있다. 버스(6)의 용량은 접속되는 반도체 집적회로의 개수가 많아질수록, 즉 버스 길이가 길어질수록 커진다.

상기 각 반도체 집적회로(1)는 도 2에 도시한 바와 같이 내부에 신호 송신용 출력 버퍼회로(10)를 구비한다. 이 출력 버퍼회로(10)는 버스(6)의 개수와 같은 수만큼 설치된다. 도 2에서는 1개의 버스(6)에 대한 출력 버퍼회로(10)만을 도시하고 있다. 이 출력 버퍼회로(10)에서 DIN은 입력신호이고, 14는 상기 입력신호(DIN)를 수신하여 이 입력신호(DIN)가 같은 논리값으로 유지되어 있는 확정기간을 검출하는 확정기간 검출회로(확정기간 검출수단)이며, 11은 상기 확정기간 검출회로(14)의 출력신호(SEL1)를 설정시간만큼 지연시키어 지연신호(SEL2)를 출력하는 지연회로(지연수단)이고, 12는 상기 확정기간 검출회로(14)에 포함되는 래치회로(20)(후술)의 출력신호(DL1)를 수신하고 이 신호(DL1)를 상기 버스(6)에 출력시키는 드라이버(구동수단)이다. 또한 15는 상기 확정기간 검출회로(14)에서 검출된 확정기간의 장단에 따라 상기 드라이버(12)의 구동능력을 크고 작게 변경시키는 구동능력 제어회로(구동능력 제어수단)이다.

다음으로 상기 확정기간 검출회로(14)의 내부 구성을 설명하기로 한다. 확정기간 검출회로(14)에서 20 및 21은 각각 D래치로 구성되는 제 1 및 제 2 래치회로이며 이들 래치회로(20, 21)는 모두 클록신호(CLK)에 기초하여 동작하고 이 클록신호(CLK)의 상승 에지를 신호 도입 시점으로 한다. 상기 제 1 래치회로(20)는 상기 입력신호(DIN)의 논리값을 보유함과 동시에 이 보유한 논리값을 출력한다. 따라서 제 1 래치회로(20)의 출력신호(DL1)는 도 4에 도시된 바와 같이 입력신호(DIN)를 클록신호(CLK)의 상승 에지까지 지연시킨 신호로 된다. 또 상기 제 2 래치회로(21)는 상기 제 1 래치회로(20)의 출력신호(DL1)를 보유함과 동시에 이 보유한 논리값을 출력한다. 따라서 제 2 래치회로(21)의 출력신호(DL2)는 도 4에 나타난 바와 같이 제 1 래치회로(20)의 출력신호(DL1)를 클록신호(CLK)의 1주기분 지연시킨 신호로 된다.

상기 확정기간 검출회로(14)는 추가로 비교회로(23)를 구비한다. 이 비교회로(23)는 상기 제 1 및 제 2 래치회로(20, 21)의 출력(DL1, DL2)을 입력하여 이 양 입력을 비교하고, 도 4에서도 알 수 있듯이 이 양 입력의 논리값이 일치할 때는 H레벨의 선택신호(SEL1)를 출력하고, 이 양 입력의 논리값이 일치하지 않을 때는 L레벨의 선택신호(SEL1)를 출력한다. 즉 비교회로(23)는 클록신호(CLK)의 상승 에지(신호 도입 시점)에서의 입력신호(DIN) 논리값(DL1)과 그 상승 에지 하나 앞의 상승 에지에서의 입력신호(DIN) 논리값(DL2)을 비교하여 입력신호(DIN) 논리값이 클록신호(CLK)의 2주기분 연속되는 상태를 검출하고 이 상태를 입력신호(DIN)의 확정기간이 긴 상태로 판단하여 H레벨의 선택신호(SEL1)를 출력한다.

상기 지연회로(11)의 설정시간 즉 선택신호(SEL1)를 지연시키는 기간은 도 4에 나타난 지연 선택신호(SEL2)에서 알 수 있듯이 상기 제 1 래치회로(20) 출력신호(DL1)의 논리값이 연속되는 2주기동안 동일한 값으로 된 경우에 그 다음의 논리값 변화(도 4에 도시하는 타이밍A)가 상기 H레벨의 지연 선택신호(SEL2) 발생기간 내에 포함되도록 본 실시예에서는 클록신호(CLK)의 약 반주기분으로 설정된다.

그 다음으로 상기 드라이버(12) 및 상기 구동능력 제어회로(15)의 내부 구성을 도 3에 기초하여 설명하기로 한다. 도 3에서 드라이버(12)는 내부 구성이 같은 주 드라이버(12a) 및 보조 드라이버(12b)로 구성된다. 주 드라이버(12a)는 상기 제 1 래치회로(20)의 출력신호(DL1)가 반전된 신호를 수신하고 이 반전신호에 따른 출력(DOUT)에 의해 버스(6)를 구동시킨다. 한편 보조 드라이버(12b)는 상기 구동능력 제어회로(15)의 출력(CON1, CON2)을 받아 이 양 신호에 따른 출력(DOUT)에 의해 버스(6)를 구동시킨다.

도 3의 구동능력 제어회로(15)는 NAND회로(15a)와 NOR회로(15b)를 갖는다. 상기 NAND회로(15a)에는 상기 지연회로(11)에서 출력된 지연 선택신호 (SEL2)와 제 1 래치회로(20)에서 출력된 출력신호(DL1)가 입력된다. NAND회로(15a)의 출력(CON1)은 상기 보조 드라이버(12b)의 PMOS 트랜지스터(200)로 출력된다. 또 상기 NOR회로(15b)에는 상기 지연회로(11)로부터의 지연 선택신호(SEL2)를 인버터(15c)에서 반전시킨 신호와 상기 제 1 래치회로(20)의 출력신호(DL1)가 입력된다. NOR회로(15b)의 출력(CON2)은 상기 보조 드라이버(12b)의 NMOS 트랜지스터(210)에 출력된다. 또 구동능력 제어회로(15)에 있어서 인버터(15d)는 제 1 래치회로(20)의 출력신호(DL1)를 반전시키는 것으로서 그 출력은 상기 주 드라이버(12a)로 출력된다.

따라서 상기 드라이버(12)에 있어서 주 드라이버(12a)는 항상 제 1 래치회로(20)의 출력신호(DL1)에 따라 동작한다. 또 보조 드라이버(12b)는 상기 지연회로(11)의 지연 선택신호(SEL2)가 H레벨일 때, 즉 입력신호(DIN)의 논리값이 연속되는 2주기동안 같은 값일 경우(확정기간이 긴 경우)에만 제 1 래치회로(20)의 출력신호(DL1)에 따라 동작하여 버스(6)의 구동능력을 높게 변경시킨다.

또한 드라이버(12)의 구성은 여러가지로 변경할 수 있다. 예를 들어 상기 2개의 드라이버(12a, 12b)를 항상 동작시키고 지연회로(11)의 지연 선택신호(SEL2)가 L레벨일 경우(확정기간이 짧은 경우)에 보조 드라이버(12b)의 동작을 정지시켜 버스(6)의 구동능력을 낮게 제어해도 좋다. 확정기간이 긴 경우와 짧은 경우 어느 것을 기준으로 하는지는 임의이며, 예를 들어 입력신호(DIN)의 천이가 빈번할 때는 확정기간이 ??은 경우를 기준으로 하면 된다. 또한 드라이버(12)의 구동능력 변경폭은 신호(DIN)의 확정기간의 장단으로 인해 발생하는 스큐의 크기에 대응할 수 있도록, 예를 들어 클록신호(CLK)의 주파수나 버스(6)의 부하용량 등에 따라 설정하면 된다.

이상의 구성으로 본 실시예에 있어서는 클록신호(CLK)의 1주기마다 입력신호(DIN)의 논리값이 변하는 경우, 즉 입력신호(DIN)의 확정기간이 짧은 경우에는 확정기간 검출회로(14)가 L레벨의 선택신호(SEL1)를 출력하고 구동능력 제어회로(15)는 그 출력신호(CON1, CON2)에 따라 드라이버(12)의 보조 드라이버(12b)를 정지상태로 제어한다. 따라서 드라이버(12)에서는 주 드라이버(12a)만이 제 1 래치회로(20)의 출력신호(DL1)에 따라 동작하고 구동능력은 통상값으로 된다.

한편 입력신호(DIN)의 논리값이 클록신호(CLK)의 연속하는 2주기동안 동일한 값일 경우, 즉 입력신호(DIN)의 확정기간이 긴 경우에는 확정기간 검출회로(14)가 H레벨의 선택신호(SEL1)를 출력하고 구동능력 제어회로(15)는 그 출력신호(CON1, CON2)에 의해 드라이버(12)의 보조 드라이버(12b)를 동작상태로 제어한다. 그 결과 드라이버(12)의 구동능력은 주 드라이버(12a)의 능력에 보조 드라이버(12b) 능력이 추가된 높은 구동능력으로 변경된다. 따라서 도 4에 도시된 바와 같이 제 1 래치회로(20)의 출력신호(DL1)의 논리값이 2주기동안 같은 값으로 된 후의 변화시(도 4에 나타난 A 및 B)에는 드라이버(12)의 출력(DOUT) 파형이 도 4에 나타난 종래의 출력(DOUT') 파형에 비해 변화의 기울기가 크게 되어 기준값(Vref)에 도달하기까지의 시간(tf1, tr1)(전위하강할 경우에 tf1, 전위상승할 경우에 tr1)이 종래의 출력(DOUT')에서의 동시간(tf2, tr2)보다도 짧아진다. 그 결과 도 4에 도시된 바와 같이 본 실시예에서는 신호(DIN)가 1주기마다 변화하는 경우와, 같은 논리값이 2주기동안 연속하는 경우의 쌍방에서 각각 기준값(Vref)에 도달하기까지의 시간이 동일한 값(tf1, tr1)으로 되어 스큐가 없어지게 된다.

또한 상기 실시예에서는 드라이버(12)의 구동능력을 2단계로 제어했지만 필요에 따라 3단계 이상으로 제어해도 좋음은 물론이다. 예를 들어 신호의 수신측에서 신호가 H인지 L인지 판정할 때의 기준값(Vref)을 복수 소유하는 경우에는 이에 대응하는 단계로 구동능력을 제어한다. 이 경우에는 확정기간 검출회로(14)가 신호(DIN)의 동일 논리값이 몇 주기동안 계속되는지를 검출하여 그 확정기간의 길이에 따른 선택신호를 신호(DIN)의 확정기간으로서 드라이버(12)에 출력한다.

상기 실시예에서는 클록신호(CLK)의 상승 에지를 신호(DIN)의 도입 시점으로 하였으나 본 발명은 이에 한정되지 않고 기타 신호 도입 시점으로서 클록신호(CLK)의 하강 에지만을 사용하거나 또는 클록신호(CLK)의 상승 및 하강 에지 모두를 사용해도 좋음은 물론이다.

이상 설명한 바와 같이 상기 본 발명의 출력 버퍼회로에 의해 구동수단의 버스 구동능력을 입력신호 확정기간의 장단에 따라 변경하도록 한 결과 입력신호 확장기간의 장단에 상관없이 언제나 입력신호 논리값의 천이기간을 거의 동일기간으로 할 수 있으므로 입력신호 확정기간에 따른 데이터의 스큐를 효과적으로 억제할 수 있다.

상술한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 첨부된 특허청구의 범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.

Claims (6)

1. 입력신호의 논리값에 따라 버스를 구동시키는 구동 수단과,

   상기 입력신호를 클록신호에 기초하여 입력하고 이 입력신호가 동일 논리값으로 유지되어 있는 확정기간을 검출하여 그 검출 결과를 나타내는 신호를 출력하는 확정기간 검출수단과,

   상기 확정기간 검출수단으로 출력 신호를 수신하여 상기 확정기간의 장단에 따라 상기 구동수단의 구동능력을 제어하는 구동능력 제어수단을 구비하는 것을 특징으로 하는 스큐 억제 기능을 갖는 출력 버퍼회로.
2. 제 1항에 있어서,

   상기 구동능력 제어수단은,

   상기 확정기간 검출수단에 의해 검출된 확정기간이 긴 경우에는 짧은 경우보다 구동수단의 구동능력을 높게 제어하는 것을 특징으로 하는 스큐 억제 기능을 갖는 출력 버퍼회로.
3. 제 1항에 있어서,

   상기 확정기간 검출수단은,

   상기 클록신호 도입 시점에서 도입한 상기 입력신호의 논리값을 상기 신호 도입 시점보다 하나 앞의 신호 도입 시점에서 도입한 상기 논리값과 비교하고,

   이에 의해 상기 입력신호의 상기 확정기간을 검출하는 것을 특징으로 하는 스큐 억제 기능을 갖는 출력 버퍼회로.
4. 제 3항에 있어서,

   상기 확정기간 검출수단은,

   클록신호의 소정의 에지 타이밍마다 동작하는 제 1 및 제 2 래치회로와 비교회로를 가지며,

   상기 제 1 래치회로는 상기 입력신호의 논리값을 보유함과 동시에 이 보유한 논리값을 출력하고,

   상기 제 2 래치회로는 상기 제 1 래치회로가 출력한 논리값을 보유함과 동시에 이 보유한 논리값을 출력하며,

   상기 비교회로는 상기 제 1 및 제 2 래치회로가 출력한 논리값을 서로 비교하여 이 비교결과를 상기 구동능력 제어수단에 출력하는 것을 특징으로 하는 스큐 억제 기능을 갖는 출력 버퍼회로.
5. 제 1항에 있어서,

   상기 확정기간 검출수단에 의해 상기 구동능력 제어수단으로 출력되는 신호를 설정시간만큼 지연시키는 지연수단을 가지며,

   상기 지연수단이 지연시키는 설정시간은,

   상기 구동수단의 구동능력을 상기 확정기간 검출수단에 따른 확정기간 검출 후에 상기 입력신호 논리값이 처음으로 변화할 때에 맞추어 변경되도록 설정되는 것을 특징으로 하는 스큐 억제 기능을 갖는 출력 버퍼회로.
6. 제 1항에 있어서,

   상기 구동수단이 구동시키는 버스에는,

   상호간에서 신호의 송수신을 실행하는 복수개의 반도체 집적회로가 접속되어 있는 것을 특징으로 하는 스큐 억제 기능을 갖는 출력 버퍼회로.