KR19990061323A - 반도체 패키지 - Google Patents
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Abstract
본 발명에 의한 반도체 패키지는, 단차부를 갖는 가이드 홈이 구비된 다층 구조의 기판과, 상기 기판의 가이드 홈 내에 탑재된 제 1 반도체 칩과, 상기 제 1 반도체 칩 상면의 본딩 패드와 가이드 홈 상면의 랜드 패드를 전기적으로 연결하는 제 1 금속 와이어와, 상기 제 1 반도체 칩 상의 소정 부분에 탑재되며, 상기 제 1 반도체 칩 보다 작은 사이즈를 갖는 제 2 반도체 칩과, 상기 제 2 반도체 칩 상면의 본딩 패드와 상기 가이드 홈 내에 형성된 단차부 상면의 랜드 패드를 전기적으로 연결하는 제 2 금속 와이어와, 상기 제 1 및 제 2 반도체 칩과 상기 제 1 및 제 2 금속 와이어를 외부 환경으로부터 보호하기 위하여, 상기 기판의 가이드 홈 내부에 봉지된 성형 수지 및, 상기 기판 하면의 금속 패드에 부착된 금속 핀으로 이루어져, 하나의 패키지 내에 2개(혹은 그 이상)의 반도체 칩이 실장되는 구조를 가지게 되므로, 기존의 경우에 비해 제품의 소형화를 이룰 수 있게 되어, 고밀도 실장이 가능한 고신뢰성의 반도체 패키지를 구현할 수 있게 된다.
Description
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는 고밀도 실장이 가능하도록 설계된 PGA 구조의 반도체 패키지에 관한 것이다.
전자기기의 경박단소화 추세에 따라 반도체 소자를 기판에 실장하는 패키징(packaging) 기술도 고기능, 고밀도 실장 기술이 요구되고 있다. 이러한 요구에 부응하여 최근에는 기존의 QFP(quad flat package) 기술보다 한걸음 더 발전된 형태로서, 동일 크기의 바디 사이즈에 면격자 상태로 500핀을 배열하더라도 외부 단자의 피치를 1.27mm로 확보할 수 있고, 프린트 기판과의 실장이 용이한 PGA(pin grid array)나 BGA(ball grid array) 패키지 기술이 등장하게 되었다.
이중, 본 발명과 직접적으로 관련되는 PGA 패키지는 주로 인쇄회로기판(printed circuit board:이하, PCB라 한다) 상면의 랜드 패드와 반도체칩을 선연결한 후, 그 위에 성형수지를 봉지하고, PCB 하면의 금속 패드에 핀을 부착(attach)하는 방식으로 제조되는데, 도 1에는 이와 관련된 종래의 PGA 패키지 구조를 도시한 단면도가 제시되어 있다.
도 1을 참조하면, 종래의 PGA 패키지는 크게, PCB 기판(10) 상에 반도체 칩(16)이 탑재되고, 반도체 칩(16) 상면의 각 본딩 패드(미 도시)와 기판(10) 상면에 형성되어 있는 랜드 패드(12)가 금속 와이어(18)에 의해 전기적으로 연결되며, 반도체 칩(16)과 금속 와이어(18)는 성형 수지(예컨대, 에폭시 수지)(20)에 의해 봉지(encapsulation)되고, 기판(10) 상면의 랜드 패드와 일체로 연결된 기판(10) 하면의 금속 패드(14)에는 핀(22)이 솔더링되는 구조로 이루어져 있음을 알 수 있다.
그러나, 상기 구조를 가지도록 PGA 패키지를 제조할 경우에는, 패키지 단품 내에 하나의 반도체 칩(16)만이 탑재되므로, PCB 상에서 패키지 단품이 차지하는 면적을 줄이는데 한계가 있어, 제품의 소형화를 이루기 어려울 뿐 아니라 이로 인해 고밀도 실장에 한계가 따르게 되는 단점이 발생하게 된다.
이에 본 발명의 목적은, PCB 기판의 구조 변경을 통하여, 하나의 패키지 내에 복수개의 반도체 칩이 실장되도록 PGA 패키지를 형성해 주므로써, PCB 상에서 패키지 단품이 차지하는 면적을 줄일 수 있도록 하여, 제품의 소형화와 고밀도 실장이 가능하도록 한 반도체 패키지를 제공함에 있다.
도 1은 종래의 PGA 패키지 구조를 도시한 단면도,
도 2는 본 발명의 제 1 실시예에 의한 PGA 패키지 구조를 도시한 단면도.
도 3은 본 발명의 제 2 실시예에 의한 PGA 패키지 구조를 도시한 단면도,
도 4는 본 발명의 제 3 실시예에 의한 PGA 패키지 구조를 도시한 단면도.
상기 목적을 달성하기 위하여 본 발명의 제 1 실시예에서는, 단차부를 갖는 가이드 홈이 구비된 다층 구조의 기판과, 상기 기판의 가이드 홈 내에 탑재된 제 1 반도체 칩과, 상기 제 1 반도체 칩 상면의 본딩 패드와 가이드 홈 상면의 랜드 패드를 전기적으로 연결하는 제 1 금속 와이어와, 상기 제 1 반도체 칩 상의 소정 부분에 탑재되며, 상기 제 1 반도체 칩 보다 작은 사이즈를 갖는 제 2 반도체 칩과, 상기 제 2 반도체 칩 상면의 본딩 패드와 상기 가이드 홈 내에 형성된 단차부 상면의 랜드 패드를 전기적으로 연결하는 제 2 금속 와이어와, 상기 제 1 및 제 2 반도체 칩과 상기 제 1 및 제 2 금속 와이어를 외부 환경으로부터 보호하기 위하여, 상기 기판의 가이드 홈 내부에 봉지된 성형 수지 및, 상기 기판 하면의 금속 패드에 부착된 금속 핀으로 이루어진 반도체 패키지가 제공된다.
상기 목적을 달성하기 위하여 본 발명의 제 2 실시예에서는, 단차부를 갖는 가이드 홈이 구비된 다층 구조의 기판과, 상기 기판의 가이드 홈 내에 탑재된 제 1 반도체 칩과, 상기 제 1 반도체 칩 상면의 본딩 패드와 가이드 홈 상면의 랜드 패드를 전기적으로 연결하는 제 1 금속 와이어와, 상기 제 1 반도체 칩 상의 소정 부분에 형성된 절연막과, 상기 절연막 상에 탑재된 제 2 반도체 칩과, 상기 제 2 반도체 칩 상면의 본딩 패드와 상기 가이드 홈 내에 형성된 단차부 상면의 랜드 패드를 전기적으로 연결하는 제 2 금속 와이어와, 상기 제 1 및 제 2 반도체 칩과 상기 제 1 및 제 2 금속 와이어를 외부 환경으로부터 보호하기 위하여, 상기 기판의 가이드 홈 내부에 봉지된 성형 수지 및, 상기 기판 하면의 금속 패드에 부착된 금속 핀으로 이루어진 반도체 패키지가 제공된다.
상기 목적을 달성하기 위하여 본 발명의 제 3 실시예에서는, 단차부를 갖는 가이드 홈이 구비된 다층 구조의 기판과, 상기 기판의 가이드 홈 내에 탑재된 제 1 반도체 칩과, 상기 제 1 반도체 칩 상면의 본딩 패드와 가이드 홈 상면의 랜드 패드를 전기적으로 연결하는 제 1 금속 와이어와, 상기 제 1 반도체 칩과 상기 제 1 금속 와이어를 외부 환경으로부터 보호하기 위하여, 상기 기판의 가이드 홈 내부 소정 부분에 봉지된 제 1 성형 수지와, 상기 제 1 성형 수지 상의 소정 부분에 탑재된 제 2 반도체 칩과, 상기 제 2 반도체 칩 상면의 본딩 패드와 상기 가이드 홈 내에 형성된 단차부 상면의 랜드 패드를 전기적으로 연결하는 제 2 금속 와이어와, 상기 제 2 반도체 칩과 제 2 금속 와이어를 외부 환경으로부터 보호하기 위하여, 상기 기판의 가이드 홈 내부에 봉지된 제 2 성형 수지 및, 상기 기판 하면의 금속 패드에 부착된 금속 핀으로 이루어진 반도체 패키지가 제공된다.
상기 구조를 가지도록 반도체 패키지를 제조한 결과, 하나의 패키지 내에 2개의 반도체 칩이 실장되므로, 기존의 경우에 비해 제품의 소형화를 이룰 수 있게 되어, 반도체 패키지의 고밀도 실장이 가능하게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
본 발명은 PCB 기판의 구조 변경을 통하여, 하나의 패키지 내에 복수개의 반도체 칩(예컨대, 2개)이 실장되도록 PGA 패키지를 제조해 주므로써, 고밀도 실장이 가능한 반도체 패키지를 구현할 수 있도록 하는데 주안점을 둔 기술로서, 이를 도 2 내지 도 4에 도시된 도면을 참조하여 살펴보면 다음과 같다.
여기서, 도 2는 본 발명의 제 1 실시예에 의한 PGA 패키지 구조를 도시한 단면도를 나타내고, 도 3은 본 발명의 제 2 실시예에 의한 PGA 패키지 구조를 도시한 단면도를 나타내며, 도 4는 본 발명의 제 3 실시예에 의한 PGA 패키지 구조를 도시한 단면도를 나타낸다.
먼저, 도 2에 제시된 단면도를 참조하여 제 1 실시예를 살펴본다. 상기 실시예에서 제시된 PGA 패키지는 서로 다른 기능을 보유한 서로 다른 사이즈의 반도체 칩이 PCB 기판 상에 복수개(예컨대, 2개) 적층된 경우로서, 도 2를 참조하면, 본 발명의 제 1 실시예에서 제시된 PGA 패키지는 크게 다음과 같은 구조로 이루어져 있음을 알 수 있다.
중앙부에, 단차부(Ⅰ)를 갖는 가이드 홈이 구비된 다층 구조의 기판(예컨대, PCB)(100)이 준비되어 있고, 상기 기판(100)의 가이드 홈 내에는 제 1 반도체 칩(106a)이 탑재되어 있으며, 제 1 반도체 칩(106a) 상면의 각 본딩 패드(미 도시)와 가이드 홈 상면의 각 랜드 패드(102)는 제 1 금속 와이어(108a)에 의해 서로 전기적으로 연결되어 있고, 제 1 반도체 칩(106a) 상의 소정 부분(예컨대, 본딩 패드가 형성되어 있지 않은 칩의 중앙부)에는 제 1 반도체 칩(106a)에 비해 상대적으로 작은 사이즈를 갖는 고집적화된 제 2 반도체 칩(106b)이 탑재되어 있으며, 제 2 반도체 칩(106b) 상면의 각 본딩 패드(미 도시)와 가이드 홈 내에 형성된 단차부(Ⅰ) 상면의 각 랜드 패드(102)는 제 2 금속 와이어(108b)에 의해 서로 전기적으로 연결되어 있고, 이들 제 1 및 제 2 반도체 칩(106a),(106b)과 제 1 및 제 2 금속 와이어(108a),(108b)는 가이드 홈 내에서 성형 수지(110)에 의해 봉지되어 있으며, 랜드 패드(102)와 일체로 연결된 기판(100) 하면의 금속 패드(104)에는 금속 핀(112)이 부착되어 있다.
따라서, 상기 구조의 PGA 패키지는 다음의 제 5 단계 공정을 거쳐 제조된다. 제 1 단계로서, 먼저 단차부(Ⅰ)를 갖는 가이드 홈이 구비된 다층 구조의 기판(예컨대 PCB)(100)을 준비하고, 상기 기판(100)의 가이드 홈 내에 제 1 반도체 칩(106a)을 탑재시킨다.
제 2 단계로서, 제 1 금속 와이어(108a)를 이용하여 제 1 반도체 칩(106a)의 각 본딩 패드(미 도시)와 가이드 홈 상면에 형성되어 있는 각 랜드 패드(102)가 서로 일대일 대응하여 전기적으로 연결되도록 와이어 본딩을 실시한다.
제 3 단계로서, 제 1 반도체 칩(106a) 상의 소정 부분(예컨대, 본딩 패드가 형성되어 있지 않은 칩의 중앙부)에, 제 1 반도체 칩(106a)과는 다른 기능을 수행하는 제 1 칩(106a)보다 작은 사이즈의 제 2 반도체 칩(106b)을 탑재시킨다.
제 4 단계로서, 제 2 금속 와이어(108b) 이용하여 제 2 반도체 칩(106b)의 각 본딩 패드(미 도시)와 가이드 홈 내의 단차부(Ⅰ) 상면에 형성되어 있는 각 랜드 패드(102)가 서로 일대일 대응하여 전기적으로 연결되도록 와이어 본딩을 실시한다.
제 5 단계로서, 제 1 및 제 2 반도체 칩(106a),(106b)과 제 1 및 제 2 금속 와이어(108a),(108b)를 외부 환경으로부터 보호하기 위하여, 이들이 형성되어 있는 가이드 홈 내부를 성형 수지(예컨대, 에폭시 수지)(110)로 봉지해 준 다음, 기판(100) 하면의 금속 패드(104)에 금속 핀(112)을 부착해 주므로써, PGA 패키지 제조를 완료한다.
이때, 상기 금속 패드(104)가 형성되어 있는 기판(100) 하면의 표면 노출 영역에는 절연 레지스트(미 도시)가 도포되어져 있는데, 이 절연 레지스트는 다층 구조의 기판 제조시 미리 도포되어진 상태로 제공된다.
이러한 구조를 가지도록 PGA 패키지를 제조해 준 것은, 하나의 패키지 내에 서로 다른 기능을 수행하는 반도체 칩을 복수개 실장하여, PCB 상에서 패키지 단품이 차지하는 면적을 줄일 수 있도록 하므로써, 패키지의 고밀도 실장이 가능하도록 하기 위함이다.
다음으로, 도 3에 제시된 단면도를 참조하여 본 발명의 제 2 실시예를 살펴본다. 상기 실시예에서 제시된 PGA 패키지는 서로 동일한 기능을 보유한 동일 사이즈의 반도체 칩이 PCB 기판 상에 복수개(예컨대, 2개) 적층된 경우로서, 도 3을 참조하면, 본 발명의 제 2 실시예에서 제시된 PGA 패키지는 크게 다음과 같은 구조로 이루어져 있음을 알 수 있다.
중앙부에, 단차부(Ⅰ)를 갖는 가이드 홈이 구비된 다층 구조의 기판(예컨대, PCB)(200)이 준비되어 있고, 상기 기판(200)의 가이드 홈 내에는 제 1 반도체 칩(206a)이 탑재되어 있으며, 제 1 반도체 칩(206a) 상면의 각 본딩 패드(미 도시)와 가이드 홈 상면의 각 랜드 패드(202)는 제 1 금속 와이어(210a)에 의해 서로 전기적으로 연결되어 있고, 제 1 반도체 칩(206a) 상의 소정 부분(예컨대, 본딩 패드가 형성되어 있지 않은 칩의 중앙부)에는 소정 두께의 절연막(208)이 형성되어 있으며, 절연막(208) 상에는 제 1 반도체 칩(206a)과 동일한 사이즈의 제 2 반도체 칩(206b)이 탑재되어 있고, 제 2 반도체 칩(206b) 상면의 각 본딩 패드(미 도시)와 가이드 홈 내에 형성된 단차부(Ⅰ) 상면의 각 랜드 패드(202)는 제 2 금속 와이어(210b)에 의해 서로 전기적으로 연결되어 있으며, 이들 제 1 및 제 2 반도체 칩(206a),(206b)과 제 1 및 제 2 금속 와이어(210a),(210b)는 가이드 홈 내에서 성형 수지(212)에 의해 봉지되어 있으며, 랜드 패드(202)와 일체로 연결된 기판(200) 하면의 금속 패드(204)에는 금속 핀(214)이 부착되어 있다.
이때, 상기 제 1 반도체 칩(206a)과 제 2 반도체 칩(206b) 사이에 형성된 절연막(208)은 제 1 반도체 칩(206a) 상면의 본딩 패드와 연결된 제 1 금속 와이어(210a)와 제 2 반도체 칩(206b) 하면의 에지면이 서로 접촉되지 않을 정도의 두께로 형성되는데, 이는 제 1 금속 와이어(210a)와 제 2 반도체 칩(206b)의 에지면이 접촉될 경우 야기되는 쇼트 현상을 방지하기 위함이다.
따라서, 상기 구조의 PGA 패키지는 다음의 제 5 단계 공정을 거쳐 제조된다. 제 1 단계로서, 먼저 단차부(Ⅰ)를 갖는 가이드 홈이 구비된 다층 구조의 기판(예컨대 PCB)(200)을 준비하고, 상기 기판(200)의 가이드 홈 내에 제 1 반도체 칩(206a)을 탑재시킨다.
제 2 단계로서, 제 1 금속 와이어(210a)를 이용하여 제 1 반도체 칩(206a)의 각 본딩 패드(미 도시)와 가이드 홈 상면에 형성되어 있는 각 랜드 패드(202)가 서로 전기적으로 연결되도록 와이어 본딩을 실시한다.
제 3 단계로서, 제 1 반도체 칩(206a) 상의 소정 부분(예컨대, 본딩 패드가 형성되어 있지 않은 칩의 중앙부)에 절연막(208)을 형성하고, 그 위에 상기 제 1 반도체 칩(206a)과 동일한 기능을 수행하는 제 2 반도체 칩(206b)을 탑재시킨다.
이와 같이, 제 1 반도체 칩(206a)과 제 2 반도체 칩(206b) 사이에 소정 두께의 절연막(208)을 형성해 준 것은, 기 언급된 바와 같이 서로 동일한 사이즈의 반도체 칩 실장시 야기될 수 있는 제 1 금속 와이어(210a)와 제 2 반도체 칩(206b) 에지면 간의 접촉 현상을 방지하기 위함이다.
제 4 단계로서, 제 2 금속 와이어(210b) 이용하여 제 2 반도체 칩(206b)의 각 본딩 패드(미 도시)와 가이드 홈 내의 단차부(Ⅰ) 상면에 형성되어 있는 각 랜드 패드(202)가 서로 전기적으로 연결되도록 와이어 본딩을 실시한다.
제 5 단계로서, 제 1 및 제 2 반도체 칩(206a),(206b)과 제 1 및 제 2 금속 와이어(210a),(210b)를 외부 환경으로부터 보호하기 위하여, 이들이 형성되어져 있는 가이드 홈 내부를 성형 수지(예컨대, 에폭시 수지)(212)를 이용하여 봉지해 준 다음, 기판(200) 하면의 금속 패드(204)에 금속 핀(204)을 부착해 주므로써, PGA 패키지 제조를 완료한다.
이 경우 역시, PCB 상에서 패키지 단품이 차지하는 면적을 줄일 수 있게 되므로 패키지의 고밀도 실장이 가능하게 된다.
계속해서, 도 4에 제시된 단면도를 참조하여 제 3 실시예를 살펴본다. 상기 실시예에서 제시된 PGA 패키지는 서로 같은 기능을 갖는 동일 사이즈의 반도체 칩이 PCB 기판 상에 복수개(예컨대, 2개) 적층된 구조를 갖는다는 점에서는 제 2 실시예와 동일하나, 제 1 반도체 칩(306a)과 제 2 반도체 칩(306b)이 성형 수지에 의해 절연되는 구조를 갖는다는 점에서 제 2 실시예와 차별화되는 기술로서, 도 3를 참조하면, 본 발명의 제 3 실시예에서 제시된 PGA 패키지는 크게 다음과 같은 구조로 이루어져 있음을 알 수 있다.
중앙부에, 단차부(Ⅰ)를 갖는 가이드 홈이 구비된 다층 구조의 기판(예컨대, PCB)(300)이 준비되어 있고, 상기 기판(300)의 가이드 홈 내에는 제 1 반도체 칩(306a)이 탑재되어 있으며, 제 1 반도체 칩(306a) 상면의 각 본딩 패드(미 도시)와 가이드 홈 상면의 각 랜드 패드(302)는 제 1 금속 와이어(308a)에 의해 서로 전기적으로 연결되어 있고, 제 1 반도체 칩(306a)과 제 1 금속 와이어(308a)는 가이드 홈 내에서 제 1 성형 수지(310a)에 의해 봉지되어 있으며, 제 1 성형 수지(310a) 상의 소정 부분에는 제 1 반도체 칩(306a)과 동일한 사이즈의 제 2 반도체 칩(306b)이 탑재되어 있고, 제 2 반도체 칩(306b) 상면의 각 본딩 패드(미 도시)와 가이드 홈 내에 형성된 단차부(Ⅰ) 상면의 각 랜드 패드(302)는 제 2 금속 와이어(308b)에 의해 서로 전기적으로 연결되어 있으며, 이들 제 2 반도체 칩(306b)과 제 2 금속 와이어(308b)는 가이드 홈 내에서 제 2 성형 수지(310b)에 의해 봉지되어 있고, 랜드 패드(302)와 일체로 연결된 기판(300) 하면의 금속 패드(304)에는 금속 핀(312)이 부착되어 있다.
따라서, 상기 구조의 PGA 패키지는 다음의 제 5 단계 공정을 거쳐 제조된다. 제 1 단계로서, 단차부(Ⅰ)를 갖는 가이드 홈이 구비된 다층 구조의 기판(예컨대 PCB)(300)을 준비하고, 상기 기판(300)의 가이드 홈 내에 제 1 반도체 칩(306a)을 탑재시킨다.
제 2 단계로서, 제 1 금속 와이어(308a)를 이용하여 제 1 반도체 칩(306a)의 각 본딩 패드(미 도시)와 가이드 홈 상면에 형성되어 있는 각 랜드 패드(302)가 서로 일대일 대응하여 전기적으로 연결되도록 와이어 본딩을 실시한다.
제 3 단계로서, 제 1 반도체 칩(306a)과 제 1 금속 와이어(308a)를 외부 환경으로부터 보호하기 위하여, 이들이 형성되어 있는 가이드 홈 내부 소정 부분을 제 1 성형 수지(예컨대, 에폭시 수지)(310a)로 봉지한 다음, 그 위의 소정 부분에 제 1 반도체 칩(306a)과 동일한 기능을 수행하는 제 2 반도체 칩(306b)을 탑재시킨다.
제 4 단계로서, 제 2 금속 와이어(308b) 이용하여 제 2 반도체 칩(306b)의 각 본딩 패드(미 도시)와 가이드 홈 내의 단차부(Ⅰ) 상면에 형성되어 있는 각 랜드 패드(302)가 서로 일대일 대응하여 전기적으로 연결되도록 와이어 본딩을 실시한다.
제 5 단계로서, 제 2 반도체 칩(306b)과 제 2 금속 와이어(308b)를 외부 환경으로부터 보호하기 위하여, 이들이 형성되어 있는 가이드 홈 내부를 제 2 성형 수지(예컨대, 에폭시 수지)(310b)를 이용하여 이들을 봉지해 준 다음, 기판(300) 하면의 금속 패드(304)에 금속 핀(312)을 부착해 주므로써, PGA 패키지 제조를 완료한다.
이러한 구조를 가지도록 PGA 패키지를 제조할 경우, 공정 진행상의 어려움없이도 하나의 패키지 내에 반도체 칩을 복수개 실장할 수 있게 되므로, PCB 상에서 패키지 단품이 차지하는 면적을 줄일 수 있게 되어, 고밀도 실장이 가능하게 된다.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상내에서 당 분야의 통상의 지식으로 그 변형이나 개량이 가능함은 물론이다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 하나의 패키지 내에 2개의 반도체 칩이 실장되므로, 기존의 경우에 비해 제품의 소형화를 이룰 수 있게 되어, 고밀도 실장이 가능한 고신뢰성의 반도체 패키지를 구현할 수 있게 된다.
Claims (3)
- 단차부를 갖는 가이드 홈이 구비된 다층 구조의 기판과,상기 기판의 가이드 홈 내에 탑재된 제 1 반도체 칩과,상기 제 1 반도체 칩 상면의 본딩 패드와 가이드 홈 상면의 랜드 패드를 전기적으로 연결하는 제 1 금속 와이어와,상기 제 1 반도체 칩 상의 소정 부분에 탑재되며, 상기 제 1 반도체 칩 보다 작은 사이즈를 갖는 제 2 반도체 칩과,상기 제 2 반도체 칩 상면의 본딩 패드와 상기 가이드 홈 내에 형성된 단차부 상면의 랜드 패드를 전기적으로 연결하는 제 2 금속 와이어와,상기 제 1 및 제 2 반도체 칩과 상기 제 1 및 제 2 금속 와이어를 외부 환경으로부터 보호하기 위하여, 상기 기판의 가이드 홈 내부에 봉지된 성형 수지 및, 상기 기판 하면의 금속 패드에 부착된 금속 핀으로 이루어진 것을 특징으로 하는 반도체 패키지.
- 중앙에, 단차부를 갖는 가이드 홈이 구비된 다층 구조의 기판과,상기 기판의 가이드 홈 내에 탑재된 제 1 반도체 칩과,상기 제 1 반도체 칩 상면의 본딩 패드와 가이드 홈 상면의 랜드 패드를 전기적으로 연결하는 제 1 금속 와이어와,상기 제 1 반도체 칩 상의 소정 부분에 형성된 절연막과,상기 절연막 상에 탑재된 제 2 반도체 칩과,상기 제 2 반도체 칩 상면의 본딩 패드와 상기 가이드 홈 내에 형성된 단차부 상면의 랜드 패드를 전기적으로 연결하는 제 2 금속 와이어와,상기 제 1 및 제 2 반도체 칩과 제 1 및 제 2 금속 와이어를 봉지한 성형 수지 및,상기 기판 하면의 금속 패드에 부착된 금속 핀으로 이루어진 것을 특징으로 하는 반도체 패키지.
- 단차부를 갖는 가이드 홈이 구비된 다층 구조의 기판과,상기 기판의 가이드 홈 내에 탑재된 제 1 반도체 칩과,상기 제 1 반도체 칩 상면의 본딩 패드와 가이드 홈 상면의 랜드 패드를 전기적으로 연결하는 제 1 금속 와이어와,상기 제 1 반도체 칩과 상기 제 1 금속 와이어를 외부 환경으로부터 보호하기 위하여, 상기 기판의 가이드 홈 내부 소정 부분에 봉지된 제 1 성형 수지와,상기 제 1 성형 수지 상의 소정 부분에 탑재된 제 2 반도체 칩과,상기 제 2 반도체 칩 상면의 본딩 패드와 상기 가이드 홈 내에 형성된 단차부 상면의 랜드 패드를 전기적으로 연결하는 제 2 금속 와이어와,상기 제 2 반도체 칩과 제 2 금속 와이어를 외부 환경으로부터 보호하기 위하여, 상기 기판의 가이드 홈 내부에 봉지된 제 2 성형 수지 및,상기 기판 하면의 금속 패드에 부착된 금속 핀으로 이루어진 것을 특징으로 하는 반도체 패키지.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970081581A KR19990061323A (ko) | 1997-12-31 | 1997-12-31 | 반도체 패키지 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970081581A KR19990061323A (ko) | 1997-12-31 | 1997-12-31 | 반도체 패키지 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990061323A true KR19990061323A (ko) | 1999-07-26 |
Family
ID=66181838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970081581A KR19990061323A (ko) | 1997-12-31 | 1997-12-31 | 반도체 패키지 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990061323A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000063735A (ko) * | 2000-08-01 | 2000-11-06 | 홍영희 | 밀집도가 높은 패드 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5731166A (en) * | 1980-07-31 | 1982-02-19 | Fujitsu Ltd | Semiconductor device |
| JPS61113252A (ja) * | 1984-11-08 | 1986-05-31 | Fujitsu Ltd | 半導体装置 |
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| JPH07307412A (ja) * | 1994-05-10 | 1995-11-21 | Sumitomo Metal Ind Ltd | バイパス用コンデンサ搭載積層パッケージ |
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-
1997
- 1997-12-31 KR KR1019970081581A patent/KR19990061323A/ko not_active Application Discontinuation
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