KR19990057106A - 모스펫 및 그 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title abstract description 9
- 239000000463 material Substances 0.000 claims abstract description 18
- 239000012535 impurity Substances 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 238000005530 etching Methods 0.000 claims description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 238000000034 method Methods 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 abstract description 2
- 230000005669 field effect Effects 0.000 abstract 1
- 229910044991 metal oxide Inorganic materials 0.000 abstract 1
- 150000004706 metal oxides Chemical class 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 5
- 230000007423 decrease Effects 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
- H10D64/518—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their lengths or sectional shapes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
- H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
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- Manufacturing & Machinery (AREA)
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Abstract
고주파 특성을 갖는 모스펫(metal oxide semiconductor field effect transistor; MOSFET) 및 그 제조방법에 관한 것으로, p형 기판내의 소정영역에 n형 웰을 형성하고, n형 웰 양측의 기판 표면에 필드 산화막을 형성한다. 그리고, 필드 산화막을 포함한 전면에 게이트 절연막, 식각율이 서로 다른 제 1, 제 2게이트 물질을 순차적으로 형성한 다음, 이들을 패터닝하여 n형 웰 표면에 상부면은 넓고 하부면은 좁은 T자형태의 게이트 전극을 형성한다. 이어, 소오스/드레인 불순물영역 형성하고, 그 소오스/드레인 불순물영역에 콘택되도록 소오스/드레인 전극을 형성함으로써,
Description
본 발명은 반도체 소자에 관한 것으로, 특히 고주파 특성을 갖는 모스펫(metal oxide semiconductor field effect transistor; MOSFET) 및 그 제조방법에 관한 것이다.
도 1은 일반적인 모스펫을 보여주는 구조단면도로서, 도 1에 도시된 바와 같이, 실리콘 기판(1)내에 전류가 흐르는 웰(well)(2)을 형성시키고, 그 웰(2) 영역위에 외부와 연결되는 전극인 소오스 전극(3)과 드레인 전극(4)을 형성한다.
그리고, 소오스 전극(3)과 드레인 전극(4) 사이에 흐르는 전류를 조절하는 게이트 전극(5)을 형성한다.
이와 같이 구성되는 모스펫이 N 타입일 경우, 그 동작은 다음과 같다.
드레인 전극(4)과 소오스 전극(3) 사이에 +전압이 인가되면 게이트 전극(5)의 조건에 따라 드레인 전극(4)과 소오스 전극(3) 사이의 전류가 조절된다.
즉, 게이트 전극(5)에 전압이 0이면, 드레인 전극(4)과 웰(2), 소오스 전극(3)과 웰(2) 사이에 역방향의 P-N 접합이 형성되어 서로 절연이 되므로 드레인 전극(4)과 소오스 전극(3) 사이에 전류가 흐르지 않는다.
그리고, 게이트 전극(5)에 전압이 +로 증가하면, 게이트 전극(5)의 하부영역에는 정전기적 인력에 의하여 전자가 끌려 모이게 된다.
이렇게 모인 전자가 많아지면 드레인 전극(4)과 소오스 전극(3) 사이에는 전도 경로가 형성되어 전류가 흐르게 된다.
그러나, 게이트 전극(5)에 인가되는 전압이 직류(DC)가 아닌 교류(AC)인 경우에는 주파수가 높아짐에 따라 드레인 전극(4)과 소오스 전극(3) 사이에 형성되던 전류 통로가 직류를 게이트 전극(5)에 인가할 때의 전류 통로보다 더 작아지게 된다.
이로 인하여 모스펫 소자가 갖는 전력 증폭 특성이 줄어들게 된다.
이러한 고주파 특성은 소자의 형태에 따라 그 특성이 바뀌게 되므로 이런 특성을 개선시키기 위해서는 최적의 구조를 갖는 소자가 필요하게 되었다.
일반적인 모스펫에 있어서는 다음과 같은 문제점이 있었다.
일반적인 모스펫의 구조에서는 주파수가 높아짐에 따라 소자의 전력 증폭 특성이 줄어들어 소자의 전기적 특성이 좋지 않다.
본 발명은 이와 같은 문제를 해결하기 위한 것으로 고주파 특성을 향상시키는 모스펫 및 그 제조방법을 제공하는데 그 목적이 있다.
도 1은 일반적인 모스펫을 보여주는 구조단면도
도 2는 본 발명에 따른 모스펫의 게이트를 보여주는 구조단면도
도 3a 내지 3d는 본 발명에 따른 모스펫의 제조공정을 보여주는 공정단면도
<도면의 주요부분에 대한 부호의 설명>
11 : 기판 12 : 웰
13 : 필드 산화막 14 : 게이트 절연막
15a : 제 1게이트 물질 15b : 제 2게이트 물질
15 : 게이트 전극 16 : 측벽
17 : 소오스 불순물영역 18 : 드레인 불순물영역
19 : 층간절연막 20 : 소오스 전극
21 : 드레인 전극
본 발명에 따른 모스펫의 주요특징은 식각율이 서로 다른 제 1게이트 물질과 제 2게이트 물질을 순차적으로 형성하고 패터닝하여 상부면은 넓고 하부면은 좁은 게이트 전극을 형성하는데 있다.
본 발명에 따른 모스펫 제조방법의 특징은 제 1도전형 기판내의 소정영역에 제 2도전형 웰을 형성하는 스텝과, 제 2도전형 웰 양측의 기판 표면에 필드 산화막을 형성하는 스텝과, 필드 산화막중 게이트가 형성되는 부위에서 필드산화막을 제거한 뒤 게이트 절연막을 형성하고 게이트 절연막 위에 식각율이 서로 다른 제 1게이트 물질과 제 2게이트 물질을 순차적으로 형성하는 스텝과, 게이트 절연막, 제 1, 제 2게이트 물질을 패터닝하여 제 2도전형 웰 표면에 상부면은 넓고 하부면은 좁은 게이트 전극을 형성하는 스텝과, 게이트 전극 양측의 제 2도전형 웰 표면내에 제 1도전형 소오스/드레인 불순물영역을 형성하는 스텝과, 제 1도전형 소오스/드레인 불순물영역에 콘택되도록 소오스/드레인 전극을 형성하는 스텝으로 이루어지는데 있다.
상기와 같은 특징을 갖는 본 발명에 따른 모스펫 및 그 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
먼저, 본 발명의 개념은 기존의 모스펫처럼 게이트 전극 물질로 실리콘물질 한가지만 사용하지 않고, 비정질실리콘과 폴리실리콘 두 종류의 물질을 구성시켜 두 물질간의 식각정도 차이를 이용하여 게이트 전극 모양을 T자 형태로 만듦으로써 소자의 고주파 전기적 특성을 개선시키는데 있다.
즉, 도 2에 도시된 바와 같이, 본 발명에서는 게이트 전극을 T자 형태로 하여 고주파 특성을 향상시켰다.
이처럼 상부면이 넓고 하부면이 좁은 T자 형태의 게이트 전극이 고주파 특성을 향상시키는 이유는 다음과 같다.
먼저, 모스펫의 고주파 특성을 평가하는 항목으로서, 모스펫의 고주파 특성을 나타내는 변수는 전류 이득이 1이 되는 차단 주파수(cutoff frequency : fT)와 전력 이득이 1이 되는 최대 공진 주파수(maximum oscillation frequency : fMAX)가 있다.
이들 항목은 모스펫으로 입력신호에 대한 출력이 증폭되어 나올 수 있는 최대 동작 주파수를 의미한다.
모스펫의 fT, fMAX를 결정하는 소자의 변수로는 아래 수학식 1과 같이 표현 될 수 있다.
[수학식 1]
fT = gm/2p(Cgs + Cgd)
여기서, gm은 컨덕턴스(conductance)이고 Cgs와 Cgd는 오버레이 커패시턴스(overlay capacitance)이다.
[수학식 2]
fMAX = fT/2{Rgw(gds* + 2pfTCgd*) + gds(Ri + Rs)}1/2
여기서, 게이트 저항 Rg = Rw/(n2Lg)이고, W은 게이트 총길이이며, n은 게이트 핑거수이고, R은 게이트 면저항이다.
상기 수학식 1에서 보듯, fT는 게이트 길이가 줄어들면, gm이 증가하고 Cgd가 감소하여 그 값이 점차적으로 증가함을 알 수 있다.
그리고, fMAX는 게이트 형태를 변화시켜 Rg를 감소시키는 방향으로 조정함으로써, 점차적으로 증가하는 값을 얻을 수 있다.
이와 같이 본 발명에서는 도 2에 도시된 바와 같이 실제적으로 동작하는 게이트 길이는 작아지면서 단면적에 있어서는 면적이 커져 게이트 단위길이 저항값이 줄어든다.
또한, 소자가 동작하는 액티브 영역에서 소오스/드레인 영역과 게이트 전극과 겹치는 부분이 적어져 (Cgs + Cgd)값들이 작아지므로 소자의 고주파 특성이 향상된다.
이와 같은 모스펫의 제조공정은 도 3a 내지 3d와 같다.
먼저, 도 3a에 도시된 바와 같이, p형 기판(11)내의 소정영역에 n형 웰(12)을 형성하고, 도 3b에 도시된 바와 같이, n형 웰(12) 양측의 기판(11) 표면에 필드 산화막(13)을 형성한다.
그리고, 필드 산화막(13)을 포함한 전면에 게이트 절연막(14)을 형성하고, 게이트 절연막(14) 위에 식각율이 서로 다른 제 1게이트 물질(15a)과 제 2게이트 물질(15b)을 순차적으로 형성한다.
이어, 도 3c에 도시된 바와 같이, 포토리소그래피(photolithography) 공정을 이용하여 게이트 절연막(14), 제 1, 제 2게이트 물질(15a, 15b)을 패터닝하여 웰(12) 표면에 상부면은 넓고 하부면은 좁은 T자 형태의 게이트 전극(15)을 형성한다.
그리고, 도 3d에 도시한 바와 같이, LDD(Lightly Doped Drain) 구조를 갖도록 게이트 전극(15) 측면에 측벽(16)을 형성하고, 게이트 전극(15) 양측의 웰(12) 표면내에 소오스/드레인 불순물영역(17, 18)을 형성한다.
그리고, 전면에 층간절연막(19)을 형성하고, 소오스/드레인 불순물영역(17, 18)에 각각 콘택되도록 소오스/드레인 전극(20, 21)을 형성하여 모스펫을 완성한다.
본 발명에 따른 모스펫 및 그 제조방법에 있어서는 다음과 같은 효과가 있다.
게이트 전극 물질로 비정질실리콘과 폴리실리콘 두 종류의 물질을 구성시켜 두 물질간의 식각정도 차이를 이용하여 게이트-전극 모양을 T자 형태로 만듦으로써 소자의 고주파 전기적 특성을 향상시킨다.
Claims (3)
- 제 1도전형 기판내의 소정영역에 제 2도전형 웰을 형성하는 스텝;상기 제 2도전형 웰 양측의 기판 표면에 필드 산화막을 형성하는 스텝;상기 필드 산화막을 포함한 전면에 게이트 절연막을 형성하고, 게이트 절연막 위에 식각율이 서로 다른 제 1게이트 물질과 제 2게이트 물질을 순차적으로 형성하는 스텝;상기 게이트 절연막, 제 1, 제 2게이트 물질을 패터닝하여 제 2도전형 웰 표면에 상부면은 넓고 하부면은 좁은 게이트 전극을 형성하는 스텝;상기 게이트 전극 양측의 제 2도전형 웰 표면내에 제 1도전형 소오스/드레인 불순물영역을 형성하는 스텝;상기 제 1도전형 소오스/드레인 불순물영역에 콘택되도록 소오스/드레인 전극을 형성하는 스텝으로 이루어짐을 특징으로 하는 모스펫 제조방법.
- 제 1항에 있어서, 상기 제 1게이트 물질은 비정질 실리콘이고, 상기 제 2게이트 물질은 폴리실리콘임을 특징으로 하는 모스펫 제조방법.
- 기판상의 소정영역에 형성되고, 상부면은 넓고 하부면은 좁은 형태를 갖는 게이트 전극;상기 게이트 전극 양측의 기판내에 형성되는 불순물 영역들;상기 각 불순물 영역에 콘택되어 형성되는 소오스 전극 및 드레인 전극으로 구성됨을 특징으로 하는 모스펫.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970077147A KR19990057106A (ko) | 1997-12-29 | 1997-12-29 | 모스펫 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970077147A KR19990057106A (ko) | 1997-12-29 | 1997-12-29 | 모스펫 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990057106A true KR19990057106A (ko) | 1999-07-15 |
Family
ID=66172677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970077147A KR19990057106A (ko) | 1997-12-29 | 1997-12-29 | 모스펫 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990057106A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040011016A (ko) * | 2002-07-26 | 2004-02-05 | 동부전자 주식회사 | 알에프 반도체소자 제조방법 |
| KR100840663B1 (ko) * | 2006-10-11 | 2008-06-24 | 동부일렉트로닉스 주식회사 | 알에프 반도체 소자 및 그 제조 방법 |
-
1997
- 1997-12-29 KR KR1019970077147A patent/KR19990057106A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040011016A (ko) * | 2002-07-26 | 2004-02-05 | 동부전자 주식회사 | 알에프 반도체소자 제조방법 |
| KR100840663B1 (ko) * | 2006-10-11 | 2008-06-24 | 동부일렉트로닉스 주식회사 | 알에프 반도체 소자 및 그 제조 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19971229 |
|
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 19971229 Comment text: Request for Examination of Application |
|
| PG1501 | Laying open of application | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
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|
| E601 | Decision to refuse application | ||
| PE0601 | Decision on rejection of patent |
Patent event date: 20000612 Comment text: Decision to Refuse Application Patent event code: PE06012S01D Patent event date: 20000125 Comment text: Notification of reason for refusal Patent event code: PE06011S01I |